KR100810422B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 미세 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것으로, 포토 레지스트막 패턴의 측부 및 상부를 실릴레이션한 후, 포토 레지스트막 패턴의 상부 및 실릴레이션 되지 않은 포토 레지스트막 패턴의 중심부를 제거하여 포토 레지스트막 패턴의 측부로 패턴을 형성하기 때문에, 보다 미세한 패턴을 형성할 수 있어 더욱 고집적화 및 미세화된 소자를 형성할 수 있다.
미세패턴, 실릴레이션, 마스크

Description

반도체 소자의 패턴 형성 방법{Method of forming pattern in a semiconductor device}
도 1a 내지 도 7a는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 순차적으로 도시한 셀 영역의 단면도이다.
도 1b 내지 도 7b는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 순차적으로 도시한 주변회로 영역의 연결부의 사시도이다.
<도면의 주요 부분에 대한 부호 설명>
10, 20 : 반도체 기판 10a, 20a : 반도체 기판 패턴
11, 21 : 하드 마스크 11a, 21a : 하드 마스크 패턴
12, 22 : 감광막 12a, 22a : 감광막 패턴
12b, 22b : 잔여 감광막 13, 23 : 산화막
13a, 23a : 산화막 패턴 14, 24 : 포토 레지스트
25 : 식각홀
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 미세 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.
일반적으로, 플래시 메모리와 같은 반도체 소자는 수많은 미세 패턴들로 이루어져 있으며 이와 같은 미세 패턴들은 포토 리소그라피(photo lithography) 공정을 통해 형성된다. 포토 리소그라피 공정을 이용해서 미세 패턴을 형성하기 위해서는, 먼저 패터닝하고자 하는 대상막 위에 포토 레지스트막을 코팅한다. 다음에 통상의 노광 공정을 수행하여 포토 레지스트막의 일부분에 대한 용해도를 변화시킨다. 그리고 현상 공정을 수행하여 용해도가 변화되거나 또는 변화되지 않은 부분을 제거함으로써, 대상막의 일부 표면을 노출시키는 포토 레지스트막 패턴을 형성한다. 이후에 이 포토 레지스트막 패턴을 식각 마스크로 한 식각 공정을 실시하여 대상막의 노출부분을 제거한 후에 포토 레지스트막 패턴을 스트립(strip) 함으로써 대상막 패턴을 형성할 수 있다.
이와 같은 포토 리소그라피 공정에 있어서 해상도(Resolution)와 초점 심도(DOF; Depth Of Focus)는 중요한 두 가지 이슈(issue)로 알려져 있다. 이중 해상도의 경우, 사용하는 광원의 파장이 짧을수록 그리고 노광 장비의 개구수가 많을수록 해상도가 높아지기 때문에 웨이퍼상에 보다 미세한 패턴들을 구현할 수 있다. 그러나 사용하는 광원의 파장과 노광 장비의 개구수는 한계를 나타내는 반면에 소자의 집적도는 급속도로 증가하고 있다. 이에 따라 여러 가지 방법들을 사용하여 해상도와 초점 심도를 향상시키고자 하는 해상도 증대 기술(RET; Resolution Enhancement technique)이 개발되고 있다. 이러한 해상도 증대 기술에는 이중 노광 기술(DET; Double Exposure Technique), TIPS(Top-Surface Imaging Process by Silylation) 공정 등이 포함된다.
상기 이중 노광 기술은 노광 및 식각 공정을 이중으로 실시하는 공정으로써, 비교적 미세한 패턴을 형성할 수는 있지만 오버레이 마진(overlay margin)이 취약하고 패턴 사이의 임계 치수(Critical Dimension; CD)를 균일하게 제어하는데 어려움이 있는 단점이 있다.
상기 TIPS 공정은 근접 노광(shallow exposure)을 실시하여 노광 지역과 비노광 지역에 한하여 선택적으로 확산 반응을 시켜 잠재 이미지(latent image)를 형성하며 실릴레이션(silylation)이 된 지역은 마스크 역할을 하고 실릴레이션이 되지 않은 지역은 현상(development)이 되는 공정이다. 상기 TIPS 공정은 높은 해상도에서도 단일막 레지스트에 비해 훨씬 넓은 초점 심도(depth of focus)를 보여 주는 등 일반적인 레지스트 패터닝 공정에 비하여 장점이 있지만, 패턴의 크기를 더욱 미세하게 형성하는 데는 한계를 보인다.
본 발명은 상기한 문제점으로부터 안출한 것으로, 포토 레지스트막 패턴의 측부 및 상부를 실릴레이션한 후, 포토 레지스트막 패턴의 상부 및 실릴레이션 되지 않은 포토 레지스트막 패턴의 중심부를 제거하여 포토 레지스트막 패턴의 측부로 패턴을 형성함으로써 보다 미세한 패턴을 형성하기 위함이다.
본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법은, 반도체 기판상에 하드 마스크를 형성하는 단계와, 상기 하드 마스크 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴의 표면을 산화막으로 변형시키는 단계와, 상기 감광막 패턴 상부의 상기 산화막을 제거하여 상기 감광막 패턴 내부의 감광막을 노출하는 단계와, 상기 노출된 감광막을 제거하여 산화막 패턴을 형성하는 단계 및 상기 산화막 패턴을 식각 마스크로 상기 하드 마스크를 식각하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법은, 셀 영역과 주변 회로 영역으로 구분되는 반도체 기판상에 하드 마스크를 형성하는 단계와, 상기 하드 마스크 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴의 표면을 산화막으로 변형시키는 단계와, 상기 주변 회로 영역의 상기 산화막을 단절시키는 단계와, 상기 감광막 패턴 상부의 상기 산화막을 제거하여 상기 감광막 패턴 내부의 감광막을 노출하는 단계와, 상기 노출된 감광막을 제거하여 산화막 패턴을 형성하는 단계 및 상기 산화막 패턴을 식각 마스크로 상기 하드 마스크를 식각하는 단계를 포함할 수 있다.
상기 산화막을 형성하는 단계는, 상기 감광막 패턴에 실릴레이션 시약을 도포하는 단계 및 노광 또는 베이킹 공정을 실시하거나 노광 및 베이킹 공정을 동시에 실시하여 상기 감광막 패턴의 표면을 상기 산화막으로 변형시키는 단계를 포함할 수 있다.
상기 산화막은 SiO2일 수 있다.
상기 감광막 패턴의 폭은 상기 산화막 패턴의 폭의 두 배로 형성할 수 있다.
상기 감광막 패턴의 표면을 상기 산화막으로 형성하는 두께는 상기 산화막 패턴의 두께와 동일할 수 있다.
상기 실릴레이션 시약은 헥사메틸 디실란, 테트라메틸 디실라잔, 비스디메틸아미노 메틸실란, 비스디메틸아미노 디메틸실란, 디메틸실릴 디메틸아민, 디메틸실릴 디에틸아민, 트리메틸실릴 디메틸아민, 트리메틸실릴 디에틸아민 및 디메틸아미노 펜타메틸디실란으로 이루어진 군 중 어느 하나를 사용할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 패턴 형성 방법은, 패터닝하고자 할 목적물이 형성된 반도체 기판을 제공하는 단계와, 상기 패터닝하고자 할 목적물의 피치보다 큰 피치를 갖는 감광막 패턴을 상기 목적물 상부에 형성하는 단계와, 상기 감광막 패턴의 전체 표면을 산화막으로 변형시키는 단계와, 상기 감광막 패턴의 상부에 형성된 산화막을 제거하여 상기 감광막 패턴 내부의 감광막을 노출시키는 단계와, 상기 노출된 감광막을 제거하여 상기 감광막 패턴의 피치보다 작은 피치를 갖는 산화막 패턴을 형성하는 단계 및 상기 산화막 패턴을 마스크로 상기 목적물을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
본 발명의 또 다른 실시예에 따른 반도체 소자의 패턴 형성 방법은, 반도체 기판상에 피식각층을 형성하는 단계와, 상기 피식각층에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴의 표면을 상기 피식각층과 식각 선택비가 다른 마스크층으로 변형시키는 단계와, 상기 감광막 패턴 상부의 상기 마스크층을 제거하여 상기 감광막 패턴 내부의 감광막을 노출하는 단계와, 상기 노출된 감광막을 제거하여 마스크층 패턴을 형성하는 단계 및 상기 마스크층 패턴을 식각 마스크로 상기 피식각층을 식각하는 단계를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명에서 제시하는 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 7a는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 순차적으로 도시한 셀 영역의 단면도이다. 또한 도 1b 내지 도 7b는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 순차적으로 도시한 주변회로 영역의 연결부의 사시도이다.
도 1a 및 도 1b를 참조하면, 셀 영역의 반도체 기판(10) 및 주변 회로 영역의 반도체 기판(20)의 각각의 상부에 하드 마스크(11, 21)를 형성한 후, 하드 마스크(11, 21) 상부에 감광막(12, 22)를 형성한다.
상기에서, 하드 마스크(11, 21)는 폴리(poly)[특히 메틸 메타크릴레이트(methyl methacrylate)], 폴리머(polymer), 노보락스(novolacs), 술폰 폴리머(sulfone polymer) 등으로 형성할 수 있다. 또한 바람직하게는 감광막(12, 22)은 화학 증폭형 감광제로 형성할 수 있다.
도 2a 및 도 2b를 참조하면, 감광막(12, 22; 도 1a 및 도 1b 참조)에 대해 마스크(도시하지 않음)를 이용한 식각 공정을 실시하여 감광막 패턴(12a, 22a)을 형성한다. 상기 노광 공정은 KrF, ArF, F2 또는 EUV 광원 중 어느 하나를 이용하여 실시할 수 있다.
상기에서, 감광막 패턴(12a, 22a)의 폭(A)과 감광막 패턴(12a, 22a)의 간 격(B)의 합을 감광막 패턴(12a, 22a)의 피치(pitch)라고 하면, 감광막 패턴(12a, 22a)의 상기 피치는 최종적으로 형성되는 패턴의 두 배가 되도록 감광막 패턴(12a, 22a)을 형성한다. 또한 바람직하게는 감광막 패턴(12a, 22a)의 폭(A)은 감광막 패턴(12a, 22a)의 간격(B)의 세 배가 되도록 형성한다. 하지만 본 발명은 이에 한정되지 않으며, 최종적으로 형성하고자 하는 패턴의 크기를 고려하여 감광막 패턴(12a, 22a)의 폭(A)과 감광막 패턴(12a, 22a)의 간격(B)을 변경할 수 있음은 자명하다.
도 3a 및 도 3b를 참조하면, 감광막 패턴(12a, 22a; 도 2a 및 도 2b 참조)에 실리콘이 포함된 실릴레이션 시약을 도포하여 감광막 패턴(12a, 22a)의 측부와 상부 표면을 실릴레이션 시킨다. 이후에 표면이 실릴레이션 된 감광막 패턴(12a, 22a)을 노광 또는 베이킹(baking)하거나 노광 및 베이킹을 동시에 실시하여 감광막 패턴(12a, 22a)의 측부와 상부 표면을 산화막(13, 23)으로 변형시킨다. 이때 산화막(13, 23)은 산화 실리콘(SiO2)일 수 있다. 한편 감광막 패턴(12a, 22a)의 중심부에는 원래의 감광막 패턴(12a, 22a)이 변형되지 않고 남아있는 잔여 감광막(12b, 22b)이 잔존한다.
상기에서, 산화막(13, 23)이 형성되는 두께(C)는 상기 노광 또는 베이킹을 실시하는 온도 및 시간을 조절하여 변경할 수 있는데, 바람직하게는 산화막(13, 23)의 두께(C)를 최종적으로 형성되는 패턴의 두께와 동일하게 형성할 수 있다. 또한 산화막(13, 23)의 두께(C)는 산화막(13, 23)의 간격(B)과 동일할 수 있다.
한편 상기 실릴레이션 시약은 액상 또는 기상으로 사용할 수 있으며, 3∼70％의 실리콘을 함유할 수 있다. 상기 실릴레이션 시약은 헥사메틸 디실란(Hexa Methyl Disilazane; HMDS), 테트라메틸 디실라잔(Tetra Methyl Disilazane; TMDS), 비스디메틸아미노 메틸실란(Bis Di Methyl Amino Methyl Silane; BDMAMS), 비스디메틸아미노 디메틸실란, 디메틸실릴 디메틸아민, 디메틸실릴 디에틸아민, 트리메틸실릴 디메틸아민, 트리메틸실릴 디에틸아민 및 디메틸아미노 펜타메틸디실란으로 이루어진 군 중 어느 하나를 사용할 수 있다.
도 4a 및 도 4b를 참조하면, 반도체 기판(10, 20) 상부 전체에 포토 레지스트(14, 24)를 형성하고 주변회로 영역의 반도체 기판(20)에 형성된 산화막(23)의 소정 영역이 노출하도록 식각홀(25)을 형성한다. 그리고 식각홀(25)을 통해 노광 및 현상 공정을 실시하여 산화막(23)의 상기 소정 영역을 절단하여, 후속하는 공정에서 형성되는 주변회로 영역의 연결부가 각각 분리될 수 있도록 한다.
도 5a 및 도 5b를 참조하면, 포토 레지스트(14, 24; 도 4a 및 도 4b 참조)를 제거하고, 잔여 감광막(12b, 22b; 도 4a 및 도 4b 참조)이 노출되도록 산화막(13, 23; 도 4a 및 도 4b 참조)의 상부를 비등방성 식각으로 제거한다. 이때 상기 비등방성 식각은 건식식각일 수 있다. 그리고 공지된 기술로 잔여 감광막(12b, 22b)을 제거하여 산화막 패턴(13a, 23a)를 형성한다. 이로써 산화막 패턴(13a, 23a)의 폭은 감광막 패턴(12a, 22a; 도 2a 및 도 2b 참조)의 폭의 1/2으로 형성되기 때문에, 더욱 미세한 패턴 형성이 가능해진다.
도 6a 및 도 6b를 참조하면, 산화막 패턴(13a, 23a; 도 5a 및 도 5b 참조)를 식각 마스크로 이용하는 비등방성 식각 공정을 실시하여 하드 마스크 패턴(11a, 21a)을 형성한다. 즉, 산화막 패턴(13a, 23a)은 하부의 하드 마스크 패턴(11a, 21a)을 형성하기 위한 하드 마스크로 사용된다. 이후에 산화막 패턴(13a, 23a)은 공지된 기술을 이용하여 제거한다.
도 7a 및 도 7b를 참조하면, 하드 마스크 패턴(11a, 21a; 도 6a 및 도 6b 참조)을 식각 마스크로 이용하는 식각공정을 실시하여 반도체 기판 패턴(10a, 20a)을 형성하고 공지된 기술을 이용하여 하드 마스크 패턴(11a, 21a)을 제거한다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다. 예를 들면, 본 발명의 실시예에서는 주변회로 영역에서 연결부 패턴을 형성하는 것을 설명하였지만, 주변회로 영역에서 다른 부분과 연결되는 형상이 아닌 독립적으로 형성되는 패턴을 형성할 때에도 사용될 수 있음은 자명하다.
본 발명에 따른 반도체 소자의 패턴 형성 방법에 의하면, 포토 레지스트 표면을 산화막으로 변형한 후 포토 레지스트의 측부 표면에 형성된 산화막을 이용하여 패턴을 형성하기 때문에, 종래의 패터닝 공정에 비해 더욱 미세하고 균일한 패턴을 형성할 수 있다. 이로써 더욱 고집적화 및 미세화된 소자를 형성할 수 있다.

Claims (12)

  1. 반도체 기판상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크 상부에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴의 표면을 산화막으로 변형시키는 단계;
    상기 감광막 패턴 상부의 상기 산화막을 제거하여 상기 감광막 패턴 내부의 감광막을 노출하는 단계;
    상기 노출된 감광막을 제거하여 산화막 패턴을 형성하는 단계; 및
    상기 산화막 패턴을 식각 마스크로 상기 하드 마스크를 식각하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 셀 영역과 주변 회로 영역으로 구분되는 반도체 기판상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크 상부에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴의 표면을 산화막으로 변형시키는 단계;
    상기 주변 회로 영역의 상기 산화막을 단절시키는 단계;
    상기 감광막 패턴 상부의 상기 산화막을 제거하여 상기 감광막 패턴 내부의 감광막을 노출하는 단계;
    상기 노출된 감광막을 제거하여 산화막 패턴을 형성하는 단계; 및
    상기 산화막 패턴을 식각 마스크로 상기 하드 마스크를 식각하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 산화막을 형성하는 단계는,
    상기 감광막 패턴에 실릴레이션 시약을 도포하는 단계;
    노광 또는 베이킹 공정을 실시하거나 노광 및 베이킹 공정을 동시에 실시하여 상기 감광막 패턴의 표면을 상기 산화막으로 변형시키는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 산화막은 SiO2인 반도체 소자의 패턴 형성 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 감광막 패턴의 폭은 상기 산화막 패턴의 폭의 두 배로 형성하는 반도체 소자의 패턴 형성 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 감광막 패턴의 표면을 상기 산화막으로 형성하는 두께는 상기 산화막 패턴의 두께와 동일한 반도체 소자의 패턴 형성 방법.
  7. 제3항에 있어서,
    상기 실릴레이션 시약은 헥사메틸 디실란, 테트라메틸 디실라잔, 비스디메틸아미노 메틸실란, 비스디메틸아미노 디메틸실란, 디메틸실릴 디메틸아민, 디메틸실릴 디에틸아민, 트리메틸실릴 디메틸아민, 트리메틸실릴 디에틸아민 및 디메틸아미노 펜타메틸디실란으로 이루어진 군 중 어느 하나를 사용하는 반도체 소자의 패턴 형성 방법.
  8. 패터닝하고자 할 목적물이 형성된 반도체 기판을 제공하는 단계;
    상기 패터닝하고자 할 목적물의 피치보다 큰 피치를 갖는 감광막 패턴을 상기 목적물 상부에 형성하는 단계;
    상기 감광막 패턴의 전체 표면을 산화막으로 변형시키는 단계;
    상기 감광막 패턴의 상부에 형성된 산화막을 제거하여 상기 감광막 패턴 내부의 감광막을 노출시키는 단계;
    상기 노출된 감광막을 제거하여 상기 감광막 패턴의 피치보다 작은 피치를 갖는 산화막 패턴을 형성하는 단계; 및
    상기 산화막 패턴을 마스크로 상기 목적물을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  9. 제8항에 있어서,
    상기 산화막은 SiO2인 반도체 소자의 패턴 형성 방법.
  10. 반도체 기판상에 피식각층을 형성하는 단계;
    상기 피식각층에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴의 표면을 상기 피식각층과 식각 선택비가 다른 마스크층으로 변형시키는 단계;
    상기 감광막 패턴 상부의 상기 마스크층을 제거하여 상기 감광막 패턴 내부의 감광막을 노출하는 단계;
    상기 노출된 감광막을 제거하여 마스크층 패턴을 형성하는 단계; 및
    상기 마스크층 패턴을 식각 마스크로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  11. 제10항에 있어서,
    상기 마스크층은 산화막인 반도체 소자의 패턴 형성 방법.
  12. 제11항에 있어서,
    상기 산화막은 SiO2인 반도체 소자의 패턴 형성 방법.
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