KR20120120776A - 관통실리콘비아를 구비한 반도체 패키지 및 그 제조 방법 - Google Patents

관통실리콘비아를 구비한 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 관통실리콘비아를 이용한 패키지 공정시 웨이퍼와 범프간의 브릿지를 방지할 수 있는 반도체 패키지 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 패키지는 웨이퍼; 상기 웨이퍼를 관통하며 후면부가 돌출된 관통실리콘비아; 상기 관통실리콘비아의 후면부 표면을 노출시키고 상기 웨이퍼의 후면 상에 형성된 배리어막; 및 상기 관통실리콘비아의 후면부에 연결된 범프를 포함하며, 상술한 본 발명은 관통실리콘비아의 돌출된 후면부 주위에 배리어막패턴이 형성되기 때문에, 관통실리콘비아의 형태가 찌그러지더라도 웨이퍼와 관통실리콘비아간의 브릿지가 발생하는 것을 방지할 수 있다. 이로써, 오버레이마진(O/L Margin)을 개선할 수 있다.

Description

관통실리콘비아를 구비한 반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 관통실리콘비아를 구비한 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 집적회로(IC)의 패키징 기술 중, 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔다. 이러한 3차원 적층 기술을 이용한 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 통상 스택 패키지(Stack package)라 한다. 스택 패키지는 데이터 기억 용량을 매우 용이하게 증가시킬 수 있다는 장점이 있지만, 적층되는 칩의 수 및 크기 증가에 따라 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
스택 패키지의 이러한 단점을 해결하기 위하여 최근에는 반도체 칩 내에 도전성 물질로 이루어진 관통전극(Through electrode)을 형성하여, 관통전극을 통해 반도체 칩들 간을 전기적으로 연결시키는 방법이 이용되고 있다. 관통전극은 관통실리콘비아(TSV)라고도 일컫는다.
관통전극을 이용하면 미세 피치 I/O 패드의 본딩이 가능하여 I/O 패드 수의 증가가 가능하고, 다수의 I/O 패드 형성을 통해 칩들 간의 신호 전달 속도를 향상시킬 수 있으며, 반도체 칩의 3차원 설계가 가능하여 반도체 칩 자체의 성능을 더욱 향상시킬 수 있다.
도 1은 종래기술에 따른 관통실리콘비아(TSV)를 갖는 반도체 패키지를 도시한 도면이다.
도 1을 참조하면, 웨이퍼(11), 웨이퍼(11)를 관통하는 관통실리콘비아(12), 관통실리콘비아(12)의 일측 단부에 접속된 범프(13)를 포함한다.
상기와 같은 종래기술은, 웨이퍼(11)를 패키징하기 위해 웨이퍼 후면(도면부호 'B')을 그라인딩(Wafer Backgrinding)후 관통실리콘비아(TSV, 12)의 프로파일(Profile)이 원래는 원형을 유지하여야 하는데, 마스크 공정시의 PTL 및 백그라인딩시 구리 밀림 등으로 인해 관통실리콘비아(12)의 형태가 찌그러지게 된다.
이럴 경우, 후속 패키지 공정 진행시 웨이퍼 후면(Wafer Backside)에 드러나 있는 관통실리콘비아(12)와 다른 칩의 범프(13)를 접촉시킬 때, 오버레이 마진 감소 및 웨이퍼(11)와 범프(13)간의 브릿지(도면부호 'S' 참조)가 일어나 칩의 불량을 초래한다.
본 발명은 관통실리콘비아를 이용한 패키지 공정시 웨이퍼와 범프간의 브릿지를 방지할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 패키지는 웨이퍼; 상기 웨이퍼를 관통하며 후면부가 돌출된 관통실리콘비아; 상기 관통실리콘비아의 후면부 표면을 노출시키고 상기 웨이퍼의 후면 상에 형성된 배리어막; 및 상기 관통실리콘비아의 후면부에 연결된 범프를 포함하는 것을 특징으로 한다. 상기 배리어막은 절연막을 포함하며, 산화막과 질화막이 적층된다.
그리고, 본 발명의 반도체 패키지 제조 방법은 웨이퍼를 관통하는 복수의 관통실리콘비아를 형성하는 단계; 상기 웨이퍼의 후면을 선택적으로 제거하여 상기 관통실리콘비아의 후면부를 돌출시키는 단계; 상기 관통실리콘비아의 후면부를 포함한 상기 웨이퍼의 후면을 덮는 배리어막을 형성하는 단계; 상기 관통실리콘비아의 후면부 표면이 노출되도록 상기 배리어막을 평탄화하는 단계; 및 상기 관통실리콘비아의 후면부와 연결되는 범프를 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 관통실리콘비아의 후면부를 돌출시키는 단계는 상기 웨이퍼의 후면을 건식식각하는 것을 특징으로 한다. 상기 배리어막을 형성하는 단계에서 상기 배리어막은 절연막을 이용하여 형성하는 것을 특징으로 한다.
상술한 본 발명은 관통실리콘비아의 돌출된 후면부 주위에 배리어막패턴이 형성되기 때문에, 관통실리콘비아의 형태가 찌그러지더라도 웨이퍼와 관통실리콘비아간의 브릿지가 발생하는 것을 방지할 수 있다. 이로써, 오버레이마진(O/L Margin)을 개선할 수 있다.
따라서, 본 발명은 관통실리콘비아(TSV)를 이용한 패키지 공정에서 발생하는 불량을 제거함으로써 수율 개선을 하여 제품생산 단가를 낮출수 있다.
도 1은 종래기술에 따른 반도체 패키지를 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 도시한 도면이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 패키지 제조 방법을 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 웨이퍼 후면(Wafer Backside)의 실리콘을 일정부분 제거하고 그 위에 절연막을 입혀 관통실리콘비아(TSV)의 형태가 찌그러지더라도 웨이퍼와 범프간의 브릿지(BRG)를 방지함으로써, 오버레이마진(O/L Margin)을 개선하고, 실리콘과 구리의 브릿지를 방지하는 방법이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 도시한 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지는 전면(A)과 후면(B)을 갖는 웨이퍼(101B), 웨이퍼(101B)를 관통하는 관통홀(103)에 매립된 관통실리콘이바(102), 관통실리콘비아(102)의 일측 단부, 즉 후면부에 접속된 범프(107)를 포함한다. 관통실리콘비아(102)의 후면부(도면부호 'C' 참조)는 웨이퍼(101B)의 표면(즉, 후면)으로부터 일정 높이 돌출되어 있고, 관통실리콘비아(102)의 후면부 사이의 웨이퍼(101B) 후면 상에는 배리어막패턴(106)이 형성되어 있다. 배리어막패턴(106)은 절연막을 이용하여 형성하며, 제1배리어막(104A)과 제2배리어막(105A)을 포함한다. 제1배리어막(104A)은 실리콘산화막 등의 산화막을 포한한다. 제2배리어막(105A)은 실리콘질화막 등의 질화막을 포함한다. 관통실리콘비아(102)는 구리를 이용하여 형성된다. 범프(107)는 구리를 포함하며, 바람직하게 Cu/Ni/Au를 적층하여 형성할 수 있다.
도 2에 따르면, 웨이퍼(101B)의 후면에서 돌출된 관통실리콘비아(102)의 주위에 배리어막패턴(106), 즉 제1배리어막(104A)과 제2배리어막(105A)을 포함하는 절연막이 형성되기 때문에, 관통실리콘비아(102)의 형태가 찌그러지더라도 웨이퍼(101B)와 범프(107)간의 브릿지가 발생하지 않는다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 패키지 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 전면(A)과 후면(B)을 갖는 웨이퍼(101)의 전면을 관통하는 관통실리콘비아(102)를 형성한다. 관통실리콘비아(102)를 형성하기 위해 웨이퍼(101)의 전면(도면부호 'A' 참조)으로부터 일정 깊이 식각하여 관통홀(103)을 형성한다. 도전층을 이용하여 관통홀(103)을 매립한다. 여기서, 도전층은 금속층을 포함한다. 관통홀(103)에 매립되는 도전층은 관통실리콘비아(102)가 된다. 관통실리콘비아(102)는 구리(Cu)를 이용하여 형성할 수 있다. 관통실리콘비아(102)를 매립시키기 위하여 도전층은 CMP(Chemical Mechanical Polishing) 등을 이용하여 평탄화될 수 있다. 도시하지 않았지만, 관통실리콘비아(102)과 웨이퍼(101)간 절연을 위해 관통홀(103)의 측벽에 실리콘산화막 등의 절연층이 형성될 수 있다.
도 3b에 도시된 바와 같이, 웨이퍼(101)의 후면(도면부호 'B' 참조)을 백그라인딩한다. 이로써 관통실리콘비아(102)의 전면부 및 후면부가 노출된다. 백그라인딩에 의해 웨이퍼를 도면부호 '101A'와 같이 얇게 한다. 백그라인딩 공정은 화학적기계적연마(CMP) 또는 건식식각을 이용할 수 있다.
위와 같은 백그라인딩 공정에 의해 관통실리콘비아(102)의 전면부 및 후면부가 노출된다. 여기서, 설명의 편의상 관통실리콘비아(102)의 전면부는 웨이퍼(101A)의 전면(A)에서 노출되는 부분이라 하고, 관통실리콘비아(102)의 후면부는 웨이퍼(101A)의 후면(B)에서 노출되는 부분이라 한다.
도 3c에 도시된 바와 같이, 백그라인딩이 실시된 웨이퍼(101A)의 후면을 선택적으로 제거한다. 이로써, 관통실리콘비아(102)의 후면부가 일정 높이 돌출된다(도면부호 'C' 참조). 웨이퍼(101A)의 후면을 선택적으로 제거하기 위해 마스킹없이 건식식각이 사용된다. 건식식각은 에치백을 포함하며, 건식식각시 관통실리콘비아(102)는 선택비를 가져 식각되지 않는다. 에치백 공정에 의해 웨이퍼는 도면부호 '101B'와 같이 더 얇아진다.
도 3d에 도시된 바와 같이, 노출된 관통실리콘비아(102)의 후면부를 포함한 웨이퍼(101B)의 후면에 제1배리어막(104)을 형성한다. 제1배리어막(104)은 실리콘산화막 등의 산화막을 이용한다.
이어서, 제1배리어막(104) 상에 웨이퍼(101B)의 후면을 덮는 제2배리어막(105)을 형성한다. 제2배리어막(105)은 제1배리어막(104)을 보호하고 완충 역할 및 측면으로의 구리 마이그레이션(Cu Migration)을 방지하는 물질을 포함한다. 예컨대, 제2배리어막(105)은 실리콘질화막 등의 질화막으로 형성한다.
위와 같이, 본 발명의 실시예는 웨이퍼 후면의 백그라인딩이 완료된 이후에 에치백을 실시하고, 연속하여 제1배리어막(104) 및 제2배리어막(105)을 형성하므로써 관통실리콘비아(102)의 돌출된 후면부를 커버링한다.
도 3e에 도시된 바와 같이, 제1,2배리어막(104, 105)에 대해 평탄화를 실시한다. 평탄화는 화학적기계적연마(CMP)를 이용하며 관통실리콘비아(102)의 후면부 표면이 노출될때까지 진행한다.
위와 같은 평탄화 공정에 의해 관통실리콘비아(102)의 후면부(도면부호 'C' 참조) 표면이 노출되고, 관통실리콘비아(102) 사이의 웨이퍼(101B)의 후면 상에는 배리어막패턴(106)이 잔류한다. 배리어막패턴(106)은 제1배리어막(104A)과 제2배리어막(105A)을 포함한다.
배리어막패턴(106)은 관통실리콘비아(102)와 웨이퍼(101B)간의 브릿지를 방지하는 역할을 한다. 이는 배리어막패턴(106)이 산화막 및 질화막 등의 절연물질로 형성되기 때문에 가능하다.
도 3f에 도시된 바와 같이, 범프 공정을 진행한다. 이로써 관통실리콘비아(102)의 후면부에 접속되는 범프(107)가 형성된다. 범프(107)는 Cu/Ni/Au를 적층하여 형성할 수 있다. 범프(107)는 다른 반도체칩과 연결하기 위한 구조이다.
도시하지 않았지만, 범프 공정 전에는 웨이퍼를 쏘잉하여 개별 반도체칩들로 분리시킨다. 그런 다음 분리된 반도체칩들을 적어도 둘이상 적층한다. 반도체칩들의 적층은 관통실리콘비아를 이용해서 물리적 및 전기적으로 연결된다.이로써, 기존의 와이어링(Wiring)보다 더 많은 양의 멀티칩 패키징(Multi chip pachaging)이 가능하다.
상술한 실시예에 따르면, 관통실리콘비아(102)의 돌출된 후면부(C) 주위에 배리어막패턴(106), 즉 제1배리어막(104A)과 제2배리어막(105A)을 포함하는 절연층이 형성되기 때문에, 관통실리콘비아(102)의 형태가 찌그러지더라도 웨이퍼(101B)와 관통실리콘비아(102)간의 브릿지가 발생하지 않는다. 아울러, 오버레이마진(O/L Margin)을 개선할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101, 101A, 101B : 웨이퍼 102 : 관통실리콘비아
103 : 관통홀 104, 104A : 제1배리어막
105, 105A : 제2배리어막 106 : 배리어막패턴
107 : 범프

Claims (10)

  1. 웨이퍼;
    상기 웨이퍼를 관통하며 후면부가 돌출된 관통실리콘비아;
    상기 관통실리콘비아의 후면부 표면을 노출시키고 상기 웨이퍼의 후면 상에 형성된 배리어막; 및
    상기 관통실리콘비아의 후면부에 연결된 범프
    를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 배리어막은,
    절연막을 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 배리어막은 제1배리어막과 제2배리어막을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 배리어막은 산화막과 질화막이 적층된 반도체 패키지.
  5. 제1항에 있어서,
    상기 범프는 구리를 포함하는 반도체 패키지.
  6. 웨이퍼를 관통하는 복수의 관통실리콘비아를 형성하는 단계;
    상기 웨이퍼의 후면을 선택적으로 제거하여 상기 관통실리콘비아의 후면부를 돌출시키는 단계;
    상기 관통실리콘비아의 후면부를 포함한 상기 웨이퍼의 후면을 덮는 배리어막을 형성하는 단계;
    상기 관통실리콘비아의 후면부 표면이 노출되도록 상기 배리어막을 평탄화하는 단계; 및
    상기 관통실리콘비아의 후면부와 연결되는 범프를 형성하는 단계
    를 포함하는 반도체 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 관통실리콘비아의 후면부를 돌출시키는 단계는,
    상기 웨이퍼의 후면을 건식식각하는 반도체 패키지 제조 방법.
  8. 제6항에 있어서,
    상기 배리어막을 형성하는 단계에서,
    상기 배리어막은 절연막을 이용하여 형성하는 반도체 패키지 제조 방법.
  9. 제6항에 있어서,
    상기 배리어막을 형성하는 단계는,
    상기 관통실리콘비아의 후면부를 포함한 상기 웨이퍼의 후면 상에 제1배리어막을 형성하는 단계; 및
    상기 제1배리어막 상에 상기 관통실리콘비아의 후면부 사이를 갭필하는 제2배리어막을 형성하는 단계
    를 포함하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 제1배리어막은 산화막을 포함하고, 상기 제2배리어막은 질화막을 포함하는 반도체 패키지 제조 방법.
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* Cited by examiner, † Cited by third party
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