KR20120120292A - 다이싱-다이본딩 테이프 및 점접착제층 부착 반도체 칩의 제조 방법 - Google Patents

다이싱-다이본딩 테이프 및 점접착제층 부착 반도체 칩의 제조 방법 Download PDF

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KR20120120292A
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마사토시 이시마루
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세키스이가가쿠 고교가부시키가이샤
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Abstract

본 발명은 점접착제층 (3)을 정밀도 좋게 다이싱할 수 있고, 점접착제층 부착 반도체 칩의 픽업성을 높일 수 있는 다이싱-다이본딩 테이프를 제공한다. 다이싱-다이본딩 테이프 (1)은 점접착제층과, 점접착제층의 한쪽 면 (3a)에 적층되어 있는 기재층 (4)를 구비한다. 다이싱 시에, 기재층의 외주 부분에 다이싱 링 (26)이 첩부된다. 기재층은 외주 부분에 첩부 기점 (4C)를 갖는다. 첩부 기점을 제외한 부분에서의 기재층의 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 첩부 기점을 제외한 부분에서의 기재층의 외경을 D(mm)로 했을 때에, 기재층의 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점의 길이 L(mm)은 0.30D 내지 0.44D(mm)의 범위 내이다.

Description

다이싱-다이본딩 테이프 및 점접착제층 부착 반도체 칩의 제조 방법{DICING/DIE-BONDING TAPE AND METHOD FOR MANUFACTURING SEMICONDUCTOR CHIP PROVIDED WITH ADHESIVE LAYER}
본 발명은 점접착제층 부착 반도체 칩을 얻기 위해 이용되며, 상기 점접착제층 부착 반도체 칩을 다이본딩하기 위해 이용되는 다이싱-다이본딩 테이프, 및 상기 다이싱-다이본딩 테이프를 이용한 점접착제층 부착 반도체 칩의 제조 방법에 관한 것이다.
반도체 웨이퍼로부터 반도체 칩을 잘라낼 때에는 선(先) 다이싱법이라 불리는 다이싱법이 이용되고 있다. 선 다이싱법의 일례는, 예를 들면 하기 특허문헌 1에 개시되어 있다.
선 다이싱법에서는, 우선 반도체 웨이퍼의 표면에 절입을 형성한다. 다음으로, 절입이 형성된 반도체 웨이퍼의 표면에 보호 시트를 첩부한다. 그 후, 반도체 웨이퍼의 이면을 절입 부분까지 연삭하여 반도체 웨이퍼의 두께를 얇게 하고, 개개의 반도체 칩으로 분할한다. 개개의 반도체 칩으로 분할된 분할 후 반도체 웨이퍼의 표면에는 보호 시트가 첩부되어 있다.
또한, 상기 선 다이싱법에 의해 얻어진 개개의 반도체 칩을 기판 상에 용이하게 실장하기 위해, 반도체 칩의 이면에 다이본딩층이 첩부되는 경우가 많다. 이 다이본딩층 부착 반도체 칩을 얻기 위해, 다이본딩층과 다이싱층을 구비하는 다이싱-다이본딩 테이프가 이용되고 있다.
다이싱-다이본딩 테이프의 일례로서, 하기 특허문헌 2에는 박리 시트 상에 다이본딩층이 적층되어 있고, 상기 다이본딩층을 피복하도록 박리 시트 및 다이본딩층 상에 다이싱층이 적층되어 있는 다이싱-다이본딩 테이프가 개시되어 있다. 다이본딩층은 다이싱 후에 반도체 칩과 함께 취출되고, 반도체 칩의 다이본딩에 이용되는 층이다. 다이싱층을 박리 시트로부터 용이하게 박리하기 위해, 다이싱층의 외주 가장자리에는 돌출부가 설치되어 있다.
일본 특허 공개 제2006-245467호 공보 일본 특허 공개 제2005-116790호 공보
특허문헌 1에 기재된 다이싱-다이본딩 테이프를 이용하여 다이본딩층 부착 반도체 칩을 얻을 때에는, 다이싱층의 돌출부를 박리 기점으로 하여 다이본딩층과 다이싱층을 박리 시트로부터 박리하여, 다이본딩층과 다이싱층의 외주 부분을 노출시킨다. 다음으로, 노출된 다이본딩층을 분할 후 반도체 웨이퍼에 첩부하며 노출된 다이싱층의 외주 부분을 다이싱 링에 첩부한다. 다음으로, 분할 후 반도체 웨이퍼의 표면에 첩부되어 있는 보호 시트를 박리한다. 그 후, 분할 후 반도체 웨이퍼의 절단 부분을 따라 다이본딩층을 다이싱한다. 다이싱 후에, 다이본딩층 부착 반도체 칩을 다이싱층으로부터 박리하여 취출한다. 취출된 다이본딩층 부착 반도체 칩은 다이본딩층측에서부터 기판 상에 실장된다.
특허문헌 1에 기재된 다이싱-다이본딩 테이프에서는 상기 테이프가 국소적으로 변형한 상태에서 다이싱 링에 첩부될 수 있다.
그 경우, 다이싱층을 다이싱 링에 첩부한 후에, 다이싱층에는 통상 첩부 시의 인장 응력을 완화하는 수축력이 작용하여, 다이싱층의 수축력이 부분적으로 다를 수 있다. 이 때문에, 분할 후 반도체 웨이퍼의 절단 부분인 다이싱 라인이 만곡하는(커프 시프트라 불리는 현상) 경우가 있다. 특히, 보호 시트를 가열하여 박리하는 경우에, 가열에 의해 다이싱층의 첩부 시의 인장 응력이 완화되기 쉬워, 다이싱 라인이 만곡하기 쉽다. 따라서, 다이본딩층을 정밀도 좋게 다이싱할 수 없거나, 칩 사이가 균등하게 벌어지지 않아 다이본딩층 부착 반도체 칩의 픽업성이 낮거나 할 수 있다.
본 발명의 목적은 점접착제층 부착 반도체 칩을 얻을 때에, 다이싱 링으로의 첩부 시에 부분적인 변형을 억제할 수 있어 다이싱의 정밀도를 높일 수 있고, 칩 사이가 균등하게 벌어짐으로써 점접착제층 부착 반도체 칩의 픽업성을 높일 수 있는 다이싱-다이본딩 테이프, 및 상기 다이싱-다이본딩 테이프를 이용한 반도체 칩의 제조 방법을 제공하는 것이다.
본 발명의 넓은 국면에 따르면, 점접착제층과, 상기 점접착제층의 한쪽 면에 적층되어 있는 기재층을 구비하며, 다이싱 시에, 상기 기재층의 외주 부분에 다이싱 링이 첩부되고, 상기 기재층이 외주 부분에, 첩부 개시 시에 다이싱 링에 첩부되는 첩부 기점을 갖고, 상기 첩부 기점을 제외한 부분에서의 상기 기재층의 상기 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 상기 첩부 기점을 제외한 부분에서의 상기 기재층의 외경을 D(mm)로 했을 때에, 상기 기재층의 상기 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 상기 첩부 기점의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내인 다이싱-다이본딩 테이프가 제공된다.
본 발명에 따른 다이싱-다이본딩 테이프의 어느 특정 국면에서는 상기 기재층의 상기 첩부 기점측의 외주 선단의 곡률은 상기 기재층의 상기 첩부 기점을 제외한 부분의 외주단의 곡률보다 크다.
본 발명에 따른 다이싱-다이본딩 테이프의 다른 특정 국면에서는 상기 기재층은 상기 첩부 기점측의 외주단에 볼록부를 가지며, 상기 기재층의 상기 첩부 기점측의 외주 선단은 상기 볼록부의 정점이다.
본 발명에 따른 다이싱-다이본딩 테이프의 또 다른 특정 국면에서는 상기 기재층은 상기 첩부 기점측의 외주단에 복수의 볼록부를 가지며, 상기 복수의 볼록부가 곡선으로 연속해 있다.
본 발명에 따른 점접착제층 부착 반도체 칩의 제조 방법은, 본 발명에 따라 구성된 다이싱-다이본딩 테이프와, 보호 시트 및 이 보호 시트의 한쪽 면에 적층되어 있으며 개개의 반도체 칩으로 분할되어 있는 분할 후 반도체 웨이퍼를 갖는 적층체를 이용하며, 상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 적층체의 상기 분할 후 반도체 웨이퍼에 첩부하는 공정과, 상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정과, 상기 보호 시트를 상기 분할 후 반도체 웨이퍼로부터 박리하는 공정과, 상기 점접착제층을 상기 분할 후 반도체 웨이퍼의 절단 부분을 따라 다이싱하는 공정과, 다이싱 후에, 상기 반도체 칩이 첩부된 상기 점접착제층을 상기 기재층으로부터 박리하고, 반도체 칩을 상기 점접착제층째 취출하는 공정을 구비한다. 또한, 상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 적층체의 상기 분할 후 반도체 웨이퍼에 첩부하는 공정과, 상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정은 동시에 행해질 수도 있다.
본 발명에 따른 점접착제층 부착 반도체 칩의 제조 방법의 어느 특정 국면에서는, 반도체 웨이퍼의 표면에, 이 반도체 웨이퍼를 개개의 반도체 칩으로 분할하기 위한 절입을 형성하는 공정과, 절입이 형성된 상기 반도체 웨이퍼의 표면에 보호 시트를 첩부하는 공정과, 상기 보호 시트가 첩부된 상기 반도체 웨이퍼의 이면을 연삭하고, 상기 반도체 웨이퍼를 개개의 반도체 칩으로 분할하여 상기 적층체를 얻는 공정이 더 구비된다.
본 발명에 따른 점접착제층 부착 반도체 칩의 다른 제조 방법은, 본 발명에 따라 구성된 다이싱-다이본딩 테이프와 반도체 웨이퍼를 이용하며, 상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 반도체 웨이퍼에 첩부하는 공정과, 상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정과, 상기 반도체 웨이퍼와 상기 점접착제층을 다이싱하는 공정과, 다이싱 후에, 상기 반도체 칩이 첩부된 상기 점접착제층을 상기 기재층으로부터 박리하고, 반도체 칩을 상기 점접착제층째 취출하는 공정을 구비한다. 또한, 상기 적층체의 상기 분할 후 반도체 웨이퍼에 첩부하는 공정과, 상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정은 동시에 행해질 수도 있다.
본 발명에 따른 다이싱-다이본딩 테이프는 첩부 기점을 제외한 부분에서의 기재층의 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 첩부 기점을 제외한 부분에서의 기재층의 외경을 D(mm)로 했을 때에, 기재층의 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내이기 때문에, 기재층의 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 첩부 기점을 제외한 기재층의 외주 부분을 다이싱 링에 첩부함으로써, 다이싱-다이본딩 테이프를 다이싱 링에 국소적인 변형을 억제하며 첩부할 수 있다. 이 때문에, 다이싱 후의 다이싱 라인이 만곡하기 어렵다. 따라서, 점접착제층 부착 반도체 칩의 픽업성을 높일 수 있다.
또한, 보호 시트와 분할 후 반도체 웨이퍼의 적층체를 이용하여 점접착제층 부착 반도체 칩을 얻는 경우에는, 다이싱-다이본딩 테이프의 점접착제층을 적층체의 분할 후 반도체 웨이퍼에 첩부한 후, 보호 시트를 분할 후 반도체 웨이퍼로부터 박리했다고 하더라도, 분할 후 반도체 웨이퍼의 절단 부분인 다이싱 라인이 만곡하기 어렵다. 이 때문에, 점접착제층을 정밀도 좋게 다이싱할 수 있어, 픽업성을 높일 수 있다.
도 1의 (a) 및 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 모식적으로 나타내는 부분 절결(切欠) 평면도 및 부분 절결 정면 단면도이다.
도 2는 도 1에 나타내는 다이싱-다이본딩 테이프의 기재층만을 확대하여 모식적으로 나타내는 부분 절결 평면도이다.
도 3은 다이싱-다이본딩 테이프의 기재층의 변형예를 모식적으로 나타내는 부분 절결 평면도이다.
도 4는 다이싱-다이본딩 테이프의 기재층의 다른 변형예를 모식적으로 나타내는 부분 절결 평면도이다.
도 5의 (a) 내지 (d)는 점접착제층 부착 반도체 칩을 제조할 때에 이용되는 적층체를 얻는 각 공정의 일례를 설명하기 위한 부분 절결 정면 단면도이다.
도 6의 (a) 내지 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 이용하여 점접착제층 부착 반도체 칩을 제조하는 방법의 일례를 설명하기 위한 부분 절결 정면 단면도이다.
도 7의 (a) 내지 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 이용하여 점접착제층 부착 반도체 칩을 제조하는 방법의 일례를 설명하기 위한 부분 절결 정면 단면도이다.
도 8의 (a)는 다이싱-다이본딩 테이프를 다이싱 링에 첩부할 때의 상태를 나타내는 정면 단면도이고, 도 8의 (b)는 다이싱-다이본딩 테이프를 다이싱 링에 첩부한 후의 상태를 나타내는 평면도이다.
도 9의 (a) 및 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 이용하여 점접착제층 부착 반도체 칩을 제조하는 다른 방법을 설명하기 위한 부분 절결 정면 단면도이다.
도 10은 비교예 1의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 11은 비교예 2의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 12는 비교예 3의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 13은 비교예 4의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 14는 비교예 5의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 15는 도 1에 나타내는 다이싱-다이본딩 테이프의 변형예를 모식적으로 나타내는 부분 절결 평면도이다.
이하, 도면을 참조하면서 본 발명의 구체적인 실시 형태 및 실시예를 설명함으로써, 본 발명을 명확히 한다.
(다이싱-다이본딩 테이프)
도 1의 (a) 및 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 모식적으로 도시한 도면이다. 도 1의 (a)는 부분 절결 평면도이고, 도 1의 (b)는 도 1의 (a) 중의 I-I선을 따른 부분 절결 정면 단면도이다. 또한, 도 1 및 후술하는 도면에서는 도시의 편의상, 치수 및 크기는 실제의 치수 및 크기로부터 적절히 변경되어 있다.
도 1의 (a) 및 (b)에 나타낸 바와 같이, 다이싱-다이본딩 테이프 (1)은 장척상의 이형층 (2)를 갖는다. 이형층 (2)의 상면 (2a)에 점접착제층 (3)과 기재층 (4)와 다이싱층 (5)가 이 순으로 적층되어 있다. 점접착제층 (3)의 한쪽 면 (3a)(제1 면)에 기재층 (4)가 적층되어 있다. 점접착제층 (3)의 다른쪽 면 (3b)(제2 면)에 이형층 (2)가 적층되어 있다.
장척상의 이형층 (2)의 상면 (2a)에 점접착제층 (3), 기재층 (4) 및 다이싱층 (5)를 갖는 복수의 적층물이 등간격으로 배치되어 있다. 상기 적층물의 측방에 있어서, 이형층 (2)의 상면 (2a)에 보호 시트가 설치되어 있을 수도 있다.
이형층 (2)는, 예를 들면 이형 필름이다. 이형층 (2)는 점접착제층 (3)의 반도체 웨이퍼가 첩부되는 다른쪽 면 (3b)를 보호하기 위해 이용된다. 또한, 이형층 (2)는 반드시 이용되지는 않아도 된다.
이형층 (2)를 구성하는 재료로서는, 폴리에틸렌테레프탈레이트 수지 등의 폴리에스테르계 수지, 폴리테트라플루오로에틸렌 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 폴리메틸펜텐 수지, 폴리비닐아세테이트 수지 등의 폴리올레핀계 수지, 폴리염화비닐 수지, 및 폴리이미드 수지 등의 플라스틱 수지 등을 들 수 있다.
이형층 (2)의 표면은 이형 처리되어 있을 수도 있다. 이형층은 단층일 수도 있고, 복수층일 수도 있다. 이형층이 복수층인 경우에는 각 층은 상이한 수지에 의해 형성될 수도 있다.
이형층 (2)의 취급성 또는 박리성을 보다 한층 높이는 관점에서는 이형층 (2)의 두께는 10 내지 100 μm의 범위 내인 것이 바람직하다.
점접착제층 (3)은 반도체 칩의 다이본딩에 이용되는 층이다. 점접착제층 (3)은 반도체 칩을 기판 또는 다른 반도체 칩 등에 접합하기 위해 이용된다.
점접착제층 (3)은, 예를 들면 적절한 경화성 수지 등의 경화성 화합물을 포함하는 경화성 수지 조성물, 또는 열가소성 수지 등에 의해 형성된다. 경화 전의 상기 경화성 수지 조성물은 유연하기 때문에, 외력에 의해 쉽게 변형된다. 점접착제층 (3) 부착 반도체 칩을 얻은 후에, 얻어진 점접착제층 (3) 부착 반도체 칩을 점접착제층 (3)측에서부터 기판 등의 피착체에 적층한다. 그 후, 열 또는 빛의 에너지를 부여하여 점접착제층 (3)을 경화시킴으로써, 점접착제층 (3)을 통해 피착체에 반도체 칩을 견고하게 접합시킬 수 있다.
상기 경화성 수지 조성물을 경화시키기 위해 경화제가 이용된다. 상기 경화제로서는, 예를 들면 트리알킬테트라히드로 무수 프탈산 등의 가열 경화형 산 무수물계 경화제, 페놀계 경화제, 아민계 경화제 또는 디시안디아미드 등의 잠재성 경화제, 및 양이온계 촉매형 경화제 등을 들 수 있다. 경화 속도 또는 경화물의 물성 등을 조정하기 위해, 상기 경화제와 경화 촉진제를 병용할 수도 있다.
점접착제층 (3)의 두께는 특별히 한정되지 않는다. 점접착제층 (3)의 두께는 1 내지 100 μm의 범위 내인 것이 바람직하다. 점접착제층 (3)의 두께의 보다 바람직한 하한은 3 μm, 보다 바람직한 상한은 60 μm이다. 점접착제층 (3)의 두께가 상기 범위 내에 있으면, 반도체 칩의 첩부가 용이하고, 또한 반도체 장치의 박형화에 대응할 수 있다.
기재층 (4)는 비점착성을 갖는 비점착부 (4A)를 갖는다. 비점착부 (4A)는 기재층 (4)의 중앙의 영역에 설치되어 있다. 비점착부 (4A)는 점접착제층 (3)의 반도체 웨이퍼가 첩부되는 위치에 대응하는 부분에 설치되어 있다. 비점착부 (4A)의 평면 형상은 원형이다. 평면에서 보아, 기재층 (4)는 점접착제층 (3)보다 크고, 비점착부 (4A)는 점접착제층 (3)보다 크다. 따라서, 비점착부 (4A)는 점접착제층 (3)의 외주 측면 (3c)보다 측방으로 연장되어 있는 영역을 갖는다. 이 때문에, 점접착제층 (3)에 반도체 웨이퍼를 첩부할 때에, 점접착제층 (3)의 비점착부 (4A)가 첩부되어 있는 부분에 반도체 웨이퍼를 정확하게 위치 정합할 수 있다. 첩부 후에는 반도체 웨이퍼가 첩부된 점접착제층 (3)의 한쪽 면 (3a) 상에 비점착부 (4A)를 확실하게 배치할 수 있다. 이 때문에, 다이싱 후에 점접착제층 (3) 부착 반도체 칩을 기재층 (4)의 비점착부 (4A)로부터 쉽게 박리할 수 있다. 이 때문에, 생산 손실을 감소시킬 수 있어, 수율을 향상시킬 수 있다.
또한, 「비점착성」이란, 표면이 점착성을 갖지 않을 뿐만 아니라, 표면을 손가락으로 대었을 때에 달라붙지 않는 정도의 점착성을 갖는 경우도 포함되는 것으로 한다. 구체적으로는, 「비점착」이란, 기재층 (4)의 비점착부 (4A)를 스테인리스판에 첩부한 후, 기재층 (4)를 300 mm/분의 박리 속도로 박리했을 때에, 점착력이 0.05N/25mm 폭 이하인 것을 의미한다.
기재층 (4)는 비점착부 (4A)의 외측 부분의 영역에 점착성을 갖는 점착부 (4B)를 갖는다. 점착부 (4B)는 환상이다. 기재층 (4)는 점접착제층 (3)을 피복하고 있고, 기재층 (4)의 점착부 (4B)가 이형층 (2)의 상면 (2a)에 첩부되어 있다. 점접착제층 (3)의 한쪽 면 (3a) 전체에 기재층 (4)의 비점착부 (4A)가 적층되어 있다. 점접착제층 (3)의 한쪽 면 (3a)에 점착부 (4B)는 적층되어 있지 않다. 다이싱 시에 기재층 (4)의 점착부 (4B)에 다이싱 링이 첩부된다.
도 2에, 다이싱-다이본딩 테이프 (1)의 기재층 (4)만을 확대하여 평면도로 나타낸다.
도 2에 나타낸 바와 같이, 기재층 (4)는 외주 부분에, 첩부 개시 시에 다이싱 링에 첩부되는 첩부 기점 (4C)를 갖는다. 첩부 기점 (4C)는 첩부 개시 부분이다. 점접착제층 부착 반도체 칩을 얻을 때에는, 첩부 기점 (4C)에서부터 기재층 (4)의 외주 부분을 다이싱 링에 첩부한다. 기재층 (4)의 다이싱 링에 첩부되는 부분은 점착성을 갖는 점착부 (4B)이다.
기재층 (4)의 평면 형상은 대략 원형이고, 첩부 기점 (4C) 부분을 제외한 기재층 (4)의 평면 형상은 원형의 일부이다. 도 2에서는 기재층 (4) 전체의 평면 형상이 원형이라고 했을 경우의 가상선을 일점쇄선으로 나타내었다.
첩부 기점 (4C)를 제외한 기재층 (4)의 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 첩부 기점 (4C)를 제외한 부분에서의 기재층 (4)의 외경(직경)을 D(mm)로 한다. 본 실시 형태에서는 기재층 (4)의 첩부 기점 (4C)측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점 (4C)의 길이 L(mm)은 0.30D 내지 0.44D(mm)의 범위 내이다. 길이 L이 0.30D를 하회하면, 첩부 시에 국소적인 변형이 발생할 가능성이 높아진다. 또한, 길이 L이 0.44D를 상회하면, 다이싱 링으로부터 비어져 나올 가능성이 높아지고, 비어져 나왔을 경우, 다음 공정으로의 반송 중에 다른 다이싱 링에 첩부되거나, 가공 장치 내에서 주변부에 첩부되는 등 트러블의 원인이 될 수 있다. 또한, 첩부 기점의 길이가 너무 짧으면, 첩부 개시 시에 첩부 기점에 응력이 집중하기 쉬워진다. 첩부 기점의 길이를 길게 함으로써, 첩부 개시 시의 응력을 첩부 기점의 길이 방향으로 분산시킬 수 있다. 이 때문에, 선다이싱된 분할 후 반도체 웨이퍼에서의 복수의 반도체 칩의 위치 어긋남을 막을 수 있다.
첩부 기점 (4C)의 선단이, 기재층 (4) 전체의 평면 형상이 원형이라고 했을 경우의 가상선(도 2의 일점쇄선)의 첩부 방향에서의 선단에서부터 첩부 방향으로 돌출된 길이를 돌출 길이 Z(mm)로 한다. 후술하는 실시 형태에서도, 마찬가지로 돌출된 길이를 돌출 길이 Z(mm)로 한다. 돌출 길이 Z(mm)는 0.20W보다 작은 것이 바람직하고, 돌출 정도는 작은 것이 바람직하다. 돌출량이 커지면, 다이싱 링에 첩부할 때에 다이싱 링에 첩부되는 부분의 폭이 불균일해지거나 다이싱 링으로부터 비어져 나올 수 있다. 「첩부 방향」이란, 첩부 개시 시에 다이싱 링에 첩부되는 첩부 기점이 설치된 기재층의 일단과, 상기 일단과는 반대측의 타단을 연결하는 방향이다.
폭 W는 기재층 (4)를 다이싱 링에 첩부했을 때에, 첩부 기점 (4C)를 제외한 부분에서의, 다이싱 링의 내주단으로부터 기재층 (4)의 외주단까지의 거리이다.
첩부 기점 (4C) 부분을 제외한 기재층 (4)의 평면 형상은 원형의 일부이고, 외경 D는 원형 부분에서의 기재층 (4)의 외경(직경)을 나타낸다.
첩부 기점 (4C)는 폭 방향과 상기 폭 방향보다 긴 길이 방향을 갖는다. 길이 L은 기재층 (4)의 첩부 기점 (4C)측의 외주 선단에서부터 내측을 향해, 즉 첩부 방향으로 내측을 향해, 0.3W의 거리의 위치에서의 첩부 기점 (4C)의 길이 방향 치수를 나타낸다. 길이 L은 기재층 (4)의 첩부 기점 (4C)측의 외주 선단에서부터, 기재층 (4)의 첩부 기점 (4C)측과는 반대측을 향해 0.3W의 거리의 위치에서의 첩부 기점 (4C)의 길이 방향 치수를 나타낸다.
기재층 (4)는 첩부 기점 (4C)측의 외주단에 3개의 볼록부 (4a 내지 4c)를 갖는다. 볼록부 (4a)와 볼록부 (4c)의 사이에 볼록부 (4b)가 위치하고 있다. 볼록부 (4a)의 정점을 B1, 볼록부 (4b)의 정점을 A1, 볼록부 (4c)의 정점을 B2로 하여 도 2에 나타내었다. A1은 기재층 (4)의 첩부 기점 (4C)측의 외주 선단이다.
기재층 (4)에서는 B1과 A1은 직선으로 연속해 있고, A1과 B2는 직선으로 연속해 있다. B1, A1 및 B2를 연결하는 3개의 직선에 의해 둘러싸인 부분의 평면 형상은 B1과 A1을 연결하는 직선 및 A1과 B2를 연결하는 직선의 길이가 동일한 이등변 삼각형이다. B1과 B2를 연결하는 직선과, 상기 직선에 A1로부터 내린 수선과의 교차점을 A11로 하여 도 2에 나타내었다.
B1과 기재층 (4)의 원형 부분, 및 B2와 기재층 (4)의 원형 부분은 직선으로 연속해 있다. B1과 기재층 (4)의 원형 부분의 접점을 C1, B2와 기재층 (4)의 원형 부분의 접점을 C2로 하여 도 2에 나타내었다. B1과 C1을 연결하는 직선은 기재층 (4)의 원형 부분의 C1에서의 접선이다. B2와 C2를 연결하는 직선은 기재층 (4)의 원형 부분의 C2에서의 접선이다.
기재층 (4)의 비점착부 (4A)와 점착부 (4B)는 일체적으로 형성되어 있다. 비점착부 (4A)와 점착부 (4B)는 동일한 재료에 의해 형성되어 있고, 상이한 재료에 의해 형성되어 있지는 않다.
기재층 (4)는, 예를 들면 활성 에너지선 경화형 또는 열경화형의 점착성을 갖는 조성물을 이용하여 형성할 수 있다. 활성 에너지선 경화형의 조성물의 경우에는, 조성물에 대한 활성 에너지선의 조사량을 부분적으로 조정함으로써, 기재층 (4)의 점착성을 부분적으로 다르게 할 수 있다. 기재층 (4)가 비점착성을 갖도록 하기 위해서는, 활성 에너지선의 조사량을 많게 하면 된다. 기재층 (4)가 점착성을 갖도록 하기 위해서는, 활성 에너지선을 조사하지 않거나 활성 에너지선의 조사량을 적게 하면 된다.
기재층 (4)는 아크릴계 중합체를 포함하는 조성물에 의해 형성되어 있는 것이 바람직하다. 기재층 (4)는 아크릴계 중합체를 포함하는 조성물을 가교시킨 가교체에 의해 형성되어 있는 것이 바람직하다. 이 경우에는, 다이싱 시의 절삭성을 보다 한층 높게 할 수 있다. 또한, 기재층 (4)의 극성, 저장 탄성률 또는 파단 신도를 쉽게 제어 및 설계할 수 있다.
상기 아크릴계 중합체는 특별히 한정되지 않는다. 상기 아크릴계 중합체는 (메트)아크릴산알킬에스테르 중합체인 것이 바람직하다. (메트)아크릴산알킬에스테르 중합체로서, 탄소수 1 내지 18의 알킬기를 갖는 (메트)아크릴산알킬에스테르 중합체가 바람직하게 이용된다. 탄소수 1 내지 18의 알킬기를 갖는 (메트)아크릴산알킬에스테르 중합체의 사용에 의해, 기재층 (4)의 극성을 충분히 낮게 할 수 있고, 기재층 (4)의 표면 에너지를 낮게 할 수 있으며 점접착제층 (3)의 기재층 (4)로부터의 박리성을 높게 할 수 있다.
상기 조성물은 활성 에너지선 반응 개시제 및 열 반응 개시제 중 적어도 한쪽을 포함하는 것이 바람직하고, 활성 에너지선 반응 개시제를 포함하는 것이 보다 바람직하다. 활성 에너지선 반응 개시제는 광 반응 개시제인 것이 바람직하다.
상기 활성 에너지선에는 자외선, 전자선, α선, β선, γ선, X선, 적외선 및 가시광선이 포함된다. 이들 활성 에너지선 중에서도, 경화성이 우수하며 경화물이 열화되기 어렵기 때문에, 자외선 또는 전자선이 바람직하다.
상기 광 반응 개시제로서, 예를 들면 광 라디칼 발생제 또는 광 양이온 발생제 등을 사용할 수 있다. 상기 열 반응 개시제로서는 열 라디칼 발생제 등을 들 수 있다. 상기 조성물에는 점착력을 제어하기 위해 이소시아네이트계 가교제를 첨가할 수도 있다.
기재층 (4)의 두께는 특별히 한정되지 않는다. 기재층 (4)의 두께는 1 내지 100 μm의 범위 내인 것이 바람직하다. 기재층 (4)의 두께의 보다 바람직한 하한은 5 μm, 보다 바람직한 상한은 60 μm이다. 기재층 (4)의 두께가 상기 바람직한 하한을 만족시키면, 익스팬드성을 보다 한층 높일 수 있다. 기재층 (4)의 두께가 상기 바람직한 상한을 만족시키면, 두께가 보다 한층 균일해져, 다이싱의 정밀도를 보다 한층 높일 수 있다.
다이싱층 (5)는, 예를 들면 다이싱 필름이다. 다이싱층 (5)를 구성하는 재료로서는, 폴리에틸렌테레프탈레이트 수지 등의 폴리에스테르계 수지, 폴리테트라플루오로에틸렌 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 폴리메틸펜텐 수지, 폴리비닐아세테이트 수지 등의 폴리올레핀계 수지, 폴리염화비닐 수지, 및 폴리이미드 수지 등의 플라스틱 수지 등을 들 수 있다. 그 중에서도, 익스팬드성이 우수하고 환경 부하가 작기 때문에, 폴리올레핀계 수지가 바람직하게 이용된다.
다이싱층 (5)의 두께는 특별히 한정되지 않는다. 다이싱층 (5)의 두께는 10 내지 200 μm의 범위 내인 것이 바람직하다. 다이싱층 (5)의 두께의 보다 바람직한 하한은 60 μm, 보다 바람직한 상한은 150 μm이다. 다이싱층 (5)의 두께가 상기 범위 내이면, 이형층 (2)의 박리성 및 다이싱층 (5)의 익스팬드성을 보다 한층 높게 할 수 있다.
본 실시 형태에서는 다이싱층 (5)의 평면 형상은 기재층 (4)의 평면 형상과 동일하다. 다이싱층 (5)의 평면 형상은 기재층 (4)의 평면 형상과 상이할 수도 있다. 다이싱층 (5)의 크기는 본 발명의 효과를 저해하지 않는 범위 내에서, 기재층 (4)의 크기보다 클 수도 있고 작을 수도 있다. 다이싱층 (5)의 크기는 기재층 (4)의 크기보다 큰 편이 바람직하다.
다이싱-다이본딩 테이프 (1)에서는 다이싱층 (5)가 이용되고 있다. 다이싱층 (5)가 생략되고, 기재층 (4)가 다이싱층을 겸할 수도 있다. 다이싱-다이본딩 테이프 (1)에서는 기재층 (4)의 점착부 (4B)에 다이싱 링을 첩부할 수 있기 때문에, 다이싱층 (5)에 다이싱 링을 첩부할 필요가 없다. 이 때문에, 다이싱층 (5)를 생략할 수 있다. 다이싱층 (5)에는 다이싱 링을 첩부할 필요가 없기 때문에, 다이싱층 (5)는 점착력을 갖지 않을 수도 있다. 따라서, 다이싱층 (5)를 구성하는 재료 및 조성을 보다 넓은 범위에서 선택할 수 있다.
다이싱 시에 반도체 칩의 비산 등을 보다 한층 효과적으로 방지할 수 있기 때문에, 기재층 (4)의 점접착제층 (3)이 첩부된 한쪽 면과는 반대측의 다른쪽 면에 다이싱층 (5)가 첩부되어 있는 것이 바람직하다. 이 경우에는 기재층 (4)에 익스팬드성 등이 크게 요구되지 않기 때문에, 기재층 (4)를 구성하는 재료 및 조성을 보다 넓은 범위에서 선택할 수 있다.
도 3 및 도 4에, 기재층의 변형예를 나타낸다.
도 3, 4에 나타내는 기재층 (11, 12)는 첩부 기점의 형상이 상이한 것 이외에는 기재층 (4)와 동일하게 구성되어 있다. 기재층 (11, 12)는 비점착부 (11A, 12A)와, 비점착부 (11A, 12A)의 외주 부분의 영역에 점착부 (11B, 12B)를 갖는다. 기재층 (11, 12)의 다이싱 링에 첩부되는 부분은 점착성을 갖는 점착부 (11B, 12B)이다.
기재층 (11, 12)의 평면 형상은 대략 원형이고, 첩부 기점 (11C, 12C) 부분을 제외한 기재층 (11, 12)의 평면 형상은 원형의 일부이다. 도 3, 4에서는 기재층 (11, 12) 전체의 평면 형상이 원형이라고 했을 경우의 가상선을 일점쇄선으로 나타내었다. 기재층 (11, 12)의 첩부 기점 (11C, 12C)를 제외한 부분에서의 기재층 (11, 12)의 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 첩부 기점 (11C, 12C)를 제외한 부분에서의 기재층 (11, 12)의 외경을 D(mm)로 한다. 기재층 (11, 12)의 첩부 기점 (11C, 12C)측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점 (11C, 12C)의 길이 L(mm)은 0.30D 내지 0.44D(mm)의 범위 내이다. 길이 L이 0.30D를 하회하면, 첩부 시에 국소적인 변형이 발생할 가능성이 높아진다. 또한, 길이 L이 0.44D를 상회하면, 다이싱 링으로부터 비어져 나올 가능성이 높아지고, 비어져 나왔을 경우, 다음 공정으로의 반송 중에 다른 다이싱 링에 첩부되거나, 가공 장치 내에서 주변부에 첩부되는 등 트러블의 원인이 될 수 있다.
도 3에 나타내는 기재층 (11)은 첩부 기점 (11C)측의 외주단에 4개의 볼록부 (11a 내지 11d)를 갖는다. 볼록부 (11a)와 볼록부 (11d) 사이에 볼록부 (11b)와 볼록부 (11c)가 위치해 있고, 볼록부 (11b)가 볼록부 (11a)측에 위치해 있고, 볼록부 (11c)가 볼록부 (11d)측에 위치해 있다. 볼록부 (11a)의 정점을 B1, 볼록부 (11b)의 정점을 A1, 볼록부 (11c)의 정점을 A2, 볼록부 (11d)의 정점을 B2로 하여 도 3에 나타내었다. A1과 A2는 기재층 (11)의 첩부 기점 (11C)측의 외주 선단이다.
기재층 (11)에서는 B1과 A1은 직선으로 연속해 있고, A1과 A2는 곡선으로 연속해 있고, A2와 B2는 직선으로 연속해 있다. B1, A1, A2 및 B2를 연결하는 4개의 직선에 의해 둘러싸인 부분의 평면 형상은 A1과 A2를 연결하는 직선을 상부 바닥, B1과 B2를 연결하는 직선을 하부 바닥으로 하는 등각사다리꼴이다. 볼록부 (11b)와 볼록부 (11c)의 사이의 오목부의 최심부를 A11로 하여 도 3에 나타내었다. 또한, B1과 B2를 연결하는 직선과 상기 직선에 A1로부터 내린 수선과의 교차점을 A21로 하고, B1과 B2를 연결하는 직선과 상기 직선에 A2로부터 내린 수선과의 교차점을 A22로 하여 도 3에 나타내었다.
B1과 기재층 (11)의 원형 부분 및 B2와 기재층 (11)의 원형 부분은 직선으로 연속해 있다. B1과 기재층 (11)의 원형 부분의 접점을 C1, B2와 기재층 (11)의 원형 부분의 접점을 C2로 하여 도 3에 나타내었다. B1과 C1을 연결하는 직선 및 B2와 C2를 연결하는 직선은 각각, 기재층 (11)의 원형 부분의 C1, C2에서의 접선이다.
도 4에 나타내는 기재층 (12)는 첩부 기점 (12C)측의 외주단에 4개의 볼록부 (12a 내지 12d)를 갖는다. 볼록부 (12a)와 볼록부 (12d)의 사이에 볼록부 (12b)와 볼록부 (12c)가 위치해 있고, 볼록부 (12b)가 볼록부 (12a)측에 위치해 있고, 볼록부 (12c)가 볼록부 (12d)측에 위치해 있다. 볼록부 (12a)의 정점을 A1, 볼록부 (12b)의 정점을 A2, 볼록부 (21c)의 정점을 A3, 볼록부 (21d)의 정점을 A4로 하여 도 4에 나타내었다. A1과 A2와 A3과 A4는 모두 기재층 (12)의 첩부 기점 (12C)측의 외주 선단이다.
기재층 (12)에서는 A1과 A2, A2와 A3, A3과 A4는 각각 곡선으로 연속해 있다. 볼록부 (12a)와 볼록부 (12b)의 사이의 오목부의 최심부를 A11, 볼록부 (12b)와 볼록부 (12c)의 사이의 오목부의 최심부를 A12, 볼록부 (12c)와 볼록부 (12d)의 사이의 오목부의 최심부를 A13으로 하여 도 4에 나타내었다.
A1과 기재층 (12)의 원형 부분 및 A4와 기재층 (12)의 원형 부분은 연속해 있다. A1과 기재층 (12)의 원형 부분의 접점을 C1, A4와 기재층 (12)의 원형 부분의 접점을 C2로 하여 도 4에 나타내었다. A1과 C1은 곡선과 직선으로 연속해 있고, A1측이 곡선, C1측이 직선이다. A1로부터 연장되는 곡선과 C1로부터 연장되는 직선의 경계를 B1로 하여 도 4에 나타내었다. A4와 C2는 곡선과 직선으로 연속해 있고, A4측이 곡선, C2측이 직선이다. A4로부터 연장되는 곡선과 C2로부터 연장되는 직선의 경계를 B2로 하여 도 4에 나타내었다. C1로부터 연장되는 직선 및 C2로부터 연장되는 직선은 각각, 기재층 (12)의 원형 부분의 C1, C2에서의 접선이다.
B1과 B2를 연결하는 직선과 상기 직선에 A1로부터 내린 수선과의 교차점을 A21로 하고, B1과 B2를 연결하는 직선과 상기 직선에 A2로부터 내린 수선과의 교차점을 A22로 하고, B1과 B2를 연결하는 직선과 상기 직선에 A3으로부터 내린 수선과의 교차점을 A23으로 하고, B1과 B2를 연결하는 직선과 상기 직선에 A4로부터 내린 수선과의 교차점을 A24로 하여 도 4에 나타내었다.
볼록부 (12a 내지 12d)의 선단은 곡선이다. 기재층 (12)의 첩부 기점 (12C)측의 외주 선단의 A1 내지 A4에서의 곡률은 기재층 (12)의 첩부 기점 (12C)를 제외한 부분의 외주단의 곡률보다 크다.
도 3 및 도 4에 나타낸 바와 같이, 기재층의 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내인 한, 기재층의 첩부 기점의 평면 형상은 적절히 변경할 수 있다.
기재층 (12)와 같이, 기재층의 첩부 기점측의 외주 선단의 곡률은 기재층의 첩부 기점을 제외한 부분의 외주단의 곡률보다 큰 것이 바람직하다. 이 경우에는 이형층 (2)로부터 박리할 때에, 기재층의 첩부 기점측의 외주 선단이 박리 기점이 되어 용이하게 박리하는 것이 가능해지고, 점접착제층 부착 반도체 칩을 얻을 때에 점접착제층을 보다 한층 정밀도 좋게 다이싱할 수 있다.
기재층 (4)의 첩부 기점 (4C)측의 외주 선단은 볼록부 (4b)의 정점 (A1)이다. 기재층 (11)의 첩부 기점 (11C)측의 외주 선단은 볼록부 (11b, 11c)의 정점 (A1, A2)이다. 기재층 (12)의 첩부 기점 (12C)측의 외주 선단은 볼록부 (12a 내지 12d)의 정점 (A1 내지 A4)이다. 이와 같이, 기재층은 첩부 기점측의 외주단에 볼록부를 가지며, 기재층 (3)의 첩부 기점측의 외주 선단이 상기 볼록부의 정점인 것이 바람직하다. 이 경우에는 이형층 (2)로부터 박리할 때에, 기재층의 첩부 기점측의 볼록부가 박리 기점이 되어 용이하게 박리하는 것이 가능해지고, 점접착제층 부착 반도체 칩을 얻을 때에 점접착제층을 보다 한층 정밀도 좋게 다이싱할 수 있다.
기재층 (11)은 첩부 기점 (11C)측의 외주단에 복수의 볼록부 (11a 내지 11d)를 갖고, 볼록부 (11b)와 볼록부 (11c)가 곡선으로 연속해 있다. 기재층 (12)는 첩부 기점 (12C)측의 외주단에 복수의 볼록부 (12a 내지 12d)를 갖고, 상기 복수의 볼록부 (12a 내지 12d)는 곡선으로 연속해 있다. 이와 같이, 기재층은 첩부 기점측의 외주단에 복수의 볼록부를 가지며, 상기 복수의 볼록부가 곡선으로 연속해 있는 것이 바람직하다. 이 경우에는 이형층 (2)로부터 박리할 때에 박리 기점이 되어 용이하게 박리할 수 있고, 점접착제층 부착 반도체 칩을 얻을 때에 점접착제층을 보다 한층 정밀도 좋게 다이싱할 수 있다.
또한, 기재층 (4, 11, 12)에서는 첩부 기점 (4C, 11C, 12C)와, 첩부 기점 (4C, 11C, 12C)를 제외한 부분이 이루는 내각은 180도 이하이다. 즉, 첩부 기점 (4C, 11C, 12C)에서의 기단 부분에 있어서, 첩부 기점 (4C, 11C, 12C)와, 첩부 기점 (4C, 11C, 12C)를 제외한 부분은 내각이 180도 이하이도록 연속해 있다. 이와 같이, 상기 내각이 180도 이하이면, 첩부 기점의 기단에 있어서 기재층이 끊기는 것을 막을 수 있다. 상기 내각이 180도를 초과하면, 첩부 기점의 기단에 있어서 기재층이 끊기기 쉬워지는 경향이 있다.
도 1에 나타내는 다이싱-다이본딩 테이프 (1)에서는 하나의 기재층 (4)에 첩부 기점 (4C)가 1개소만 설치되어 있다. 첩부 기점 (4C)는 장척상의 이형층 (2)의 길이 방향의 일단측에 설치되어 있다. 도 15에, 다이싱-다이본딩 테이프의 변형예를 나타낸다. 도 1에 나타내는 다이싱-다이본딩 테이프 (1)과 도 15에 나타내는 다이싱-다이본딩 테이프 (51)은 기재층에서의 첩부 기점의 개수 및 형성 위치가 상이하고, 그에 따라 다이싱층도 상이하다. 다이싱-다이본딩 테이프 (1)에 설치된 첩부 기점 (4C)와, 다이싱-다이본딩 테이프 (51)에 설치된 기재층 (52)의 첩부 기점 (52C)의 형상은 동일하다. 다이싱-다이본딩 테이프 (51)에 설치된 기재층 (52)와 다이싱층 (53)의 형상은 동일하다. 또한, 도 15에서는 기재층 (52)는 다이싱층 (53)에 의해 덮여 있다.
도 15에 나타내는 다이싱-다이본딩 테이프 (51)에서는 하나의 기재층 (52)에 첩부 기점 (52C)가 2개소 설치되어 있다. 첩부 기점 (52C)는 장척상의 이형층 (2)의 길이 방향의 일단측과, 상기 일단측과는 반대의 타단측에 설치되어 있다. 이와 같이, 하나의 기재층에 복수의 첩부 기점이 설치되어 있는 것이 바람직하고, 적어도 2개의 첩부 기점이 설치되어 있는 것이 바람직하다. 하나의 기재층에 복수의 첩부 기점이 설치되어 있는 경우에는, 기재층의 일단측과 상기 일단측과는 반대의 타단측에 첩부 기점이 설치되어 있는 것이 바람직하다. 이 경우에는, 다이싱-다이본딩 테이프의 사용시의 방향성을 없앨 수 있다. 또한, 예를 들면 일단측의 첩부 기점에서부터 기재층을 잘 첩부할 수 없는 경우 등에, 타단측의 첩부 기점에서부터 기재층을 첩부하는 것이 가능하다. 보다 구체적으로는, 일단측의 첩부 기점에서부터 기재층을 잘 첩부할 수 없는 경우 등에, 장척상의 다이싱-다이본딩 테이프를 일단 권취한 후에 다시 권출함으로써, 타단측의 첩부 기점에서부터 기재층을 첩부하는 것이 가능하다.
(점접착제층 부착 반도체 칩의 제조 방법)
다음으로, 도 1의 (a), (b) 및 도 2에 나타내는 다이싱-다이본딩 테이프 (1)을 이용한 경우의 점접착제층 부착 반도체 칩의 제조 방법의 일례를 이하에 설명한다.
우선, 다이싱-다이본딩 테이프 (1)과 적층체 (21)을 갖는다.
도 5의 (d)에 나타낸 바와 같이, 적층체 (21)은 보호 시트 (22)와, 보호 시트 (22)의 한쪽 면 (22a)에 적층되어 있는 분할 후 반도체 웨이퍼 (23)을 갖는다. 분할 후 반도체 웨이퍼 (23)은 개개의 반도체 칩으로 분할되어 있다. 분할 후 반도체 웨이퍼 (23)의 평면 형상은 원형이다.
적층체 (21)은 도 5의 (a) 내지 (d)에 나타내는 각 공정을 거쳐 이하와 같이 하여 얻을 수 있다.
우선, 도 5의 (a)에 나타낸 바와 같이, 반도체 웨이퍼 (23A)를 준비한다. 반도체 웨이퍼 (23A)는 분할 전 반도체 웨이퍼이다. 반도체 웨이퍼 (23A)의 평면 형상은 원형이다. 반도체 웨이퍼 (23A)의 표면 (23a)에는, 매트릭스상으로 스트리트에 의해 구획된 각 영역에, 개개의 반도체 칩을 구성하기 위한 회로가 형성되어 있다.
도 5의 (b)에 나타낸 바와 같이, 준비한 반도체 웨이퍼 (23A)를 표면 (23a)측에서부터 다이싱한다. 다이싱 후, 반도체 웨이퍼 (23A)는 분단되어 있지 않다. 반도체 웨이퍼 (23A)의 표면 (23a)에는 개개의 반도체 칩으로 분할하기 위한 절입 (23c)가 형성되어 있다. 다이싱은, 예를 들면 고속 회전하는 블레이드를 구비하는 다이싱 장치 등을 이용하여 행해진다.
다음으로, 도 5의 (c)에 나타낸 바와 같이, 반도체 웨이퍼 (23A)의 표면 (23a)에 보호 시트 (22)를 첩부한다. 그 후, 반도체 웨이퍼 (23A)의 이면 (23b)를 연삭하여, 반도체 웨이퍼 (23A)의 두께를 얇게 한다. 여기서는 반도체 웨이퍼 (23A)의 이면 (23b)는 절입 (23c) 부분까지 연삭하고 있다. 이와 같이 하여, 도 5의 (d)에 나타내는 적층체 (21)을 얻을 수 있다.
반도체 웨이퍼 (23A)의 이면 (23b)는 절입 (23c) 부분까지 연삭하는 것이 바람직하다. 연삭은, 예를 들면 연삭 자석 등을 구비하는 그라인더 등의 연삭기를 이용하여 행해진다. 연삭 시에는 반도체 웨이퍼 (23A)의 표면 (23a)에는 보호 시트 (22)가 첩부되어 있기 때문에, 회로에 연삭 부스러기가 부착되지 않는다. 또한, 연삭 후에 반도체 웨이퍼 (23A)가 개개의 반도체 칩으로 분할되더라도, 복수의 반도체 칩이 뿔뿔이 흩어지지 않고 보호 시트 (22)에 첩부된 채로 있다.
적층체 (21)을 얻은 후, 도 6의 (a)에 나타낸 바와 같이 적층체 (21)을 보호 시트 (22)측에서부터 스테이지 (25) 상에 얹는다. 스테이지 (25) 상에는, 분할 후 반도체 웨이퍼 (23)의 외주 측면으로부터 일정 간격을 사이에 둔 위치에 원환상의 다이싱 링 (26)이 설치되어 있다. 다이싱-다이본딩 테이프 (1)의 이형층 (2)를 박리하면서, 또는 이형층 (2)를 박리한 후에, 노출된 점접착제층 (3)의 다른쪽 면 (3b)를, 분할 후 반도체 웨이퍼 (23)의 이면 (23b)에 첩부한다. 또한, 노출된 기재층 (4)의 외주 부분을, 첩부 기점 (4C)에서부터 다이싱 링 (26)에 첩부한다.
도 8의 (a)에 기재층 (4)를 다이싱 링 (26)에 첩부할 때의 상태를 정면 단면도로 나타내고, 도 8의 (b)에 기재층 (4)를 다이싱 링 (26)에 첩부한 후의 상태를 평면도로 나타낸다.
도 8의 (a) 및 (b)에 나타낸 바와 같이, 통상 기재층 (4)를 다이싱 링 (26)에 첩부할 때에는, 박리 엣지 (32)를 이용하여 기재층 (4) 및 다이싱층 (5)를 이형층 (2)의 상면 (2a)로부터 박리한다. 기재층 (4)의 첩부 기점 (4C)를 다이싱 링 (26)에 첩부하고, 첩부 기점 (4C) 위를 롤 (31)로 가압한다. 그리고, 점접착제층 (3), 기재층 (4) 및 다이싱층 (5)에 주름이 생기지 않도록, 점접착제층 (3), 기재층 (4) 및 다이싱층 (5)를 잡아 늘리면서, 기재층 (4)의 외주 부분을 다이싱 링 (26)에 첩부한다. 다이싱 링 (26)에 첩부된 기재층 (4) 및 다이싱층 (5)에는 수축력이 작용하고 있다.
상기 수축력이 부분적으로 다르면, 예를 들면 기재층을 다이싱 링에 첩부한 후에, 또는 분할 후 반도체 웨이퍼로부터 보호 시트를 박리한 후에, 분할 후 반도체 웨이퍼의 절단 부분, 즉 다이싱 라인이 만곡되기 쉽다.
다이싱-다이본딩 테이프 (1)에서는 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내이다. 즉, 다이싱-다이본딩 테이프 (1)의 기재층 (4)를 다이싱 링에 첩부할 때에는 기재층 (4)의 첩부 기점 (4C)측의 외주 선단에서부터 내측을 향해 0.3W의 거리의 위치를 다이싱 링 (26)에 첩부하고, 다음으로 첩부 기점 (4C)를 제외한 기재층 (4)의 외주 부분을 다이싱 링 (26)에 첩부한다. 바꿔 말하면, 첩부 개시 시에, 다이싱 링 (26)에 첩부되는 기재층 (4) 부분의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내이다. 따라서, 다이싱 링 (26)에 첩부된 기재층 (4) 및 상기 기재층 (4)에 적층된 점접착제층 (3) 및 다이싱층 (5)의 수축력이 부분적으로 크게 달라지기 어렵다.
따라서, 기재층 (4)를 다이싱 링 (26)에 첩부한 후에, 또는 점접착제층 (3)에 첩부된 분할 후 반도체 웨이퍼 (23)으로부터 보호 시트 (22)를 박리한 후에, 분할 후 반도체 웨이퍼 (23)의 다이싱 라인이 만곡되기 어렵다. 이 때문에, 점접착제층 (3)을 정밀도 좋게 다이싱할 수 있다. 또한, 점접착제층 (3) 부착 반도체 칩의 픽업성을 높일 수 있다.
기재층 (4)를 다이싱 링 (26)에 첩부한 후, 도 6의 (b)에 나타낸 바와 같이, 점접착제층 (3)이 첩부된 분할 후 반도체 웨이퍼 (23)을 스테이지 (25)로부터 취출하고, 뒤집는다. 이 때, 다이싱 링 (26)을 기재층 (4)의 점착부 (4B)에 첩부한 상태로 취출한다. 취출한 분할 후 반도체 웨이퍼 (23)을 표면 (23a)가 상측이 되도록 뒤집어서 다른 스테이지 (27) 상에 얹는다.
다음으로, 도 7의 (a)에 나타낸 바와 같이, 분할 후 반도체 웨이퍼 (23)의 표면 (23a)로부터 보호 시트 (22)를 박리한다. 보호 시트 (22)를 박리할 때에, 박리를 쉽게 하기 위해 보호 시트 (22)를 가열할 수도 있다.
다음으로, 도 7의 (b)에 나타낸 바와 같이, 분할 후 반도체 웨이퍼 (23)의 절입 (23c)(절단 부분)를 따라서, 즉 다이싱 라인을 따라서 점접착제층 (3)을 다이싱한다. 점접착제층 (3)을 양면을 관통하도록 다이싱하여, 개개의 반도체 칩의 크기로 분할한다. 다이싱 후에, 점접착제층 (3)에는 절단 부분 (3d)가 형성된다. 다이싱-다이본딩 테이프 (1)을 이용한 경우에는, 분할 후 반도체 웨이퍼 (23)이 첩부되어 있는 점접착제층 (3) 부분의 하측에는 비점착성을 갖는 비점착부 (4A)가 위치해 있기 때문에, 다이싱을 정밀도 좋게 행할 수 있다. 이 때문에, 다이싱 후에 접착제층 부착 반도체 칩의 픽업성을 높일 수 있다.
다이싱은 점접착제층 (3)을 관통하도록 행해지면 특별히 한정되지 않는다. 점접착제층 (3)을 다이싱하는 방법으로서는, 다이싱 블레이드를 이용하는 방법 및 레이저 다이싱하는 방법 등을 들 수 있다. 분할 후 반도체 웨이퍼 (23)을 이용하는 경우에는, 일반적으로는 레이저 다이싱하는 방법이 이용된다.
중간층 (4)의 비점착부 (4A)가 예를 들면 경화되어 있는 경우에는, 비점착부 (4A)가 레이저광의 조사에 의해 반응하기 어렵다. 이 때문에, 기재층 (4)가 점접착제층 (3)에 융착되기 어렵다. 따라서, 레이저광을 이용한 다이싱을 행한 경우라도 반도체 칩의 픽업을 무리 없이 행할 수 있다.
반도체 웨이퍼를 다이싱하여 개개의 반도체 칩으로 분할한 후, 다이싱층 (5)를 잡아 늘려 분할된 개개의 반도체 칩 간의 간격을 확장시킨다. 그 후, 반도체 칩을 점접착제층 (3)째 기재층 (4)로부터 박리하여 취출한다. 이와 같이 하여, 점접착제층 (3) 부착 반도체 칩을 얻을 수 있다.
또한, 다이싱 후에, 점접착제층 (3)과 비점착부 (4A)의 사이의 박리력을 변화시키지 않고 반도체 칩을 취출하는 것이 바람직하다. 기재층 (4)의 점접착제층 (3)에 첩부되어 있는 비점착부 (4A)는 비점착성을 갖는다. 따라서, 다이싱 후에 상기 박리력을 변화시키지 않더라도, 점접착제층 (3) 부착 반도체 칩을 무리 없이 취출할 수 있다.
다음으로, 도 9의 (a), (b)에 나타내는 다이싱-다이본딩 테이프 (1)을 이용한 점접착제층 부착 반도체 칩의 제조 방법의 다른 예를 이하에 설명한다.
우선, 상술한 다이싱-다이본딩 테이프 (1)과 반도체 웨이퍼 (41)을 준비한다. 반도체 웨이퍼 (41)의 평면 형상은 원형이다. 반도체 웨이퍼 (41)은 개개의 반도체 칩으로 분할되어 있지 않다.
도 9의 (a)에 나타낸 바와 같이, 반도체 웨이퍼 (41)을 뒤집어, 뒤집힌 반도체 웨이퍼 (41)을 표면 (41a)측에서부터 스테이지 (25) 상에 얹는다. 스테이지 (25) 상에는, 반도체 웨이퍼 (41)의 외주 측면으로부터 일정 간격을 사이에 둔 위치에 원환상의 다이싱 링 (26)이 설치되어 있다. 다이싱-다이본딩 테이프 (1)의 이형층 (2)를 박리하면서, 또는 이형층 (2)를 박리한 후에, 노출된 점접착제층 (3)의 다른쪽 면 (3b)를 반도체 웨이퍼 (41)의 이면 (41b)에 첩부한다. 또한, 노출된 기재층 (4)의 외주 부분을 첩부 기점 (4C)에서부터 다이싱 링 (26)에 첩부한다.
다음으로, 도 9의 (b)에 나타낸 바와 같이, 점접착제층 (3)이 첩부된 반도체 웨이퍼 (41)을 스테이지 (25)로부터 취출하고, 뒤집는다. 이 때, 다이싱 링 (26)을 기재층 (4)의 점착부 (4B)에 첩부된 상태로 취출한다. 취출한 반도체 웨이퍼 (41)을 표면 (41a)가 상측이 되도록 뒤집어 다른 스테이지 (27) 상에 얹는다. 다음으로, 반도체 웨이퍼 (41)을 점접착제층 (3)째 다이싱하여 개개의 반도체 칩으로 분할한다. 반도체 웨이퍼 (41) 및 점접착제층 (3)을 각각 양면을 관통하도록 분단한다. 다이싱 후에, 반도체 웨이퍼 (41)에 절단 부분 (41c)가 형성되고, 점접착제층 (3)에 절단 부분 (3d)가 형성되고, 기재층 (4)에 절입이 형성된다.
다음으로 다이싱층 (5)를 잡아 늘리고, 반도체 칩을 점접착제층 (3)째 기재층 (4)로부터 박리하여 취출함으로써, 점접착제층 (3) 부착 반도체 칩을 얻을 수 있다.
이하, 실시예 및 비교예를 들어 본 발명을 구체적으로 설명한다. 본 발명은 이하의 실시예로 한정되지 않는다.
(아크릴계 중합체 1)
2-에틸헥실아크릴레이트 95 중량부, 2-히드록시에틸아크릴레이트 5 중량부, 광 라디칼 발생제인 이르가큐어 651(시바가이기사 제조, 50％ 아세트산에틸 용액) 0.2 중량부, 및 라우릴머캅탄 0.01 중량부를 아세트산에틸에 용해시켜 용액을 얻었다. 이 용액에 자외선을 조사하여 중합을 행하여, 중합체의 아세트산에틸 용액을 얻었다. 또한, 이 용액의 고형분 100 중량부에 대하여 2-메타크릴로일옥시에틸이소시아네이트(쇼와 덴꼬사 제조, 카렌즈 MOI) 3.5 중량부를 반응시켜 아크릴 공중합체(아크릴계 중합체 1)를 얻었다. 얻어진 아크릴계 중합체 1의 중량 평균 분자량은 70만이고, 산가는 0.86(mgKOH/g)이었다.
또한, 기재층을 형성하기 위한 조성물을 구성하는 재료로서 이하의 화합물을 준비하였다.
(광중합 개시제)
이르가큐어 651(시바 재팬사 제조)
(올리고머)
U324A: 신나카무라 가가꾸 고교사 제조, 우레탄 아크릴 올리고머(10 관능의 우레탄 아크릴 올리고머), 중량 평균 분자량: 1,300
(가교제)
코로네이트 L-45: 닛본 폴리우레탄 고교사 제조, 이소시아네이트계 가교제
(다이싱층)
폴리에틸렌(프라임 폴리머사 제조, M12)을 원료로서 이용하고, T 다이법에 의해 두께 100 μm의 다이싱층인 폴리에틸렌 필름을 제조하였다.
(실시예 1)
실시예 1에서는 도 1의 (a), (b) 및 도 2에 나타내는 형상의 다이싱-다이본딩 테이프 및 기재층을 형성하였다.
(1) 제1 적층체의 제작
상기 아크릴계 중합체 1을 100 중량부와, 이르가큐어 651을 1 중량부와, 우레탄 아크릴 올리고머인 U324A를 15 중량부와, 코로네이트 L-45를 1 중량부 배합하여 점착제 조성물을 얻었다. 얻어진 점착제 조성물을 이형 PET 필름 상에 도공하고, 110℃에서 5분간 건조하고, 용매를 제거하여 조성물층을 형성하였다.
다이싱층인 폴리에틸렌 필름의 기재층이 적층되는 면을 경면 가공 및 코로나 처리하였다. 조성물층의 이형 PET 필름이 첩부된 면과는 반대측의 면에 폴리에틸렌 필름을 첩부하였다. 그 후, 40℃에서 24시간 보관하였다.
다음으로, 얻어진 조성물층의 중앙의 영역에, 수은등을 이용하여 2000 mJ/cm2의 에너지가 되도록 광을 조사하여 조성물층을 경화시켰다. 이와 같이 하여, 중앙의 영역에 비점착부를 갖고 상기 비점착부의 외측 부분의 영역에 점착부를 갖는 기재층(두께 20 μm)을 얻었다.
이와 같이 하여 이형 PET 필름, 기재층 및 다이싱층이 이 순으로 적층된 제1 적층체를 얻었다.
(2) 제2 적층체의 제작
G-2050M(니찌유사 제조, 에폭시 함유 아크릴 중합체, 중량 평균 분자량 Mw 20만) 15 중량부와, EXA-7200HH(DIC사 제조, 디시클로펜타디엔형 에폭시) 70 중량부와, HP-4032D(DIC사 제조, 나프탈렌형 에폭시) 15 중량부와, YH-309(미쯔비시 가가꾸사 제조, 산 무수물계 경화제) 38 중량부와, 2MAOK-PW(시코쿠 가세이사 제조, 이미다졸) 8 중량부와, S320(칫소사 제조, 아미노실란) 2 중량부와, MT-10(도꾸야마사 제조, 표면 소수화 퓸드 실리카) 4 중량부를 배합하여 배합물을 얻었다. 얻어진 배합물을 용제인 메틸에틸케톤(MEK)에 고형분 60 중량％가 되도록 첨가하고, 교반하여 도액을 얻었다.
얻어진 도액을 이형 PET 필름 상에 두께 10 μm가 되도록 도공하고, 110℃의 오븐 내에서 2분간 가열 건조하였다.
그 후, 점접착제층의 평면 형상이 하기의 표 1에 나타내는 직경의 원형이 되도록 가공하여, 이형 PET 필름 상에 점접착제층이 적층되어 있는 제2 적층체를 얻었다.
(3) 다이싱-다이본딩 테이프의 제작
다음으로, 제1 적층체의 이형 PET 필름을 박리하여 기재층을 노출시켰다. 기재층과 다이싱층의 적층체를 기재층측에서 점접착제층 상에 60℃에서 라미네이트하여 라미네이트체를 얻었다. 그 후, 도 1의 (a), (b) 및 도 2에 나타내는 형상으로서, 하기의 표 1에 나타내는 치수가 되도록 기재층 및 다이싱층으로 오려 내었다. 이와 같이 하여, 이형 PET 필름/점접착제층/기재층/다이싱층이 이 순으로 적층된 4층의 적층 구조를 갖는 다이싱-다이본딩 테이프를 제작하였다.
얻어진 다이싱-다이본딩 테이프에서는 비점착부가 점접착제층보다 크고, 비점착부가 점접착제층의 외주 측면보다 측방으로 연장되어 있는 영역을 갖고 있었다.
(실시예 2 내지 4)
실시예 2 내지 4에서는 도 1의 (a), (b) 및 도 2에 나타내는 형상의 다이싱-다이본딩 테이프 및 기재층을 형성하였다. 기재층 및 다이싱층의 치수를 하기 표 1에 나타낸 바와 같이 변경한 것 이외에는 실시예 1과 동일하게 하여 다이싱-다이본딩 테이프를 제작하였다. 또한, 도 2에서는 첩부 기점 (4C)의 선단이 기재층 (4) 전체의 평면 형상이 원형이라고 했을 경우의 가상선(일점쇄선)의 첩부 방향에서의 선단으로부터 첩부 방향으로 돌출되어 있지 않지만, 실시예 4에서는 첩부 기점 (4C)의 선단이 가상선의 첩부 방향에서의 선단으로부터 첩부 방향으로 돌출되어 있었다.
Figure pct00001
(실시예 5 내지 6)
실시예 5 및 6에서는 기재층 및 다이싱층의 형상 및 치수를 도 3에 나타내는 형상이며 하기 표 2에 나타내는 치수로 변경한 것 이외에는, 실시예 1과 동일하게 하여 다이싱-다이본딩 테이프를 제작하였다. 또한, 도 3에서는 첩부 기점 (11C)의 선단이 기재층 (11) 전체의 평면 형상이 원형이라고 했을 경우의 가상선(일점쇄선)의 첩부 방향에서의 선단으로부터 첩부 방향으로 돌출되어 있지 않지만, 실시예 6에서는 첩부 기점 (11C)의 선단이 가상선의 첩부 방향에서의 선단으로부터 첩부 방향으로 돌출되어 있었다.
Figure pct00002
(실시예 7)
실시예 7에서는 기재층 및 다이싱층의 형상 및 치수를 도 4에 나타내는 형상이며 하기 표 3에 나타내는 치수로 변경한 것 이외에는, 실시예 1과 동일하게 하여 다이싱-다이본딩 테이프를 제작하였다.
Figure pct00003
(비교예 1 내지 5)
비교예 1 내지 5에서는 기재층 및 다이싱층의 형상 및 치수를 하기 표 4에 나타내는 도 10 내지 14 중 어느 하나의 형상이며 하기 표 4에 나타내는 치수로 변경한 것 이외에는, 실시예 1과 동일하게 하여 다이싱-다이본딩 테이프를 제작하였다.
비교예 1, 2, 4, 5에서는 기재층의 평면 형상은 대략 원형이고, 첩부 기점 부분을 제외한 기재층의 평면 형상은 원형의 일부였다. 도 10 내지 11, 13 내지 14에서는 기재층 (101 내지 102, 104 내지 105) 전체의 평면 형상이 원형이라고 했을 경우의 가상선을 일점쇄선으로 나타내었다. 비교예 3에서는 기재층 (103)의 평면 형상은 원형이었다.
Figure pct00004
(평가)
직경 300mm(12 인치)의 반도체 웨이퍼(실리콘 웨이퍼, 두께 80 μm)의 표면에 깊이 100 μm의 절입을 넣었다. 다음으로, 반도체 웨이퍼의 표면에 보호 시트인 백 그라인딩 테이프 이클로스 SB135S-BN(미쓰이 가가꾸사 제조, 올레핀의 한쪽 면에 아크릴계 점착제가 도포되어 있음)을 아크릴계 점착제측에서 라미네이트하였다. 다음으로, 반도체 웨이퍼의 두께가 35 μm가 될 때까지 반도체 웨이퍼의 이면을 연삭한 후, CMP 슬러리를 이용하여 반도체 웨이퍼의 두께가 30 μm가 될 때까지 반도체 웨이퍼의 이면의 경면 마무리를 행하였다. 이와 같이 하여, 보호 시트와 분할 후 반도체 웨이퍼의 적층체를 얻었다.
다음으로, 웨이퍼 마운터 DAM-812M(타카토리사 제조)을 이용하여 다이싱 다이본딩 필름을 적층체의 분할 후 반도체 웨이퍼의 이면 및 다이싱 링(외경 400 mm, 내경 350 mm)에 첩부하였다. 또한, 적층체의 분할 후 반도체 웨이퍼를 얹는 스테이지는 60℃로 설정하였다.
다음으로, 점접착제층이 첩부된 분할 후 반도체 웨이퍼를 스테이지로부터 취출하고, 뒤집고, 다른 스테이지 상에 얹었다. 그 후, 분할 후 반도체 웨이퍼의 표면으로부터 60℃에서 보호 시트를 박리하였다.
다음으로, 다이싱 장치 DFL7160(디스코사 제조)을 이용하여 레이저 출력 0.5W, 주파수 50 kHz, 이송 속도 100 mm/초, 디포커스량-0.05mm, 초점 위치 점접착제층 표면에서, 점접착제층을 개개의 반도체 칩의 크기로 다이싱하였다. 다이싱 후에, 다이본더 베스템(bestem) D-02(캐논 머시너리사 제조)를 이용하여, 콜렛 크기 8 mm변(角), 밀어올림 속도 5 mm/초, 픽업 온도 23℃의 조건으로 20개의 점접착제층 부착 반도체 칩을 연속하여 픽업하였다.
상기 점접착제층 부착 반도체 칩의 제조에 있어서, 하기 (1) 내지 (4)의 평가 항목에 대하여 평가를 행하였다.
(1) 돌출성
기재층의 외주 부분을 첩부 기점으로부터 다이싱 링에 첩부할 때의 돌출성을 하기의 판정 기준으로 판정하였다.
[돌출성의 판정 기준]
○: 기재층을 문제없이 다이싱 링에 첩부할 수 있었음
×: 기재층의 첩부 기점을 다이싱 링에 첩부할 수 없는 경우가 있었음
(2) 첩부 후의 기재층의 끊어짐 또는 변형의 유무
분할 후 반도체 웨이퍼에 첩부한 후의 기재층의 끊어짐 또는 변형의 유무를 하기의 판정 기준으로 판정하였다.
[첩부 후의 기재층의 끊어짐 또는 변형의 유무의 판정 기준]
○: 첩부 후에 기재층의 끊어짐 또는 변형 없음
△: 첩부 후에 기재층은 끊어지지 않았지만, 늘려져 있었음
×: 첩부 후에 기재층이 끊어졌음
(3) 기재층의 비어져 나옴
기재층의 외주 부분을 첩부 기점으로부터 다이싱 링에 첩부할 때의 기재층의 비어져 나옴을 하기의 판정 기준으로 판정하였다.
[첩부 후의 기재층의 비어져 나옴의 판정 기준]
○: 첩부 후에 기재층이 다이싱 링으로부터 비어져 나오지 않았음
×: 첩부 후에 기재층이 다이싱 링으로부터 비어져 나왔음
(4) 커프 시프트
보호 시트를 박리한 후에, 분할 후 반도체 웨이퍼의 절단 부분을 관찰하고, 커프 시프트를 하기의 판정 기준으로 판정하였다.
[커프 시프트의 판정 기준]
○: 복수의 반도체 칩의 정렬 이상이 없고, 2개의 반도체 칩 사이의 절단 부분의 연장선 상에, 상기 2개의 반도체 칩에 인접하는 2개의 반도체 칩 사이의 절단 부분이 존재하지 않는 부분이 없음
×: 복수의 반도체 칩의 정렬 이상이 있고, 2개의 반도체 칩 사이의 절단 부분의 연장선 상에, 상기 2개의 반도체 칩에 인접하는 2개의 반도체 칩 사이의 절단 부분이 존재하지 않는 부분이 있음
(5) 픽업성
점접착제층 부착 반도체 칩의 픽업성을 하기의 판정 기준으로 판정하였다.
[픽업성의 판정 기준]
○: 픽업할 수 없었던 반도체 칩 없음
×: 픽업할 수 없었던 반도체 칩 있음
또한, 이 픽업 불량은 커프의 이상(반도체 칩의 정렬 이상)에 의한 반도체 칩의 기울어짐이 주요한 원인으로, 반도체 칩의 인식 부족에 의한 것이었다.
결과를 하기의 표 5에 나타낸다.
Figure pct00005
1: 다이싱-다이본딩 테이프
2: 이형층
2a: 상면
3: 점접착제층
3a: 한쪽 면
3b: 다른쪽 면
3c: 외주 측면
3d: 절단 부분
4: 기재층
4A: 비점착부
4B: 점착부
4C: 첩부 기점
4a 내지 4c: 볼록부
5: 다이싱층
11, 12: 기재층
11A, 12A: 비점착부
11B, 12B: 점착부
11C, 12C: 첩부 기점
11a 내지 11d, 12a 내지 12d: 볼록부
21: 적층체
22: 보호 시트
22a: 한쪽 면
23: 분할 후 반도체 웨이퍼
23A: 반도체 웨이퍼
23a: 표면
23b: 이면
23c: 절입
25: 스테이지
26: 다이싱 링
27: 스테이지
31: 롤
32: 박리 엣지
41: 반도체 웨이퍼
41a: 표면
41b: 이면
41c: 절단 부분
51: 다이싱-다이본딩 테이프
52: 기재층
52c: 첩부 기점
53: 다이싱층

Claims (7)

  1. 점접착제층과,
    상기 점접착제층의 한쪽 면에 적층되어 있는 기재층을 구비하며,
    다이싱 시에, 상기 기재층의 외주 부분에 다이싱 링이 첩부되고,
    상기 기재층이 외주 부분에, 첩부 개시 시에 다이싱 링에 첩부되는 첩부 기점을 갖고,
    상기 첩부 기점을 제외한 부분에서의 상기 기재층의 상기 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 상기 첩부 기점을 제외한 부분에서의 상기 기재층의 외경을 D(mm)로 했을 때에,
    상기 기재층의 상기 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W의 거리의 위치에서의 상기 첩부 기점의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내인 다이싱-다이본딩 테이프.
  2. 제1항에 있어서, 상기 기재층의 상기 첩부 기점측의 외주 선단의 곡률이 상기 기재층의 상기 첩부 기점을 제외한 부분의 외주단의 곡률보다 큰 다이싱-다이본딩 테이프.
  3. 제1항 또는 제2항에 있어서, 상기 기재층은 상기 첩부 기점측의 외주단에 볼록부를 가지며,
    상기 기재층의 첩부 기점측의 외주 선단은 상기 볼록부의 정점인 다이싱-다이본딩 테이프.
  4. 제1항에 있어서, 상기 기재층이 상기 첩부 기점측의 외주단에 복수의 볼록부를 가지며, 상기 복수의 볼록부가 곡선으로 연속해 있는 다이싱-다이본딩 테이프.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 다이싱-다이본딩 테이프와, 보호 시트 및 상기 보호 시트의 한쪽 면에 적층되어 있으며 개개의 반도체 칩으로 분할되어 있는 분할 후 반도체 웨이퍼를 갖는 적층체를 이용하며,
    상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 적층체의 상기 분할 후 반도체 웨이퍼에 첩부하는 공정과,
    상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정과,
    상기 보호 시트를 상기 분할 후 반도체 웨이퍼로부터 박리하는 공정과,
    상기 점접착제층을 상기 분할 후 반도체 웨이퍼의 절단 부분을 따라 다이싱하는 공정과,
    다이싱 후에, 상기 반도체 칩이 첩부된 상기 점접착제층을 상기 기재층으로부터 박리하고, 반도체 칩을 상기 점접착제층째 취출하는 공정을 구비하는, 점접착제층 부착 반도체 칩의 제조 방법.
  6. 제5항에 있어서, 반도체 웨이퍼의 표면에, 이 반도체 웨이퍼를 개개의 반도체 칩으로 분할하기 위한 절입을 형성하는 공정과,
    절입이 형성된 상기 반도체 웨이퍼의 표면에 보호 시트를 첩부하는 공정과,
    상기 보호 시트가 첩부된 상기 반도체 웨이퍼의 이면을 연삭하고, 상기 반도체 웨이퍼를 개개의 반도체 칩으로 분할하여 상기 적층체를 얻는 공정을 더 구비하는, 점접착제층 부착 반도체 칩의 제조 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 기재된 다이싱-다이본딩 테이프와, 반도체 웨이퍼를 이용하며,
    상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 반도체 웨이퍼에 첩부하는 공정과,
    상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정과,
    상기 반도체 웨이퍼와 상기 점접착제층을 다이싱하는 공정과,
    다이싱 후에, 상기 반도체 칩이 첩부된 상기 점접착제층을 상기 기재층으로부터 박리하고, 반도체 칩을 상기 점접착제층째 취출하는 공정을 구비하는, 점접착제층 부착 반도체 칩의 제조 방법.
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