KR20120110431A - 반도체 메모리 장치 - Google Patents

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KR20120110431A KR1020110028280A KR20110028280A KR20120110431A KR 20120110431 A KR20120110431 A KR 20120110431A KR 1020110028280 A KR1020110028280 A KR 1020110028280A KR 20110028280 A KR20110028280 A KR 20110028280A KR 20120110431 A KR20120110431 A KR 20120110431A
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Abstract

본 발명은 라이트 동작시 제어 신호에 응답하여 데이터 입출력 스트로브 신호 또는 지연 고정 클럭 신호를 동기 신호로서 출력하는 동기 신호 생성부, 상기 동기 신호에 응답하여 직렬 데이터를 병렬 데이터로 변환하는 직병렬 데이터 변환부, 및 상기 병렬 데이터를 저장하는 데이터 저장 영역을 포함한다.

Description

반도체 메모리 장치{A Semiconductor Memory apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 클럭에 동기되어 데이터를 입력 및 저장하고, 저장된 데이터를 출력하도록 구성된다.
반도체 메모리 장치가 고집적화, 및 고속화되면서, 반도체 메모리 장치는 일반적인 클럭외에 데이터 입출력에만 이용되는 신호를 입력 받도록 구성되고 있다. 이때, 일반적인 클럭을 외부 클럭이라 하고, 데이터 입출력에만 이용되는 신호를 데이터 입출력 스트로브 신호라고 한다.
그러므로, 일반적인 반도체 메모리 장치는 테스트시가 아닌 노멀 동작시 외부 클럭과 데이터 입출력 스트로브 신호를 모두 입력 받아, 데이터를 입력 및 저장하고, 저장된 데이터를 출력하는 동작을 수행한다.
이러한 반도체 메모리 장치는 정상적으로 데이터를 입력 및 저장되는지 테스트를 수행해야 한다. 이때, 테스트 장비와 반도체 메모리 장치사이에 복수개의 채널이 형성되며, 이러한 채널을 통해 테스트 장비는 반도체 메모리 장치에 테스트에 관련한 신호들을 전송한다.
하나의 테스트 장비에서 테스트되는 반도체 메모리 장치의 개수를 증가시키기 위해, 테스트 장비와 반도체 메모리 장치사이에 연결되는 채널의 개수를 낮추려는 노력이 계속되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 종래 기술에 비해 적은 개수의 채널을 이용하여 테스트시 노멀 동작시와 동일한 속도로 데이터를 입력 및 저장할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 라이트 동작시 제어 신호에 응답하여 데이터 입출력 스트로브 신호 또는 지연 고정 클럭 신호를 동기 신호로서 출력하는 동기 신호 생성부, 상기 동기 신호에 응답하여 직렬 데이터를 병렬 데이터로 변환하는 직병렬 데이터 변환부, 및 상기 병렬 데이터를 저장하는 데이터 저장 영역을 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 라이징 동기 신호 및 폴링 동기 신호에 응답하여 직렬 데이터를 병렬 데이터로 변환하는 직병렬 데이터 변환부, 데이터 입출력 스트로브 신호를 드라이빙하여 제 1 라이징 예비 동기 신호 및 제 1 폴링 예비 동기 신호를 생성하는 드라이버, 주파수 감지 신호, 라이트 레이턴시 신호, 리드 레이턴시 신호, 및 제어 신호에 응답하여 액티브 신호, 리드 신호 및 라이트 신호 중 하나의 인에이블 타이밍에 지연 고정 클럭 신호를 제 2 라이징 예비 동기 신호 및 제 2 폴링 예비 동기 신호로서 출력하는 예비 동기 신호 생성부, 및 상기 제어 신호에 응답하여 상기 제 1 라이징 예비 동기 신호 및 상기 제 1 폴링 예비 동기 신호 또는 상기 제 2 라이징 예비 동기 신호 및 상기 제 2 폴링 예비 동기 신호를 상기 라이징 동기 신호 및 상기 폴링 동기 신호로서 출력하는 데이터 동기 신호 생성부를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 리드 동작시 및 라이트 동작시 지연 고정 클럭 신호를 지연 고정 라이징 클럭 신호 및 지연 고정 폴링 클럭 신호로서 출력하는 타이밍 제어부, 상기 지연 고정 라이징 클럭 신호 및 상기 지연 고정 폴링 클럭 신호에 응답하여 외부로부터 입력 받은 직렬 데이터를 병렬 데이터로 변환하는 직병렬 데이터 변환부, 및 상기 병렬 데이터를 입력 받아 저장하는 데이터 저장 영역을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 테스트시 노멀 동작시와 동일한 속도록 데이터를 입력 및 저장시킬 수 있으면서도 종래 기술에 비해 반도체 장비와 반도체 메모리 장치간의 채널의 개수를 줄일 수 있어, 한 번에 테스트할 수 있는 반도체 메모리 장치의 개수를 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 구성도,
도 2는 도 1의 타이밍 제어부의 구성도,
도 3은 도 1의 출력 제어부의 구성도,
도 4는 도 1의 데이터 동기 신호 생성부의 구성도,
도 5는 도 1의 드라이버의 구성도,
도 6은 도 1의 직병렬 데이터 변환부의 구성도,
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적인 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 지연 고정 루프 회로(100), 동기 신호 생성부(200), 직병렬 데이터 변환부(300), 및 데이터 저장 영역(400)을 포함한다.
상기 지연 고정 루프 회로(100)는 외부에서 제공되는 외부 클럭(CLK)을 입력 클럭으로 입력 받아 지연 고정 클럭 신호(DLL_CLK)을 생성한다. 상기 지연 고정 루프 회로(100)는 일반적인 DLL(delay locked loop) 회로로 구성될 수 있다.
상기 동기 신호 생성부(200)는 라이트 동작시 제어 신호(MRS)에 응답하여 데이터 입출력 스트로브 신호(DQS) 또는 상기 지연 고정 클럭 신호(DLL_CLK)를 동기 신호(Dsr, Dsf)로서 출력한다. 이때, 상기 제어 신호(MRS)는 모드 레지스터 셋(mode register set)의 출력 신호로서, 모드 레지스터 셋에 저장된 기설정된 정보이다. 또한 상기 제어 신호(MRS)는 테스트시 이용되는 테스트 신호일 수도 있고, 퓨즈의 커팅 여부에 따라 그 레벨이 변하는 신호 즉, 일반적인 퓨즈 회로의 출력 신호일 수 있다. 본 발명에서는 상기 제어 신호(MRS)가 모드 레지스터 셋의 출력 신호인 것을 실시예로 개시할 뿐, 상기 제어 신호(MRS)가 모드 레지스터 셋의 출력 신호인 것만을 한정하는 것은 아니다.
상기 동기 신호 생성부(200)는 드라이버(210), 예비 동기 신호 생성부(220), 및 데이터 동기 신호 생성부(230)를 포함한다.
상기 드라이버(210)는 데이터 입출력 스트로브 신호(DQS)를 드라이빙하여 제 1 라이징 예비 동기 신호(Dsr_p1), 및 제 1 폴링 예비 동기 신호(Dsf_p1)를 생성한다. 이때, 상기 제 1 라이징 예비 동기 신호(Dsr_p1), 및 상기 제 1 폴링 예비 동기 신호(Dsf_p1)의 위상은 서로 반대이다.
상기 예비 동기 신호 생성부(220)는 주파수 감지 신호(Low_Frq_det), 라이트 레이턴시(WL, write latency), 리드 레이턴시(RL, read latency), 및 상기 제어 신호(MRS)에 응답하여 액티브 신호(ACT), 리드 신호(RD), 및 라이트 신호(WT) 중 하나의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)를 제 2 라이징 예비 동기 신호(Dsr_p2), 및 제 2 폴링 예비 동기 신호(Dsf_p2)로서 출력한다. 이때, 상기 제 2 라이징 예비 동기 신호(Dsr_p2)와 상기 제 2 폴링 예비 동기 신호(Dsf_p2)의 위상은 서로 반대 위상이다.
예를 들어, 상기 예비 동기 신호 생성부(220)는 리드 동작시 상기 주파수 감지 신호(Low_Frq_det) 및 상기 리드 레이턴시 신호(RL)에 응답하여 상기 액티브 신호(ACT) 또는 상기 리드 신호(RD)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)를 상기 제 2 라이징 예비 동기 신호(Dsr_p2), 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2)로서 출력한다. 또한, 상기 예비 동기 신호 생성부(220)는 라이트 동작시 상기 제어 신호(MRS)가 인에이블되면 상기 주파수 감지 신호(Low_frq_det) 및 상기 라이트 레이턴시 신호(WL)에 응답하여 상기 액티브 신호(ACT) 또는 상기 라이트 신호(WT)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)를 상기 제 2 라이징 예비 동기 신호(Dsr_p2), 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2)로서 출력한다.
상기 예비 동기 신호 생성부(220)는 타이밍 제어부(221), 및 출력 제어부(222)를 포함한다.
상기 타이밍 제어부(221)는 상기 주파수 감지 신호(Low_Frq_det), 상기 리드 레이턴시 신호(RL), 및 상기 제어 신호(MRS)에 응답하여 상기 액티브 신호(ACT)의 인에이블 타이밍 또는 상기 리드 신호(RD) 및 상기 라이트 신호(WT)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)를 지연 고정 라이징 클럭 신호(RCLK_dll), 및 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력한다. 예를 들어, 상기 타이밍 제어부(221)는 상기 주파수 감지 신호(Low_Frq_det)가 인에이블되거나 상기 리드 레이턴시 신호(RL)의 레이턴시 값이 기설정된 레이턴시 값이상이면 상기 액티브 신호(ACT)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)을 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력한다. 상기 타이밍 제어부(221)는 상기 주파수 감지 신호(Low_Frq_det)가 디스에이블되고 상기 리드 레이턴시 신호(RL)의 레이턴시 값이 상기 기설정된 레이턴시 값이하이면 상기 리드 신호(RD)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)를 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)으로서 출력한다. 한편, 상기 타이밍 제어부(221)는 상기 제어 신호(MRS)가 인에이블되고 상기 주파수 감지 신호(Low_Frq_det)가 인에이블되거나 상기 라이트 레이턴시 신호(WL)의 레이턴시 값이 기설정된 레이턴시 값이상이면 상기 액티브 신호(ACT)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)을 상기 지연 고정 라이징 클럭 신호(RCLK_dll), 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)으로서 출력한다. 상기 타이밍 제어부(221)는 상기 제어 신호(MRS)가 인에이블되고 상기 주파수 감지 신호(Low_Frq_det)가 디스에이블되며 상기 라이트 레이턴시 신호(WL)의 레이턴시 값이 상기 기설정된 레이턴시 값이하이면 상기 라이트 신호(WT)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)을 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력한다. 또한, 상기 타이밍 제어부(221)는 상기 제어 신호(MRS)가 디스에이블되면 라이트 동작시 상기 지연 고정 클럭 신호(DLL_CLK)를 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)로서 제공하지 않는다.
상기 타이밍 제어부(221)는 도 2에 도시된 바와 같이, 출력 인에이블 신호 생성부(221-1), 및 출력부(221-2)를 포함한다.
상기 출력 인에이블 신호 생성부(221-1)는 상기 주파수 감지 신호(Low_Frq_det), 상기 리드 레이턴시 신호(RL), 상기 라이트 레이턴시 신호(WL), 및 상기 제어 신호(MRS)에 응답하여 상기 액티브 신호(ACT)의 인에이블 타이밍 또는 상기 리드 신호(RD) 및 상기 라이트 신호(WT)의 인에이블 타이밍에 인에이블되는 출력 인에이블 신호(OUT_en)를 생성한다.
상기 출력 인에이블 신호 생성부(221-1)는 제 1 신호 생성부(221-1-1), 제 2 신호 생성부(221-1-2), 및 신호 조합부(221-1-3)를 포함한다.
상기 제 1 신호 생성부(221-1-1)는 상기 주파수 감지 신호(Low_Frq_det), 및 상기 리드 레이턴시 신호(RL)에 응답하여 상기 액티브 신호(ACT) 또는 상기 리드 신호(RD)를 제 1 타이밍 신호(t_signalA)로서 출력한다. 예를 들어, 상기 제 1 신호 생성부(221-1-1)는 상기 주파수 감지 신호(Low_Frq_det)가 인에이블되거나 상기 리드 레이턴시 신호(RL)가 인에이블되면 상기 액티브 신호(ACT)를 상기 제 1 타이밍 신호(t_signalA)로서 출력하고, 상기 주파수 감지 신호(Low_Frq_det)가 디스에이블되고 상기 리드 레이턴시 신호(RL)가 디스에이블되면 상기 리드 신호(RD)를 상기 제 1 타이밍 신호(t_signalA)로서 출력한다. 이때, 상기 주파수 감지 신호(Low_Frq_det)는 반도체 메모리 장치에 입력되는 외부 클럭의 주파수가 기설정된 주파수이상이면 로우 레벨로 인에이블되고, 상기 기설정된 주파수 이하이면 하이 레벨로 디스에이블되는 신호이다. 또한 상기 리드 레이턴시 신호(RL)는 반도체 메모리 장치에 리드 명령이 입력되고 외부 클럭의 기설정된 주기가 경과하면 인에이블되는 신호로, 상기 리드 레이턴시 신호(RL)의 레이턴시 값이 증가할수록 외부 클럭의 기설정된 주기 값이 증가한다.
상기 제 1 신호 생성부(221-1-1)는 제 1 낸드 게이트(ND11), 제 1 및 제 2 인버터(IV11, IV12), 및 제 1 선택부(221-1-1-1)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 주파수 감지 신호(Low_Frq_det) 및 상기 리드 레이턴시 신호(RL)를 입력 받는다. 상기 제 1 인버터(IV11)는 상기 제 1 낸드 게이트(ND11)의 출력 신호를 입력 받는다. 상기 제 1 선택부(221-1-1-1)는 상기 제 1 인버터(IV11)의 출력 신호가 로우 레벨이면 상기 액티브 신호(ACT)를 출력하고, 상기 제 1 인버터(IV11)의 출력 신호가 하이 레벨이면 상기 리드 신호(RD)를 출력한다. 상기 제 1 선택부(221-1-1-1)는 멀티 플렉서로 구현 가능하다. 상기 제 2 인버터(IV12)는 상기 제 1 선택부(221-1-1-1)의 출력 신호를 입력 받아 상기 제 1 타이밍 신호(t_signalA)를 출력한다.
상기 제 2 신호 생성부(221-1-2)는 상기 제어 신호(MRS)가 인에이블되면 상기 주파수 감지 신호(Low_Frq_det), 및 상기 라이트 레이턴시 신호(WL)에 응답하여 상기 액티브 신호(ACT) 또는 상기 라이트 신호(WT)를 제 2 타이밍 신호(t_signalB)로서 출력한다. 예를 들어, 상기 제 2 신호 생성부(221-1-2)는 상기 제어 신호(MRS)가 인에이블되고 상기 주파수 감지 신호(Low_Frq_det)가 인에이블되거나 상기 라이트 레이턴시 신호(WL)가 인에이블되면 상기 액티브 신호(ACT)를 상기 제 2 타이밍 신호(t_signalB)로서 출력하고, 상기 주파수 감지 신호(Low_Frq_det)가 디스에이블되고 상기 라이트 레이턴시 신호(WL)가 디스에이블되면 상기 라이트 신호(WT)를 상기 제 2 타이밍 신호(t_signalB)로서 출력한다. 이때, 상기 주파수 감지 신호(Low_Frq_det)는 반도체 메모리 장치에 입력되는 외부 클럭의 주파수가 기설정된 주파수이상이면 로우 레벨로 인에이블되고, 상기 기설정된 주파수 이하이면 하이 레벨로 디스에이블되는 신호이다. 또한 상기 라이트 레이턴시 신호(WL)는 반도체 메모리 장치에 라이트 명령이 입력되고 외부 클럭의 기설정된 주기가 경과하면 인에이블되는 신호로, 상기 라이트 레이턴시 신호(WL)의 레이턴시 값이 증가할수록 외부 클럭의 기설정된 주기 값이 증가한다.
상기 제 2 신호 생성부(221-1-2)는 제 2 및 제 3 낸드 게이트(ND12, ND13), 제 3 인버터(IV13), 및 제 2 선택부(221-1-2-1)를 포함한다. 상기 제 2 낸드 게이트(ND12)는 상기 주파수 감지 신호(Low_Frq_det) 및 상기 라이트 레이턴시 신호(WL)를 입력 받는다. 상기 제 3 인버터(IV13)는 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받는다. 상기 제 2 선택부(221-1-2-1)는 상기 제 3 인버터(IV13)의 출력 신호가 로우 레벨이면 상기 액티브 신호(ACT)를 출력하고, 상기 제 3 인버터(IV13)의 출력 신호가 하이 레벨이면 상기 라이트 신호(WT)를 출력한다. 상기 제 2 선택부(221-1-2-1)는 멀티 플렉서로 구현 가능하다. 상기 제 3 낸드 게이트(ND13)는 상기 제어 신호(MRS)가 하이 레벨로 인에이블되면 상기 제 상기 제 2 선택부(221-1-2-1)의 출력 신호를 입력 받아 상기 제 2 타이밍 신호(t_signalB)를 출력한다. 또한 상기 제 3 낸드 게이트(ND13)는 상기 제어 신호(MRS)가 로우 레벨로 디스에이블되면 상기 제 2 타이밍 신호(t_signalB)를 로우 레벨로 고정시킨다.
상기 신호 조합부(221-1-3)는 상기 제 1 타이밍 신호(t_signalA), 및 상기 제 2 타이밍 신호(t_signalB) 중 하나라도 로우 레벨로 인에이블되면 하이 레벨로 인에이블된 상기 출력 인에이블 신호(OUT_en)를 생성한다.
상기 신호 조합부(221-1-3)는 제 4 낸드 게이트(ND14)를 포함한다. 상기 제 4 낸드 게이트(ND14)는 상기 제 1 및 제 2 타이밍 신호(t_gisnalA, t_signalB)를 입력 받아 상기 출력 인에이블 신호(OUT_en)를 출력한다.
상기 출력부(221-2)는 상기 출력 인에이블 신호(OUT_en)가 하이 레벨로 인에이블되면 상기 지연 고정 클럭 신호(DLL_CLK)를 상기 지연 고정 라이징 클럭 신호(RCLK_dll), 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력하고, 상기 출력 인에이블 신호(OUT_en)가 로우 레벨로 디스에이블되면 상기 지연 고정 라이징 클럭 신호(RCLK_dll)를 로우 레벨로 고정시키고, 상기 지연 고정 폴링 클럭 신호(FCLK_dll)를 하이 레벨로 고정시킨다.
상기 출력부(221-2)는 제 5 낸드 게이트(ND15), 및 제 4 및 제 5 인버터(IV14, IV15)를 포함한다. 상기 제 5 낸드 게이트(ND15)는 상기 지연 고정 클럭 신호(DLL_CLK), 및 상기 출력 인에이블 신호(OUT_en)를 입력 받는다. 상기 제 4 인버터(IV14)는 상기 제 5 낸드 게이트(ND15)의 출력 신호를 입력 받아 상기 지연 고정 라이징 클럭 신호(RCLK_dll)를 출력한다. 상기 제 5 인버터(IV15)는 상기 제 4 인버터(IV14)의 출력 신호를 입력 받아 상기 지연 고정 폴링 클럭 신호(FCLK_dll)를 출력한다.
상기 출력 제어부(222)는 상기 제어 신호(MRS)가 하이 레벨로 인에이블되면 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll) 각각을 상기 제 2 라이징 예비 동기 신호(Dsr_p2), 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2)로서 출력하고, 상기 제어 신호(MRS)가 로우 레벨로 디스에이블되면 상기 제 2 라이징 예비 동기 신호(Dsr_p2) 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2)를 특정 레벨 즉, 로우 레벨로 고정시킨다.
상기 출력 제어부(222)는 제 6 및 제 7 낸드 게이트(ND16, ND17), 및 제 6 및 제 7 인버터(IV16, IV17)를 포함한다. 상기 제 6 낸드 게이트(ND16)는 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 제어 신호(MRS)를 입력 받는다. 상기 제 7 낸드 게이트(ND17)는 상기 지연 고정 폴링 클럭 신호(FCLK_dll) 및 상기 제어 신호(MRS)를 입력 받는다. 상기 제 6 인버터(IV16)는 상기 제 6 낸드 게이트(ND16)의 출력 신호를 입력 받아 상기 제 2 라이징 예비 동기 신호(Dsr_p2)를 출력한다. 상기 제 7 인버터(IV17)는 상기 제 7 낸드 게이트(ND17)의 출력 신호를 입력 받아 상기 제 2 폴링 예비 동기 신호(Dsf_p2)를 출력한다.
상기 데이터 동기 신호 생성부(230)는 상기 제어 신호(MRS)에 응답하여 상기 제 1 라이징 예비 동기 신호(Dsr_p1) 및 상기 제 1 폴링 예비 동기 신호(Drf_p1) 또는 상기 제 2 라이징 예비 동기 신호(Dsr_p2), 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2)를 상기 라이징 동기 신호(Dsr), 및 상기 폴링 동기 신호(Dsf)로서 출력한다. 예를 들어, 상기 데이터 동기 신호 생성부(230)는 상기 제어 신호(MRS)가 디스에이블되면 상기 제 1 라이징 예비 동기 신호(Dsr_p1)를 상기 라이징 동기 신호(Dsr)로서 출력하고, 상기 제 1 폴링 예비 동기 신호(Dsr_p1)를 상기 폴링 동기 신호(Dsf)로서 출력한다. 또한, 상기 데이터 동기 신호 생성부(230)는 상기 제어 신호(MRS)가 인에이블되면 상기 제 2 라이징 예비 동기 신호(Dsr_p2)를 상기 라이징 동기 신호(Dsr)로서 출력하고, 상기 제 2 폴링 예비 동기 신호(Dsf_p2)를 상기 폴링 동기 신호(Dsf)로서 출력한다.
상기 데이터 동기 신호 생성부(230)는 도 4에 도시된 바와 같이, 라이징 동기 신호 생성부(231), 및 폴링 동기 신호 생성부(232)를 포함한다.
상기 라이징 동기 신호 생성부(231)는 상기 제어 신호(MRS)가 디스에이블되면 상기 제 1 라이징 예비 동기 신호(Dsr_p1)를 상기 라이징 동기 신호(Dsr)로서 출력하고, 상기 제어 신호(MRS)가 인에이블되면 상기 제 2 라이징 예비 동기 신호(Dsr_p2)를 상기 라이징 동기 신호(Dsr)로서 출력한다.
상기 라이징 동기 신호 생성부(231)는 제 8 내지 제 10 낸드 게이트(ND18, ND19, ND20), 및 제 8 인버터(IV18)를 포함한다. 상기 제 8 낸드 게이트(ND18)는 상기 제어 신호(MRS) 및 상기 제 2 라이징 예비 동기 신호(Dsr_p2)를 입력 받는다. 상기 제 8 인버터(IV18)는 상기 제어 신호(MRS)를 입력 받는다. 상기 제 9 낸드 게이트(ND19)는 상기 제 1 라이징 예비 동기 신호(Dsr_p1) 및 상기 제 8 인버터(IV18)의 출력 신호를 입력 받는다. 상기 제 10 낸드 게이트(ND20)는 상기 제 9 및 제 10 낸드 게이트(ND18, ND19)의 출력 신호를 입력 받아 상기 라이징 동기 신호(Dsr)를 출력한다.
상기 폴링 동기 신호 생성부(232)는 상기 제어 신호(MRS)가 디스에이블되면 상기 제 1 폴링 예비 동기 신호(Dsf_p1)를 상기 폴링 동기 신호(Dsf)로서 출력하고, 상기 제어 신호(MRS)가 인에이블되면 상기 제 2 폴링 예비 동기 신호(Dsf_p2)를 상기 폴링 동기 신호(Dsf)로서 출력한다.
상기 폴링 동기 신호 생성부(232)는 제 11 내지 제 13 낸드 게이트(ND21, ND22, ND23), 및 제 9 인버터(IV19)를 포함한다. 상기 제 11 낸드 게이트(ND21)는 상기 제어 신호(MRS) 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2)를 입력 받는다. 상기 제 9 인버터(IV19)는 상기 제어 신호(MRS)를 입력 받는다. 상기 제 12 낸드 게이트(ND22)는 상기 제 1 폴링 예비 동기 신호(Dsf_p1) 및 상기 제 9 인버터(IV19)의 출력 신호를 입력 받는다. 상기 제 13 낸드 게이트(ND23)는 상기 제 11 및 제 12 낸드 게이트(ND21, ND22)의 출력 신호를 입력 받아 상기 폴링 동기 신호(Dsf)를 출력한다.
도 1에 도시된 상기 드라이버(210)는 도 5에 도시된 바와 같이, 제 10 및 제 11 인버터(IV20, IV21)를 포함할 수 있다. 상기 제 10 인버터(IV20)는 상기 데이터 입출력 스트로브 신호(DQS)를 입력 받아 상기 제 1 폴링 예비 동기 신호(Dsf_p1)를 출력한다. 상기 제 11 인버터(IV21)는 상기 제 10 인버터(IV20)의 출력 신호를 입력 받아 상기 제 1 라이징 예비 동기 신호(Dsr_p1)를 출력한다.
도 1에 도시된 상기 직병렬 데이터 변환부(300)는 도 6에 도시된 바와 같이, 제 1 내지 제 7 플립플롭(FF11~FF17), 및 제 1 내지 제 4 지연부(310~340)를 포함할 수 있다. 상기 제 1 내지 제 4 플립플롭(FF11~FF14)은 직렬로 연결된다. 상기 제 5 내지 제 7 플립플롭(FF15~FF17)은 직렬로 연결된다. 더 상세히 설명하면, 상기 제 1 플립플롭(FF11)은 상기 라이징 동기 신호(Dsr)에 응답하여 상기 직렬 데이터(DATA_s)를 입력 및 저장하고 출력한다. 상기 제 2 플립플롭(FF12)은 상기 폴링 동기 신호(Dsf)에 응답하여 상기 제 1 플립플롭(FF11)의 출력 신호를 입력 및 저장하고 출력한다. 상기 제 3 플립플롭(FF13)은 상기 라이징 동기 신호(Dsr)에 응답하여 상기 제 2 플립플롭(FF12)의 출력 신호를 입력 및 저장하고 출력한다. 상기 제 4 플립플롭(FF14)은 상기 폴링 동기 신호(Dsf)에 응답하여 상기 제 3 플립플롭(FF13)의 출력 신호를 입력 및 저장하고 출력한다. 상기 제 5 플립플롭(FF15)은 상기 폴링 동기 신호(Dsf)에 응답하여 상기 직렬 데이터(DATA_s)를 입력 및 저장하고 출력한다. 상기 제 6 플립플롭(FF16)은 상기 라이징 동기 신호(Dsr)에 응답하여 상기 제 5 플립플롭(FF15)의 출력 신호를 입력 및 저장하고 출력한다. 상기 제 7 플립플롭(FF17)은 상기 폴링 동기 신호(Dsf)에 응답하여 상기 제 6 플립플롭(FF16)의 출력 신호를 입력 및 저장하고 출력한다. 상기 제 1 지연부(310)는 상기 제 2 플립플롭(FF12)의 출력 신호를 지연시켜 상기 병렬 데이터(DATA_p<0>)로서 출력한다. 상기 제 2 지연부(320)는 상기 제 4 플립플롭(FF14)의 출력 신호를 지연시켜 상기 병렬 데이터(DATA_p<1>)로서 출력한다. 상기 제 3 지연부(330)는 상기 제 7 플립플롭(FF17)의 출력 신호를 지연시켜 상기 병렬 데이터(DATA_p<2>)로서 출력한다. 상기 제 4 지연부(340)는 상기 제 5 플립플롭(FF15)의 출력 신호를 지연시켜 상기 병렬 데이터(DATA_p<3>)로서 출력한다. 이때, 상기 제 1 내지 제 4 지연부(310~340)의 각 지연값은 상기 병렬 데이터(DATA_p<0:3>)의 각 비트가 동시에 출력되도록 결정된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 모드를 설정하기 위하여, 모드 레지스터 셋(mode register set)에 제어 신호(MRS)를 하이 레벨로 설정하거나, 로우 레벨로 설정한다. 이때, 상기 제어 신호(MRS)를 하이 레벨로 설정하는 것은 지연 고정 클럭 신호(DLL_CLK)를 이용하여 직렬 데이터(DATA_s)를 병렬 데이터(DATA_p<0:3>)로 변환하는 모드를 설정한 것이다.
상세히 설명하면, 지연 고정 루프 회로(100)는 상기 지연 고정 클럭 신호(DLL_CLK)를 생성한다.
타이밍 제어부(221)는 상기 지연 고정 클럭 신호(DLL_CLK)가 지연 고정 라이징 클럭 신호(RCLK_dll) 및 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력되는 타이밍을 결정한다. 상기 타이밍 제어부(221)는 리드 동작시 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)가 액티브 신호(ACT)의 인에이블 타이밍에 출력되거나, 리드 신호(RD)의 인에이블 타이밍에 출력되도록 주파수 감지 신호(Low_Frq_det) 및 리드 레이턴시(RL)에 응답하여 결정한다. 또한 상기 타이밍 제어부(221)는 상기 제어 신호(MRS)가 인에이블되면 라이트 동작시 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)가 상기 액티브 신호(ACT)의 인에이블 타이밍에 출력되거나, 라이트 신호(WT)의 인에이블 타이밍에 출력되도록 상기 주파수 감지 신호(Low_Frq_det) 및 라이트 레이턴시(WL)에 응답하여 결정한다. 즉, 반도체 메모리 장치가 높은 주파수의 클럭을 입력 받을 때 또는 외부로부터 리드 또는 라이트 명령을 입력 받고 설정된 시간보다 빠른 리드 또는 라이트 동작이 요구될 때 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)는 상기 액티브 신호(ACT)의 인에이블 타이밍에 출력된다.
상기 제어 신호(MRS)가 하이 레벨이므로, 출력 제어부(222)는 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)를 제 2 라이징 예비 동기 신호(Dsr_p2), 및 제 2 폴링 예비 동기 신호(Dsf_p2)로서 출력한다. 또한 데이터 동기 신호 생성부(230)는 제 1 라이징 예비 동기 신호(Dsr_p1), 및 제 1 폴링 예비 동기 신호(Dsf_p1)와 상기 제 2 라이징 예비 동기 신호(Dsr_p2), 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2) 중 상기 제 2 라이징 예비 동기 신호(Dsr_p2), 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2)를 라이징 동기 신호(Dsr) 및 폴링 동기 신호(Dsf)로서 직병렬 데이터 변환부(300)에 제공한다.
상기 직병렬 데이터 변환부(300)는 상기 라이징 동기 신호(Dsr) 및 상기 폴링 동기 신호(Dsf)에 응답하여 직렬 데이터(DATA_s)를 병렬 데이터(DATA_p<0:3>)로 변환한다.
상기 병렬 데이터(DATA_p<0:3>)는 데이터 저장 영역(400)에 저장된다.
한편, 상기 제어 신호(MRS)가 로우 레벨이면, 상기 출력 제어부(222)는 로우 레벨로 고정된 상기 제 2 라이징 예비 동기 신호(Dsr_p2), 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2)를 출력한다.
상기 데이터 동기 신호 생성부(230)는 상기 제 1 라이징 예비 동기 신호(Dsr_p1), 및 상기 제 1 폴링 예비 동기 신호(Dsf_p1)와 상기 제 2 라이징 예비 동기 신호(Dsr_p2), 및 상기 제 2 폴링 예비 동기 신호(Dsf_p2) 중 상기 제 1 라이징 예비 동기 신호(Dsr_p1), 및 상기 제 1 폴링 예비 동기 신호(Dsf_p1)를 상기 라이징 동기 신호(Dsr) 및 상기 폴링 동기 신호(Dsf)로서 상기 직병렬 데이터 변환부(300)에 제공한다. 이때, 상기 제 1 라이징 예비 동기 신호(Dsr_p1), 및 상기 제 1 폴링 예비 동기 신호(Dsf_p1)는 외부에서 입력되는 데이터 입출력 스트로브 신호(DQS)에 의해 생성된다.
상기 직병렬 데이터 변환부(300)는 상기 라이징 동기 신호(Dsr) 및 상기 폴링 동기 신호(Dsf)에 응답하여 직렬 데이터(DATA_s)를 병렬 데이터(DATA_p<0:3>)로 변환한다.
결국, 상기 제어 신호(MRS)가 하이 레벨일 경우 상기 지연 고정 클럭(DLL_CLK)으로 상기 직렬 데이터(DATA_s)를 상기 병렬 데이터(DATA_p<0:3>)로 변환하고, 상기 제어 신호(MRS)가 로우 레벨일 경우 상기 직렬 데이터(DATA_s)를 상기 병렬 데이터(DATA_p<0:3>)로 변환한다.
본 발명에 따른 반도체 메모리 장치는 외부로부터 데이터를 입력 받아 저장할 경우 즉, 라이트 동작시 외부로부터 입력되는 데이터 입출력 스트로브 신호(DQS)를 이용할 수 있고, 또한 내부로부터 생성되는 지연 고정 클럭 신호(DLL_CLK)를 이용할 수도 있다.
그러므로, 테스트시 또는 테스트시가 아닌 노멀 동작시 외부로부터 신호를 입력 받는 패드(PAD), 및 핀(PIN)의 개수를 모드 레지스터 셋에 저장된 제어 신호(MRS)를 이용하여 줄이거나 늘일 수 있다. 또한, 종래 기술에 비해 적은 개수의 채널을 이용하여 테스트시 노멀 동작시와 동일한 속도로 데이터를 입력 및 저장할 수도 있다.
반도체 메모리 장치 내부에 구성된 모드 레지스터 셋(mode register set)은 반도체 메모리 장치의 동작 모드를 설정할 수 있는 구성이다.
반도체 메모리 장치가 외부에서 데이터를 입력 받아 데이터 저장 영역에 전달하는 과정에서 입력 받은 데이터 즉, 직렬 데이터(DATA_s)를 병렬 데이터(DATA_p)로 변환할 때 동기 신호를 이용한다. 본 발명은 모드 레지스터 셋을 이용하여 직렬 데이터를 병렬 데이터로 변환할 때 이용되는 동기 신호의 방식을 선택할 수 있도록 구성된 것이다. 또한 본 발명은 모드 레지스터 셋 이외에 반도체 메모리 장치의 동작 모드를 설정하기 위하여 이용되는 테스트 신호 및 퓨즈 회로를 이용할 수 있음을 밝혀둔다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 7에 도시된 바와 같이, 타이밍 제어부(250), 직병렬 데이터 변환부(350), 및 데이터 저장 영영(450)을 포함할 수 있다.
상기 타이밍 제어부(250)는 주파수 감지 신호(Low_Frq_det), 리드 레이턴시 신호(RL), 및 제어 신호(MRS)에 응답하여 액티브 신호(ACT)의 인에이블 타이밍에 지연 고정 클럭 신호(DLL_CLK)를 지연 고정 라이징 클럭 신호(RCLK_dll) 및 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력하거나, 리드 신호(RD) 및 라이트 신호(WT)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)를 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력한다. 즉, 상기 타이밍 제어부(250)는 상기 지연 고정 클럭 신호(DLL_CLK)를 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력하는 타이밍을 제어한다. 이때, 상기 주파수 감지 신호(Low_Frq_det)는 반도체 메모리 장치가 입력받는 외부 클럭 또는 상기 지연 고정 클럭 신호(DLL_CLK)의 주파수를 감지한 결과를 포함하는 신호로서, 외부 클럭 또는 상기 지연 고정 클럭 신호(DLL_CLK)이 타겟 주파수보다 높은 주파수일 경우 인에이블되는 신호이다.
예를 들어, 상기 타이밍 제어부(250)는 주파수 감지 신호(Low_Frq_det)가 인에이블되거나 상기 리드 레이턴시 신호(RL)의 레이턴시 값이 기설정된 레이턴시 값이상이면 상기 액티브 신호(ACT)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)을 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)으로서 출력한다. 상기 타이밍 제어부(250)는 상기 주파수 감지 신호(Low_Frq_det)가 디스에이블되고 상기 리드 레이턴시 신호(RL)의 레이턴시 값이 상기 기설정된 레이턴시 값이하이면 상기 리드 신호(RD)의 인에이블 타이밍에 상기 지연 고정 클럭(DLL_CLK)을 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력한다. 한편, 상기 타이밍 제어부(250)는 상기 제어 신호(MRS)가 인에이블되고 상기 주파수 감지 신호(Low_Frq_det)가 인에이블되거나 상기 라이턴시 신호(WL)의 레이턴시 값이 기설정된 레이턴시 값이상이면 상기 액티브 신호(ACT)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)를 상기 지연 고정 라이징 신호(RCLK_dll) 및 상기 지연 고정 폴링 신호(FCLK_dll)로서 출력한다. 상기 타이밍 제어부(250)는 상기 제어 신호(MRS)가 인에이블되고 상기 주파수 감지 신호(Low_Frq_det)가 디스에이블되며 상기 라이트 레이턴시 신호(WL)의 레이턴시 값이 상기 기설정된 레이턴시 값이하이면 상기 라이트 신호(WT)의 인에이블 타이밍에 상기 지연 고정 클럭 신호(DLL_CLK)을 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)로서 출력한다.
상기 타이밍 제어부(250)는 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 타이밍 제어부(221)와 동일하게 출력 인에이블 신호 생성부(221-1), 및 출력부(221-2)로 구성된다. 그러므로, 상기 출력 인에이블 신호 생성부(221-1) 및 상기 출력부(221-2)의 구성 설명은 생략한다.
상기 직병렬 데이터 변환부(350)는 직렬 데이터(DATA_s)를 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)에 응답하여 병렬 데이터(DATA_p<0:3>)로 변환한다. 상기 직병렬 데이터 변환부(350)는 도 6에 도시된 바와 같이, 제 1 내지 제 7 플립플롭(FF11~FF17) 및 제 1 내지 제 4 지연부(310-340)를 포함한다. 본 발명의 실시예에 따른 직병렬 데이터 변환부(300)와 도 7에 개시된 직병렬 데이터 변환부(350)는 동일하게 구성됨으로 구성 설명은 생략한다.
상기 데이터 저장 영역(450)는 상기 병렬 데이터(DATA_p<0:3>)를 입력 받아 저장한다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 모드를 설정하기 위하여, 모드 레지스터 셋(mode register set)에 제어 신호(MRS)를 하이 레벨 또는 로우 레벨로 설정한다. 이때, 상기 제어 신호(MRS)를 하이 레벨로 설정하는 것은 반도체 메모리 장치의 리드 동작시 및 라이트 동작시 모두 지연 고정 클럭 신호(DLL_CLK)를 이용하여 데이터를 입출력하는 모드로 설정한다는 것이다. 이때, 상기 지연 고정 클럭 신호(DLL_CLK)는 지연 고정 루프 회로(Delay Locked Loop Circuit, DLL circuit)에서 생성된 신호이다.
타이밍 제어부(250)는 직병렬 데이터 변환부(350)에 제공되는 지연 고정 라이징 클럭(RCLK_dll) 및 지연 고정 폴링 클럭(FCLK_dll)의 출력 타이밍을 제어한다.
예를 들어, 상기 타이밍 제어부(250)는 주파수 감지 신호(Low_Frq_det) 및 리드 레이턴시 신호(RL)에 응답하여 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)가 액티브 신호(ACT)의 인에이블 타이밍에 출력되거나 리드 신호(RD)의 인에이블 타이밍에 출력되도록 동작한다. 한편, 상기 타이밍 제어부(250)는 상기 제어 신호(MRS)가 하이 레벨로 인에이블되면 라이트 동작시 상기 주파수 감지 신호(Low_Frq_det) 및 상기 라이트 리던던시 신호(WL)에 응답하여 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)가 상기 액티브 신호(ACT)의 인에이블 타이밍에 출력되거나 라이트 신호(WT)의 인에이블 타이밍에 출력되도록 동작한다. 즉, 반도체 메모리 장치가 높은 주파수의 클럭을 입력 받을 때 또는 외부로부터 리드 또는 라이트 명령을 입력 받고 설정된 시간보다 빠른 리드 및 라이트 동작이 요구될 때 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)는 상기 액티브 신호(ACT)의 인에이블 타이밍에 출력된다. 한편, 반도체 메모리 장치가 낮은 주파수의 클럭을 입력 받을 때 또는 외부로부터 리드 또는 라이트 명령을 입력받고 설정된 시간보다 늦은 리드 및 라이트 동작이 요구될 때 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)는 상기 리드 신호(RD) 또는 상기 라이트 신호(WT)의 인에이블 타이밍에 출력된다.
직병렬 데이터 변환부(350)는 상기 지연 고정 라이징 클럭 신호(RCLK_dll) 및 상기 지연 고정 폴링 클럭 신호(FCLK_dll)에 응답하여 직렬 데이터(DATA_s)를 병렬 데이터(DATA_p<0:3>)로 변한다.
데이터 저장 영역(450)은 상기 병렬 데이터(DATA_p<0:3>)를 입력 받아 저장한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 라이트 동작시 즉, 외부에서 입력되는 직렬 데이터를 병렬 데이터로 변환할 경우 데이터 입출력 스트로브 신호를 이용하는 종래 기술과는 달리, 지연 고정 루프 회로의 출력 신호인 지연 고정 클럭 신호를 이용한다. 따라서, 라이트 동작시 외부에서 입력되는 데이터 입출력 스트로브 신호 대신 내부에서 생성되는 지연 고정 클럭 신호를 이용함으로, 라이트 동작시 외부로부터 신호들을 입력받는 핀의 개수를 줄일 수 있어, 반도체 메모리 장치의 핀 효율성을 높일 수 있다. 또한 테스트시 데이터를 입력 및 저장할 경우 직렬 데이터를 병렬 데이터로 변환하는 데 이용되는 신호를 외부에서 입력 받지 않고 내부에서 생성되는 신호를 이용함으로써, 종래 기술에 비해 적은 개수의 채널(핀)을 이용할 수 있고, 테스트시 노멀 동작시와 동일한 속도로 데이터를 입력 및 저장할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 라이트 동작시 제어 신호에 응답하여 데이터 입출력 스트로브 신호 또는 지연 고정 클럭 신호를 동기 신호로서 출력하는 동기 신호 생성부;
    상기 동기 신호에 응답하여 직렬 데이터를 병렬 데이터로 변환하는 직병렬 데이터 변환부; 및
    상기 병렬 데이터를 저장하는 데이터 저장 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 신호는 모드 레지스터 셋(mode register set) 신호인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 동기 신호 생성부는
    상기 데이터 입출력 스트로브 신호를 드라이빙하여 제 1 예비 동기 신호로서 출력하는 드라이버,
    상기 라이트 동작시 상기 제어 신호에 응답하여 상기 지연 고정 클럭 신호를 출력하는 타이밍 제어부,
    상기 제어 신호에 응답하여 상기 타이밍 제어부의 출력을 제 2 예비 동기 신호로서 출력하거나 상기 제 2 예비 동기 신호를 특정 레벨로 고정시키는 출력 제어부, 및
    상기 제어 신호에 응답하여 상기 제 1 예비 동기 신호 또는 상기 제 2 예비 동기 신호를 상기 동기 신호로서 출력하는 데이터 동기 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 타이밍 제어부는
    상기 제어 신호가 인에이블되면 주파수 감지 신호 및 라이트 레이턴시 신호에 응답하여 액티브 신호 또는 라이트 신호의 인에이블 타이밍에 상기 지연 고정 클럭 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 타이밍 제어부는
    상기 주파수 감지 신호 및 상기 리드 레이턴시 신호에 응답하여 상기 액티브 신호 또는 상기 리드 신호의 인에이블 타이밍에 상기 지연 고정 클럭 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 데이터 동기 신호 생성부는
    상기 제어 신호가 디스에이블되면 상기 제 1 예비 동기 신호를 상기 동기 신호로서 출력하고,
    상기 제어 신호가 인에이블되면 상기 제 2 예비 동기 신호를 상기 동기 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 직병렬 데이터 변환부는
    직렬로 연결된 복수개의 플립플롭을 포함하며,
    상기 복수개의 플립플롭 각각은 상기 동기 신호에 응답하여 상기 직렬 데이터를 입력 받아 상기 병렬 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 라이징 동기 신호 및 폴링 동기 신호에 응답하여 직렬 데이터를 병렬 데이터로 변환하는 직병렬 데이터 변환부;
    데이터 입출력 스트로브 신호를 드라이빙하여 제 1 라이징 예비 동기 신호 및 제 1 폴링 예비 동기 신호를 생성하는 드라이버;
    주파수 감지 신호, 라이트 레이턴시 신호, 리드 레이턴시 신호, 및 제어 신호에 응답하여 액티브 신호, 리드 신호 및 라이트 신호 중 하나의 인에이블 타이밍에 지연 고정 클럭 신호를 제 2 라이징 예비 동기 신호 및 제 2 폴링 예비 동기 신호로서 출력하는 예비 동기 신호 생성부; 및
    상기 제어 신호에 응답하여 상기 제 1 라이징 예비 동기 신호 및 상기 제 1 폴링 예비 동기 신호 또는 상기 제 2 라이징 예비 동기 신호 및 상기 제 2 폴링 예비 동기 신호를 상기 라이징 동기 신호 및 상기 폴링 동기 신호로서 출력하는 데이터 동기 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 신호는 모드 레지스터 셋(mode register set) 신호인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 드라이버는
    상기 데이터 입출력 스트로브 신호를 입력 받아 서로 반대 위상인 상기 제 1 라이징 예비 동기 신호 및 상기 제 1 폴링 예비 동기 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 직병렬 데이터 변환부는
    직렬로 연결된 복수개의 플립플롭을 포함하고,
    상기 복수개의 플립플롭은 상기 라이징 동기 신호 또는 상기 폴링 동기 신호에 응답하여 상기 직렬 데이터를 입력 받아 상기 병렬 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 예비 동기 신호 생성부는
    리드 동작시 상기 주파수 감지 신호 및 상기 리드 레이턴시 신호에 응답하여 상기 액티브 신호 또는 상기 리드 신호의 인에이블 타이밍에 상기 지연 고정 클럭 신호를 상기 제 2 라이징 예비 동기 신호 및 상기 제 2 폴링 예비 동기 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 예비 동기 신호 생성부는
    라이트 동작시 상기 제어 신호가 인에이블되면 상기 주파수 감지 신호 및 상기 라이트 레이턴시 신호에 응답하여 상기 액티브 신호 또는 상기 라이트 신호의 인에이블 타이밍에 상기 지연 고정 클럭 신호를 상기 제 2 라이징 예비 동기 신호 및 상기 제 2 폴링 예비 동기 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 2 라이징 예비 동기 신호와 상기 제 2 폴링 예비 동기 신호의 위상은 서로 반대인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 예비 동기 신호 생성부는
    상기 주파수 감지 신호, 상기 리드 레이턴시 신호, 상기 라이트 레이턴시, 및 상기 제어 신호에 응답하여 상기 액티브 신호의 인에이블 타이밍 또는 상기 리드 신호 및 상기 라이트 신호의 인에이블 타이밍에 상기 지연 고정 클럭 신호를 지연 고정 라이징 클럭 신호 및 지연 고정 폴링 클럭 신호로서 출력하는 타이밍 제어부, 및
    상기 제어 신호에 응답하여 상기 지연 고정 라이징 클럭 신호 및 상기 지연 고정 폴링 클럭 신호를 상기 제 2 라이징 예비 동기 신호 및 상기 제 2 폴링 예비 동기 신호로서 출력하거나 상기 제 2 라이징 예비 동기 신호 및 상기 제 2 폴링 예비 동기 신호를 특정 레벨로 고정시키는 출력 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 출력 타이밍 제어부는
    상기 주파수 감지 신호, 상기 리드 레이턴시 신호, 상기 라이트 레이턴시 신호 및 상기 제어 신호에 응답하여 상기 액티브 신호의 인에이블 타이밍 또는 상기 리드 신호 및 상기 라이징 신호의 인에이블 타이밍에 인에이블되는 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부, 및
    상기 출력 인에이블 신호가 인에이블되면 상기 지연 고정 클럭을 상기 지연 고정 라이징 클럭 및 상기 지연 고정 폴링 클럭으로서 출력하고, 상기 출력 인에이블 신호가 디스에이블되면 상기 지연 고정 라이징 클럭 신호 및 상기 지연 고정 폴링 클럭 신호 각각을 특정 레벨로 고정시키는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 출력 인에이블 신호 생성부는
    상기 주파수 감지 신호 및 상기 리드 레이턴시 신호에 응답하여 상기 액티브 신호 또는 상기 리드 신호를 제 1 타이밍 신호로서 출력하는 제 1 신호 생성부,
    상기 제어 신호가 인에이블되면 상기 주파수 감지 신호 및 상기 라이트 레이턴시 신호에 응답하여 상기 액티브 신호 또는 상기 라이트 신호를 제 2 타이밍 신호로서 출력하는 제 2 신호 생성부, 및
    상기 제 1 타이밍 신호 및 상기 제 2 타이밍 신호 중 하나라도 인에이블되면 상기 출력 인에이블 신호를 인에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 리드 동작시 및 라이트 동작시 지연 고정 클럭 신호를 지연 고정 라이징 클럭 신호 및 지연 고정 폴링 클럭 신호로서 출력하는 타이밍 제어부;
    상기 지연 고정 라이징 클럭 신호 및 상기 지연 고정 폴링 클럭 신호에 응답하여 외부로부터 입력 받은 직렬 데이터를 병렬 데이터로 변환하는 직병렬 데이터 변환부; 및
    상기 병렬 데이터를 입력 받아 저장하는 데이터 저장 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 타이밍 제어부는
    상기 리드 동작시 액티브 신호의 인에이블 타이밍에 상기 지연 고정 클럭 신호를 상기 지연 고정 라이징 클럭 신호 및 상기 지연 고정 폴링 클럭 신호로서 출력하거나,
    상기 리드 동작시 리드 신호의 인에이블 타이밍에 상기 지연 고정 클럭 신호를 상기 지연 고정 라이징 클럭 신호 및 상기 지연 고정 폴링 클럭 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서
    상기 타이밍 제어부는
    상기 라이트 동작시 상기 액티브 신호의 인에이블 타이밍에 상기 지연 고정 클럭 신호를 상기 지연 고정 라이징 클럭 신호 및 상기 지연 고정 폴링 클럭 신호로서 출력하거나.
    상기 라이트 동작시 라이트 신호의 인에이블 타이밍에 상기 지연 고정 클럭 신호를 상기 지연 고정 라이징 클럭 신호 및 상기 지연 고정 폴링 클럭 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140052416A (ko) * 2012-10-24 2014-05-07 에스케이하이닉스 주식회사 직병렬변환기
KR20140069727A (ko) * 2012-11-29 2014-06-10 에스케이하이닉스 주식회사 직병렬변환기
US10110266B2 (en) 2016-12-26 2018-10-23 SK Hynix Inc. Symbol interference cancellation circuit and system including the same

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8835358B2 (en) 2009-12-15 2014-09-16 Cellular Research, Inc. Digital counting of individual molecules by stochastic attachment of diverse labels
SG11201405274WA (en) 2012-02-27 2014-10-30 Cellular Res Inc Compositions and kits for molecular counting
JP2014164776A (ja) * 2013-02-22 2014-09-08 Micron Technology Inc 半導体装置及びその制御方法
KR102005791B1 (ko) * 2013-05-16 2019-10-01 에스케이하이닉스 주식회사 반도체 장치
KR20230074639A (ko) 2013-08-28 2023-05-30 벡톤 디킨슨 앤드 컴퍼니 대량의 동시 단일 세포 분석
US9171600B2 (en) * 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device
CN105745528A (zh) 2013-10-07 2016-07-06 赛卢拉研究公司 用于以数字方式对阵列上的特征进行计数的方法和***
US9672881B2 (en) * 2014-05-23 2017-06-06 Macronix International Co., Ltd. Memory device with variable strobe interface
ES2824700T3 (es) 2015-02-19 2021-05-13 Becton Dickinson Co Análisis unicelular de alto rendimiento que combina información proteómica y genómica
ES2836802T3 (es) 2015-02-27 2021-06-28 Becton Dickinson Co Códigos de barras moleculares espacialmente direccionables
WO2016160844A2 (en) 2015-03-30 2016-10-06 Cellular Research, Inc. Methods and compositions for combinatorial barcoding
US11390914B2 (en) 2015-04-23 2022-07-19 Becton, Dickinson And Company Methods and compositions for whole transcriptome amplification
WO2016196229A1 (en) 2015-06-01 2016-12-08 Cellular Research, Inc. Methods for rna quantification
CN108026524A (zh) 2015-09-11 2018-05-11 赛卢拉研究公司 用于核酸文库标准化的方法和组合物
CA3019589A1 (en) 2016-05-02 2017-11-09 Cellular Research, Inc. Accurate molecular barcoding
US10301677B2 (en) 2016-05-25 2019-05-28 Cellular Research, Inc. Normalization of nucleic acid libraries
CN109074430B (zh) 2016-05-26 2022-03-29 贝克顿迪金森公司 分子标记计数调整方法
US10640763B2 (en) 2016-05-31 2020-05-05 Cellular Research, Inc. Molecular indexing of internal sequences
US10202641B2 (en) 2016-05-31 2019-02-12 Cellular Research, Inc. Error correction in amplification of samples
CA3034924A1 (en) 2016-09-26 2018-03-29 Cellular Research, Inc. Measurement of protein expression using reagents with barcoded oligonucleotide sequences
WO2018089378A1 (en) 2016-11-08 2018-05-17 Cellular Research, Inc. Methods for expression profile classification
SG11201903158RA (en) 2016-11-08 2019-05-30 Cellular Res Inc Methods for cell label classification
JP7104048B2 (ja) 2017-01-13 2022-07-20 セルラー リサーチ， インコーポレイテッド 流体チャネルの親水性コーティング
US11319583B2 (en) 2017-02-01 2022-05-03 Becton, Dickinson And Company Selective amplification using blocking oligonucleotides
US10676779B2 (en) 2017-06-05 2020-06-09 Becton, Dickinson And Company Sample indexing for single cells
EP3728636A1 (en) 2017-12-19 2020-10-28 Becton, Dickinson and Company Particles associated with oligonucleotides
US10403340B2 (en) * 2018-02-07 2019-09-03 Micron Technology, Inc. Techniques for command synchronization in a memory device
EP4234717A3 (en) 2018-05-03 2023-11-01 Becton, Dickinson and Company High throughput multiomics sample analysis
JP7358388B2 (ja) 2018-05-03 2023-10-10 ベクトン・ディキンソン・アンド・カンパニー 反対側の転写物末端における分子バーコーディング
EP3861134A1 (en) 2018-10-01 2021-08-11 Becton, Dickinson and Company Determining 5' transcript sequences
CN112969789A (zh) 2018-11-08 2021-06-15 贝克顿迪金森公司 使用随机引发的单细胞全转录组分析
WO2020123384A1 (en) 2018-12-13 2020-06-18 Cellular Research, Inc. Selective extension in single cell whole transcriptome analysis
US11371076B2 (en) 2019-01-16 2022-06-28 Becton, Dickinson And Company Polymerase chain reaction normalization through primer titration
EP4242322A3 (en) 2019-01-23 2023-09-20 Becton, Dickinson and Company Oligonucleotides associated with antibodies
WO2020214642A1 (en) 2019-04-19 2020-10-22 Becton, Dickinson And Company Methods of associating phenotypical data and single cell sequencing data
EP4004231A1 (en) 2019-07-22 2022-06-01 Becton, Dickinson and Company Single cell chromatin immunoprecipitation sequencing assay
US11773436B2 (en) 2019-11-08 2023-10-03 Becton, Dickinson And Company Using random priming to obtain full-length V(D)J information for immune repertoire sequencing
CN115244184A (zh) 2020-01-13 2022-10-25 贝克顿迪金森公司 用于定量蛋白和rna的方法和组合物
US11661625B2 (en) 2020-05-14 2023-05-30 Becton, Dickinson And Company Primers for immune repertoire profiling
US11932901B2 (en) 2020-07-13 2024-03-19 Becton, Dickinson And Company Target enrichment using nucleic acid probes for scRNAseq
US11739443B2 (en) 2020-11-20 2023-08-29 Becton, Dickinson And Company Profiling of highly expressed and lowly expressed proteins

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11203864A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2001006396A (ja) * 1999-06-16 2001-01-12 Fujitsu Ltd 半導体集積回路
JP4497645B2 (ja) 2000-04-10 2010-07-07 株式会社ルネサステクノロジ 半導体記憶装置
KR100498473B1 (ko) 2003-01-06 2005-07-01 삼성전자주식회사 제어신호 발생회로 및 상기 제어신호 발생회로를 구비하는데이터 전송회로
KR100663362B1 (ko) 2005-05-24 2007-01-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
KR100866130B1 (ko) 2006-09-29 2008-10-31 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 정렬 회로 및 데이터 정렬방법
KR100925370B1 (ko) 2007-12-21 2009-11-09 주식회사 하이닉스반도체 데이터 입력 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140052416A (ko) * 2012-10-24 2014-05-07 에스케이하이닉스 주식회사 직병렬변환기
KR20140069727A (ko) * 2012-11-29 2014-06-10 에스케이하이닉스 주식회사 직병렬변환기
US10110266B2 (en) 2016-12-26 2018-10-23 SK Hynix Inc. Symbol interference cancellation circuit and system including the same
TWI736694B (zh) * 2016-12-26 2021-08-21 南韓商愛思開海力士有限公司 符號干擾消除電路及包括其的系統

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Publication number Publication date
US8856410B2 (en) 2014-10-07
US20120254650A1 (en) 2012-10-04

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