JP5867091B2 - 半導体記憶装置及びその書き込み方法 - Google Patents
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Description
第1実施形態による半導体記憶装置及びその書き込み方法について図1乃至図6を用いて説明する。
第2実施形態による半導体記憶装置及びその書き込み方法について図7及び図8を用いて説明する。図1乃至図6に示す第1実施形態による半導体記憶装置及びその書き込み方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
参考例による半導体記憶装置及びその書き込み方法について図9乃至図12を用いて説明する。図1乃至図8に示す第1及び第2実施形態による半導体記憶装置及びその書き込み方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
以上、半導体記憶装置及びその書き込み方法の実施形態を説明してきたが、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変形、追加、置換等が可能である。
12…行選択回路
14…書き込み回路
16…書き込み制御回路
18…書き込み信号生成回路
20…カラム制御信号生成回路
22…遅延回路
30…スイッチ回路
Claims (9)
- メモリセルと、
前記メモリセルに接続された一対のビット線と、
前記メモリセルに接続され、前記一対のビット線との間に寄生容量を形成するセル電源線と、
前記一対のビット線に接続され、前記一対のビット線のうちの一方がハイレベルで他方がローレベルのときに、前記一方のビット線を電源電圧にクランプし、前記他方のビット線を電源から切り離す第1のスイッチ回路と、
前記セル電源線に接続され、前記セル電源線に印加する電圧を切り替える第2のスイッチ回路と、
前記一対のビット線のうちの一方に前記ハイレベルである第1の電圧を印加し、他方に前記ローレベルである第2の電圧を印加し、前記第1のスイッチ回路により前記一方のビット線を電源電圧にクランプし、前記他方のビット線を電源から切り離した後、前記第2のスイッチ回路により前記セル電源線の電圧を前記第1の電圧から前記第1の電圧よりも低い第3の電圧に降圧することにより、前記セル電源線に容量結合された前記他方のビット線の電圧を前記第2の電圧よりも低い第4の電圧に下げる書き込み制御回路と
を有することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記第1のスイッチ回路は、前記一方のビット線と電源電圧線との間に接続され、ゲート電極が前記他方のビット線に接続された第1のPチャネルMOSトランジスタと、前記他方のビット線と前記電源電圧線との間に接続され、ゲート電極が前記一方のビット線に接続された第2のPチャネルMOSトランジスタとを有する
ことを特徴とする半導体記憶装置。 - メモリセルと、
前記メモリセルに接続された一対のビット線と、
前記メモリセルに接続され、前記一対のビット線との間に寄生容量を形成するセル電源線と、
前記一対のビット線に接続され、前記一対のビット線のうちの一方がハイレベルで他方がローレベルのときに、前記一方のビット線を電源から切り離し、前記他方のビット線を基準電圧にクランプする第1のスイッチ回路と、
前記セル電源線に接続され、前記セル電源線に印加する電圧を切り替える第2のスイッチ回路と、
前記一対のビット線のうちの一方に前記ハイレベルである第1の電圧を印加し、他方に前記ローレベルである第2の電圧を印加し、前記第1のスイッチ回路により前記他方のビット線を基準電圧にクランプし、前記一方のビット線を電源から切り離した後、前記第2のスイッチ回路により前記セル電源線の電圧を前記第2の電圧から前記第2の電圧よりも高い第3の電圧に昇圧することにより、前記セル電源線に容量結合された前記一方のビット線の電圧を前記第1の電圧よりも高い第4の電圧に上げる書き込み制御回路と
を有することを特徴とする半導体記憶装置。 - 請求項3記載の半導体記憶装置において、
前記第1のスイッチ回路は、前記一方のビット線と基準電圧線との間に接続され、ゲート電極が前記他方のビット線に接続された第1のNチャネルMOSトランジスタと、前記他方のビット線と前記基準電圧線との間に接続され、ゲート電極が前記一方のビット線に接続された第2のNチャネルMOSトランジスタとを有する
ことを特徴とする半導体記憶装置。 - 請求項1乃至4のいずれか1項に記載の半導体記憶装置において、
複数の前記一対のビット線と、複数の前記一対のビット線のそれぞれに接続された複数の前記メモリセルを有する
ことを特徴とする半導体記憶装置。 - メモリセルと、前記メモリセルに接続された一対のビット線と、前記メモリセルに接続されたセル電源線とを有する半導体記憶装置の書き込み方法であって、
前記一対のビット線の一方に第1の電圧を印加し、前記一対のビット線の他方に第2の電圧を印加し、
前記一対のビット線の一方をフローティング状態とし、前記他方のビット線の電圧を前記第2の電圧にクランプした後、前記セル電源線の電圧をシフトすることにより、前記セル電源線に容量結合された前記一方のビット線の電圧を第3の電圧にシフトし、
前記一方のビット線に印加された前記第3の電圧と、前記他方のビット線に印加された前記第2の電圧により、前記メモリセルへの書き込みを行う
ことを特徴とする半導体記憶装置の書き込み方法。 - 請求項6記載の半導体記憶装置の書き込み方法において、
前記第1の電圧と前記第3の電圧との差分が前記第1の電圧と前記第2の電圧との差分よりも大きくなるように、前記セル電源線の電圧をシフトする
ことを特徴とする半導体記憶装置の書き込み方法。 - 請求項6又は7記載の半導体記憶装置の書き込み方法において、
前記一対のビット線に電圧を印加する工程では、前記一方のビット線にローレベルの前記第1の電圧を印加し、前記他方のビット線にハイレベルである前記第2の電圧を印加し、
前記一方のビット線の電圧を前記第3の電圧にシフトする工程では、前記セル電源線の電圧を前記第2の電圧から前記第2の電圧よりも低い第4の電圧に降圧することにより、前記一方のビット線の電圧を前記第1の電圧よりも低い前記第3の電圧にシフトする
ことを特徴とする半導体記憶装置の書き込み方法。 - 請求項6又は7記載の半導体記憶装置の書き込み方法において、
前記一対のビット線に電圧を印加する工程では、前記一方のビット線にハイレベルの前記第1の電圧を印加し、前記他方のビット線にローレベルである前記第2の電圧を印加し、
前記一方のビット線の電圧を前記第3の電圧にシフトする工程では、前記セル電源線の電圧を前記第2の電圧から前記第2の電圧よりも高い第4の電圧に昇圧することにより、前記一方のビット線の電圧を前記第1の電圧よりも高い前記第3の電圧にシフトする
ことを特徴とする半導体記憶装置の書き込み方法。
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