KR20120075394A - 전기도금방법 - Google Patents

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가부시키가이샤 에바라 세이사꾸쇼
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Abstract

그 내부에 스루홀이 형성된 기판은 도금조 내의 도금액에 침지된다. 상기 도금액 내의 상기 기판의 앞면과 뒷면 각각에 대향하여 상기 도금조 내의 도금액에 한 쌍의 애노드들이 배치된다. 상기 기판의 앞면과 상기 기판의 앞면을 향하는 상기 애노드들 중 하나 사이에, 그리고 상기 기판의 뒷면과 상기 기판의 뒷면을 향하는 상기 애노드들 중 나머지 다른 하나 사이에 각각 펄스 전류들을 공급하여 상기 기판의 앞면과 뒷면 상에서, 소정의 시간 동안 각각 복수의 도금 처리들이 수행된다. 상기 기판의 앞면과 상기 기판의 앞면을 향하는 상기 애노드들 중 하나 사이에, 그리고 상기 기판의 뒷면과 상기 기판의 뒷면을 향하는 상기 애노드들 중 나머지 다른 하나 사이에 각각 상기 도금 처리들에서 상기 도금 전류들에 대향하는 방향으로 전류들을 공급하여 상기 도금 처리들 중 인접한 것들 간에 상기 기판의 앞면과 뒷면 상에서 반전 전해 처리가 수행된다.

Description

전기도금방법{ELECTROPLATING METHOD}
본 발명은 상하로 관통하는 스루홀(through-hole)을 그 내부에 가지는 기판의 앞면과 뒷면 양자 모두를 동시에 도금하여, 상기 스루홀 내부에 구리 등과 같은 금속의 도금막을 충전시키는 전기도금방법에 관한 것이다.
반도체 기판 등의 기판들의 다층 스택의 층들을 전기적으로 연결시키는 방법으로서, 기판을 수직으로 관통하는 복수의 금속의 스루-비아(through-via)들을 형성하는 기술이 알려져 있다. 일반적으로는, 수직으로 관통하는 스루홀들을 그 내부에 가지는 기판의 앞면과 뒷면들 양자 모두를 동시에 도금하여, 상기 스루홀 내부에 금속의 도금막을 충전시킴으로써, 상기 기판 내의 수직 스루-비아들을 제조하게 된다.
스루-비아들을 형성하기 위한 전기도금장치가 공지되어 있다(일본특허 제4138542호 참조). 이러한 전기도금장치는, 그 앞면과 뒷면 상의 소정 영역들을 노출시키면서 상기 소정 영역들 주위의 주변 영역들을 시일하여 기판을 유지하기 위한 기판 홀더, 및 상기 기판 홀더에 의해 유지되는 기판의 앞면과 뒷면 각각에 대향하여 배치되는 한 쌍의 애노드를 포함한다. 상기 기판 홀더에 의해 유지된 기판 및 상기 애노드들은 도금액 내에 침지된 다음, 상기 기판과 상기 애노드들 사이에 전압들이 인가되어, 수직 스루홀들을 그 내부에 형성한 상기 기판의 앞면과 뒷면들을 동시에 도금함으로써, 상기 스루홀 내부에 구리 등의 금속을 매입(embedding)하게 된다.
도 1a 내지 도 1d는 스루-비아를 그 내부에 형성하기 위하여 기판에 형성된 스루홀 내부에 도금막을 충전시키는 공정을 일련의 처리 단계들로 예시하고 있는 도면들이다(일본특허 제4248353호 참조).
도 1a에 도시된 바와 같이, 수직 스루홀(100a)이 그 내부에 형성된 베이스(100), Ti 등으로 이루어진 배리어층(102) 및 상기 스루홀(100a)의 내측면들을 포함하는 상기 베이스(100)의 전 표면들을 커버하는, 급전층(electric feed layer)으로서의 시드층(seed layer; 104)을 포함하는 기판(W)이 준비되어 있다. 상기 기판(W)의 앞면과 뒷면은 동시에 도금되어, 도 1b에 도시된 바와 같이, 상기 스루홀(100a) 내에서 그리고 상기 기판(W)의 앞면과 뒷면들 상에 구리 등과 같은 금속의 도금막(106)을 침착(deposit)시키게 된다. 상기 스루홀(100a) 내의 도금막(106)은 그 깊이 방향(in-depth direction)을 따라 그 중앙부에서 최대 두께를 가진다. 그리고, 도 1c에 도시된 바와 같이, 상기 도금막(106)은, 상기 스루홀(100a)의 벽면들로부터 성장된 상기 도금막(106)의 층들의 선단부들이 그 깊이 방향을 따른 상기 스루홀(100a)의 중앙부에서 서로 접합될 때까지 성장된다. 이에 따라, 상기 스루홀(100a)의 깊이 방향에 따른 중앙부가 상기 도금막(106)에 의해 차단(block)되어, 페쇄된 영역 상하에 오목부(recess; 108)들을 형성하게 된다. 상기 도금 처리는 추가로 계속되어, 도 1d에 도시된 바와 같이, 상기 오목부(108)들에 상기 도금막(106)이 충전될 때까지 상기 오목부(108)들 안에 상기 도금막(106)이 성장하게 된다. 이러한 방식으로, 상기 기판(W)의 내부에, 상기 도금막(106)으로 이루어지는 스루-비아가 형성된다.
기판 내에 형성된 스루홀들을 금속의 도금막으로 충전하기 위한 전기도금방법이 제안되어 왔다(일본특허공개공보 제2008-513985호 참조). 이러한 전기도금방법에 따르면, 캐소드로서의 기판과 애노드 사이에 순방향 펄스 전류(forward pulsed current)가 공급되어 흐르고, 상기 순방향 펄스 전류에 대향하는 방향으로 흐르는 역방향 펄스 전류(reverse pulsed current)도 공급되어 상기 기판과 애노드 사이에 흘러, 상기 스루홀의 중앙부를 완전히 또는 거의 완전하게 충전시키게 된다.
또한 프린트 배선 기판(printed wiring substrate) 등의 구리 도금 시에 위스커(whisker)들이 발생되는 것을 방지하기 위한 방법이 제안되기도 했다(일본특허공개공보 제2010-95775호 참조). 이러한 방법에 따르면, 캐소드와 애노드 사이에 DC 전압을 인가하기 위한 DC 전원이 반전가능한(reversible) 극성을 가진다. 상기 프린트 배선 기판은 통상적인 DC 전압과 반전된 DC 전압 하에 교대로, 즉 상기 프린트 배선 기판이 캐소드로서의 역할을 하는 정상 전해 사이클(normal electrolyzing cycle)과 상기 프린트 배선 기판이 애노드로서의 역할을 하는 반전 전해 사이클(reverse electrolyzing cycle)로 번갈아 전기도금된다.
그 내부에 보이드 등의 결함이 없는 도금막의 형태로 스루-비아를 기판에 형성하기 위해서는, 도 1a 내지 도 1d에 도시된 바와 같이, 상기 스루홀(100a)의 중앙부가 상기 도금막(106)에 의해 차단된 다음, 상기 도금 처리가 추가로 계속될 때까지, 상기 도금막이 그 깊이 방향에 따른 상기 스루홀의 중앙부에서 우선적으로 성장되는 것이 이상적이다. 하지만, 대체로 이러한 이상적인 요건들을 충족하는 동시에 상기 도금막을 효율적으로 상기 스루홀 내부에 충전하여 상기 도금 처리를 수행하는데 필요한 시간을 단축시키는 것은 실제적으로 곤란하다. 다시 말해, 종래의 전기도금 공정들은, 상기 도금막의 스루홀 내에의 이상적인 충전과 도금 시 평균 도금 전류를 보다 높게 하여 상기 도금막의 스루홀 내에의 효율적인 충전 양자 모두를 달성하기가 어려웠다.
본 발명은 상기 사정을 감안하여 고안되었다. 그러므로, 도금 시에 평균 도금 전류를 보다 높게 하여 도금막의 스루홀 내에의 효율적인 충전을 행함으로써 도금 처리를 수행하는데 필요한 시간을 단축하고, 나아가 상기 도금막의 스루홀 내에의 이상적인 충전을 행하기 위한 전기도금방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 그 내부에 스루홀이 형성된 기판을 도금조 내의 도금액에 침지시키는 단계; 상기 도금액 내의 상기 기판의 앞면과 뒷면 각각에 대향하여, 상기 도금조 내의 도금액에 한 쌍의 애노드를 배치시키는 단계; 상기 기판의 앞면과 상기 기판의 앞면에 대향하는 상기 애노드 사이에, 그리고 상기 기판의 뒷면과 상기 기판의 뒷면에 대향하는 다른 상기 애노드 사이에 각각 펄스 전류를 공급하여 상기 기판의 앞면과 뒷면 상에서, 소정의 시간 동안 각각 복수의 도금 처리를 행하는 단계; 및 상기 기판의 앞면과 상기 기판의 앞면에 대향하는 상기 애노드 사이에, 그리고 상기 기판의 뒷면과 상기 기판의 뒷면에 대향하는 다른 상기 애노드 사이에 각각 상기 도금 처리에서의 상기 펄스 전류에 대향하는 방향으로 전류를 공급하여, 상기 도금 처리 중 인접한 것들 사이에서, 상기 기판의 앞면과 뒷면 상에서 반전 전해 처리(reverse electrolyzing process)를 행하는 단계를 포함하여 이루어지는 전기도금방법을 제공한다.
상기 기판의 앞면과 상기 기판의 앞면에 대향하는 상기 애노드 사이에, 그리고 상기 기판의 뒷면과 상기 기판의 뒷면에 대향하는 다른 상기 애노드 사이에 각각 펄스 전류를 공급하여 상기 기판의 앞면과 뒷면 상에서, 소정의 시간 동안 각각 복수의 도금 처리가 수행되므로, 증가된 평균 전류값을 가지고 상기 스루홀 내부에 도금막을 효율적으로 충전하여, 상기 기판을 도금하는데 필요한 시간을 단축시킬 수 있게 된다. 상기 도금 처리 간에 수행된 반전 전해 처리는 상기 스루홀의 코너들 상에 침착된 도금막을 용해하는데 효과적이다. 그러므로, 그 깊이 방향을 따른 상기 스루홀의 중앙부에 상기 도금막을 우선적으로 성장시켜 상기 스루홀 안에 상기 도금막을 이상적으로 충전시킬 수 있게 된다.
본 발명의 바람직한 형태에 있어서, 상기 펄스 전류들 각각은 순방향으로 흐르는 전류와 역방향으로 흐르는 전류를 번갈아 반복시켜 나온 PR 펄스 전류를 포함한다.
상기 반전 전해 처리는 상기 PR 펄스 전류들을 이용하여 상기 도금 처리들 간에 반복해서 수행되어, 상기 도금막의 미시 표면들(microscopic surfaces) 상의 비정상적인 침착에 의해 미세 불규칙부(fine irregularity)들이 생성되는 것을 방지하므로, 이러한 미세 불규칙부들로 인하여 상기 도금막에 미세 보이드(void)들이 형성되는 것을 막게 된다.
본 발명의 바람직한 형태에 있어서, 상기 펄스 전류들 각각은 순방향으로 흐르는 도금 전류의 공급과 정지를 번갈아 반복시켜 나온 온/오프 펄스 전류를 포함한다.
상기 온/오프 펄스 전류는 상기 도금 처리에 있어서 도금 전류를 공급하지 않는 비도금 시간들을 제공하므로, 상기 스루홀 내부에서 상기 도금액 내의 금속 이온 농도는 상기 비도금 시간에 복원되어, 보이드 등과 같은 결함들이 상기 도금막에 형성되는 것을 방지하게 된다.
본 발명의 바람직한 형태에 있어서, 상기 펄스 전류들 각각은 전류값들이 상이한 2개의 펄스 전류들의 조합으로 나타낸 복합 펄스 전류를 포함한다.
상기 도금막이 상기 복합 펄스 전류로 상기 도금 처리에서 계속해서 성장되므로, 상기 도금막이 상기 도금 처리 시에 상기 도금액 안으로 용해되는 것이 방지된다.
본 발명의 바람직한 형태에 있어서, 상기 반전 전해 처리와 함께 상기 도금 처리들은, 상기 기판의 도금이 진행됨에 따라, 평균 전류 밀도를 점진적으로 증가시키도록 수행된다.
상기 스루홀에 상기 도금 처리 시에 상기 도금막이 점진적으로 충전됨에 따라, 상기 스루홀의 실질적인 종횡비가 변경된다. 상기 스루홀의 실질적인 종횡비가 변경되는 경우, 상기 도금 처리 시 평균 전류 밀도를 증가시켜 변경되는 실질적인 종횡비를 정합시키는 방식으로 상기 스루홀 안에 도금막을 효율적으로 충전시킬 수 있게 된다. 결과적으로, 상기 기판을 도금하는데 필요한 시간이 추가로 단축될 수 있다.
본 발명의 바람직한 형태에 있어서, 상기 반전 전해 처리는, 펄스 전류가 순방향으로 공급되는 정상 전해 사이클 전후로 복수회 수행된다.
상기 반전 전해 처리는, 네거티브 캐소드 전류 밀도가 -30 내지 -40 ASD의 범위에서, 예를 들면 0.1 내지 10 ms 범위 내의 펄스 피치로 행하여진다. 상기 기판에 형성된 스루홀의 종횡비에 따라서는, 1.0 ms 보다 짧은 펄스 피치에서의 반전 전해 처리에 의해 그 깊이 방향으로 상기 스루홀의 중앙부에 우선적으로 도금막을 이상적으로 충전하지 못할 수도 있다. 하지만, 펄스 전류가 순방향으로 공급되는 정상 전해 사이클 전후로 1.0 ms 보다 짧은 펄스 피치로 상기 반전 전해 처리가 복수회 반복해서 수행되는 경우에는, 이러한 스루홀 내부에 도금막을 이상적으로 충전할 수 있게 된다.
본 발명에 따르면, 상술된 바와 같이, 상기 기판의 앞면과 상기 기판의 앞면에 대향하는 상기 애노드 사이에, 그리고 상기 기판의 뒷면과 상기 기판의 뒷면에 대향하는 다른 상기 애노드 사이에 각각 펄스 전류를 공급하여 상기 기판의 앞면과 뒷면 상에서, 소정의 시간 동안 각각 복수의 도금 처리가 수행된다. 이에 따라, 증가된 평균 전류값을 가지고 상기 스루홀 내부에 도금막을 효율적으로 충전하여, 상기 기판을 도금하는데 필요한 시간을 단축시킬 수 있게 된다. 상기 도금 처리 사이에 수행된 반전 전해 처리는 상기 스루홀의 코너들 상에 침착된 도금막들을 용해하는데 효과적이다. 그러므로, 그 깊이 방향을 따른 상기 스루홀의 중앙부에 상기 도금막을 우선적으로 성장시켜 상기 스루홀 내부에 상기 도금막을 이상적으로 충전시킬 수 있게 된다.
본 발명의 상기 및 기타 목적, 특징, 및 장점들은, 예시를 통하여 본 발명의 바람직한 실시예들을 예시하는 첨부 도면들과 연계하여 하기 설명으로부터 명백해질 것이다.
도 1a 내지 도 1d는 기판에 형성된 스루홀 내부에 도금막을 충전하여 그 안에 스루-비아를 형성하는 공정을 일련의 처리 단계들로 예시하고 있는 도면;
도 2는 본 발명에 따른 전기도금방법을 실시하는데 사용되는 전기도금장치를 개략적으로 도시한 종단정면도;
도 3은 도 2에 도시된 전기도금장치의 기판 홀더의 정면도;
도 4는 도 2에 도시된 전기도금장치의 기판 홀더의 평면도;
도 5는 도 2에 도시된 전기도금장치의 기판 홀더의 저면도;
도 6은 도 3의 K-K 선을 따라 취한 단면도;
도 7은 도 6의 화살표 A를 따라 본 기판 홀더의 도면;
도 8은 도 6의 화살표 B를 따라 본 기판 홀더의 도면;
도 9는 도 6의 화살표 C를 따라 본 기판 홀더의 도면;
도 10은 도 7의 D-D 선을 따라 취한 단면도;
도 11은 도 7의 E-E 선을 따라 취한 단면도;
도 12는 도 3의 F-F 선을 따라 취한 단면도;
도 13은 도 7의 G-G 선을 따라 취한 단면도;
도 14는 도 8의 H-H 선을 따라 취한 단면도;
도 15는 도 2에 도시된 전기도금장치의, 불용성 애노드를 그 내부에 유지하고 있는 애노드 홀더의 정면도;
도 16은 도 2에 도시된 전기도금장치의, 불용성 애노드를 그 내부에 유지하고 있는 애노드 홀더의 단면도;
도 17은 또다른 기판 홀더의 메인부의 확대단면도;
도 18은 도 17에 도시된 기판 홀더의 메인부의 확대단면도;
도 19는 도 17에 도시된 기판 홀더의 메인부의 확대단면도;
도 20은 기판 표면과 애노드 사이에 공급되는 도금 전류의 일례에 있어서 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프;
도 21은 반전 전해 처리가 도금 처리 후에 수행될 때, 그 깊이 방향에 따른 스루홀의 중앙부에 우선적으로 도금막이 성장되는 방식을 도시한 확대부분단면도;
도 22는 도금 처리 시, 도금막의 미시 표면들 상에서의 비정상적인 침착에 의해 미세 불규칙부들이 생성되는 방식을 개략적으로 도시한 확대부분단면도;
도 23은 기판 표면과 애노드 사이에 공급되는 도금 전류의 또다른 예시에 있어서, 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프;
도 24a 및 도 24b는 최종적으로 보이드들이 도금막에 형성될 때까지, 스루홀 내에 매입된 도금막이 도금액 내부로 과도하게 용해되는 방식을 개략적으로 도시한 확대부분단면도;
도 25는 기판 표면과 애노드 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프;
도 26은 기판 표면과 애노드 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프;
도 27은 기판 표면과 애노드 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프;
도 28은 기판 표면과 애노드 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프;
도 29는 기판 표면과 애노드 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프;
도 30은 기판 표면과 애노드 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프;
도 31은 기판 표면과 애노드 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프; 및
도 32는 기판 표면과 애노드 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 도시한 그래프이다.
이하, 본 발명의 바람직한 실시예들을 도면들을 참조하여 설명하기로 한다. 도 2는 본 발명에 따른 전기도금방법을 실시하는데 사용되는 전기도금장치(50)를 개략적으로 도시한 종단정면도이다. 도 2에 도시된 바와 같이, 상기 전기도금장치(50)는, 도금액(Q)을 그 내부에 유지하는 도금조(51), 및 상기 도금액(Q) 내에 상하로 현수되고 반도체 웨이퍼 등과 같은 기판(W)을 유지하는 기판 홀더(10)를 포함한다. 상기 기판 홀더(10)가 그 안에 침지된 도금액(Q)은, 도 2에 도시된 바와 같이, 상기 도금조(51)의 상단부에서 표면 레벨 L을 가진다. 상기 기판 홀더(10)에 의해 유지된 기판(W)의 각각의 대향하는 표면들, 즉 앞면과 뒷면에 대하여 대향하고 있는 상기 도금조(51)에, 각각의 애노드 홀더(58)들 상에 지지된 2개의 불용성 애노드(52)들이 배치된다. 도 3에 도시된 바와 같이, 상기 기판 홀더(10)는 원형 구멍(11a)이 그 내부에 형성된 제1홀딩부재(11) 및 원형 구멍(12a)이 그 내부에 형성된 제2홀딩부재(12)를 포함한다. 상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)는 그 사이에 기판(W)을 유지시키는 역할을 한다. 상기 불용성 애노드(52)들은 상기 제1 및 제2홀딩부재(11, 12) 내의 원형 구멍(11a, 12a)들에 대한 크기가 실질적으로 동일하고 형상이 원형이다.
상기 기판 홀더(10)와 상기 도금조(51) 내의 각각의 불용성 애노드(52)들 사이에는 절연재로 이루어지는 2개의 조절판(60)이 배치되어 있다. 상기 조절판(60)들은, 상기 제1 및 제2홀딩부재(11, 12) 내의 원형 구멍(11a, 12a)에 대하여 형상이 유사한 각각의 원형 구멍들이 그 내부에 형성되어 있다. 상기 불용성 애노드(52)들은, 전류가 공급되는 방향 및 전류의 값을 변경할 수 있는 각 도금 전원(53)들의 각각의 단자(terminal)들로부터 연장되는 각각의 도선(61a)들에 전기적으로 접속된다. 상기 도금 전원(53)은 상기 기판 홀더(10)의 단자판(27. 28)(도 3 참조)들에 각각 접속되는 각각의 도선(6lb)에 전기적으로 접속되는 다른 단자들을 구비한다. 상기 도금 전원(53)은 또한 상기 도금 전원(53)들을 개별적으로 제어하는 제어부(59)에 전기적으로 접속되어 있다.
상기 도금조(51) 내의 각각의 조절판(60)들과 상기 기판 홀더(10)에 의해 유지된 기판(W) 사이에는 2개의 교반 패들(stirring paddle; 62)들이 배치된다. 상기 교반 패들(62)들은 상기 도금액(Q)을 교반하기 위하여 상기 기판 홀더(10)에 의해 유지된 기판(W)에 평행하게 전후로 이동가능하다. 상기 전기도금장치(50)는 또한 상기 도금조(51)로부터 넘쳐 흐르는 도금액(Q)을 유지하기 위한 도금조(51) 주위에 배치된 외측조(57)를 포함한다. 상기 도금조(51)로부터 상기 외측조(57) 안으로 넘쳐 흐른 도금액(Q)은, 도금액순환펌프(54)에 의해 항온 유닛(55) 및 필터(56)를 통해서 그 저부로부터 상기 도금조(51) 안으로 다시 순환된다.
도 3은 기판 홀더(10)의 정면도이다. 도 4는 상기 기판 홀더(10)의 평면도이다. 도 5는 상기 기판 홀더(10)의 저면도이다. 도 6은 도 3의 K - K 선을 따라 취한 단면도이다. 도 7은 도 6의 화살표 A를 따라 본 기판 홀더(10)의 도면이다. 도 8은 도 6의 화살표 B를 따라 본 기판 홀더(10)의 도면이다. 도 9는 도 6의 화살표 C를 따라 본 기판 홀더(10)의 도면이다. 도 10은 도 7의 D - D 선을 따라 취한 단면도이다. 도 11은 도 7의 E - E 선을 따라 취한 단면도이다. 도 12는 도 3의 F - F 선을 따라 취한 단면도이다. 도 13은 도 7의 G - G 선을 따라 취한 단면도이다. 도 14는 도 8의 H - H 선을 따라 취한 단면도이다.
도 3에 도시된 바와 같이, 상기 기판 홀더(10)의 각각의 판 형상의 제1홀딩부재(11) 및 제2홀딩부재(12)는 힌지기구(13)에 의해 서로 피봇가능하게 결합된 각각의 하단부들을 구비한다. 상기 힌지기구(13)는, 상기 제2홀딩부재(12)에 고정되는 합성 수지, 예컨대 HTPVC의 2개의 후크(hook; 13-1)들을 구비한다. 상기 후크(13-1)들은 스테인리스 강, 예컨대 SUS(303)로 이루어진 후크핀(hook pin; 13-2)에 의하여 상기 제1홀딩부재(11)의 하단부 상에 각을 이루면서 이동가능하게 지지된다. 상기 제1홀딩부재(11)는 합성 수지, 예컨대 HTPVC로 이루어지고, 실질적으로 5각형이다. 상기 원형 구멍(11a)은 도 7에 도시된 바와 같이 상기 제1홀딩부재(11)에 중심방향으로 형성된다. 도 3에 도시된 바와 같이, 합성 수지, 예컨대 HTPVC로 이루어진 T-형상 행어(hanger; 14)에는 상기 제1홀딩부재(11)의 상단부가 일체형으로 형성된다. 상기 제2홀딩부재(12)는 합성 수지, 예컨대 HTPVC로 이루어지고, 실질적으로 5각형이다. 상기 원형 구멍(12a)은 상기 제2홀딩부재(12)에 중심방향으로 형성된다.
상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)가 상기 힌지기구(13)를 중심으로 서로 포개진 관계(superposed relation)로 터닝되는 경우, 즉 상기 기판 홀더(10)가 폐쇄되는 경우, 상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)는 좌우 클램프(15, 16)들에 의해 함께 유지된다. 합성 수지, 예컨대 HTPVC로 각각 이루어진 상기 좌우 클램프(15, 16)는, 하나 위에 다른 것이 포개어지는 제1홀딩부재(11) 및 제2홀딩부재(12)의 측면 가장자리 에지(side marginal edge)들을 그 내부에 수용하기 위한 각각의 홈(15a, 16a)을 구비한다. 상기 좌우 클램프(15, 16)들은 각각의 핀(17, 18)들에 의해 상기 제1홀딩부재(11)의 반대측의 하단부들 상에 각을 이루면서 이동가능하게 지지된 하단부들을 구비한다.
도 7에 도시된 바와 같이, 상기 제2홀딩부재(12)를 향하는 상기 제1홀딩부재(11)의 한 표면 상에 시일링(seal ring; 19)이 장착되어 있고, 상기 구멍(11a) 주위에서 연장되어 있다. 도 9에 도시된 바와 같이, 상기 제1홀딩부재(11)를 향하는 상기 제2홀딩부재(12)의 한 표면 상에 시일링(20)이 장착되어 있고, 상기 구멍(12a) 주위에서 연장되어 있다. 상기 시일링(19, 20)들은 러버, 예컨대 실리콘 러버로 이루어진다. 상기 제1홀딩부재(11)를 향하는 상기 제2홀딩부재(12)의 표면 상에 O-링(29)이 장착되고, 상기 시일링(20) 주위에서 연장된다.
각각 단면이 직사각형인 시일링(19, 20)들은 그 내주 에지들을 따라 연장되고 그로부터 안쪽으로 반경방향으로 돌출되어 있는 각각의 돌기부(ridge; 19a, 20a)들을 구비한다. 상기 제1홀딩부재(11) 및 제2홀딩부재(12)가 그 사이에 기판(W)을 개재시켜 서로 포개지는 경우, 상기 돌기부(19a, 20a)는 상기 기판(W)의 각각의 표면들을 가압하여 그와 근접하여 유지됨으로써, 상기 구멍(11a, 12a)의 바깥쪽으로 반경방향으로 위치하는 상기 돌기부(19a, 20a)들과 상기 O-링(29) 사이에 상기 도금액(Q)이 없는 수밀 공간(watertight space)을 형성하게 된다. 도 7 및 도 10에 도시된 바와 같이, 상기 구멍(11a)의 바깥쪽으로 반경방향으로 상기 제2홀딩부재(12)를 향하는 상기 제1홀딩부재(11)의 표면 상에는, 상기 기판(W)을 포지셔닝하기 위한 8개의 기판가이드핀(21)들이 장착되어 있고, 상기 시일링(19)을 통해 돌출된다.
도 7, 도 11 및 도 12에 도시된 바와 같이, 상기 구멍(11a) 주위에 상기 제2홀딩부재(12)를 향하는 상기 제1홀딩부재(11)의 표면 상에 6개의 도전판(conductive plate; 22)들이 장착되어 있다. 도 11에 도시된 바와 같이, 상기 6개의 도전판(22)들 중 3개는, 도전핀(23)들을 통해 상기 기판(W)의 표면들 중 하나, 예컨대 앞면 상에서 상기 시드층(104)(도 1a 내지 도 1d 참조)과 전기 접촉되어 유지된다. 도 12에 도시된 바와 같이, 나머지 3개의 도전판(22)들은, 도전핀(23)들을 통해 상기 기판(W)의 다른 표면, 예컨대 뒷면 상에서 상기 시드층(104)과 전기 접촉되어 유지된다.
상기 기판(W)의 표면들 중 하나, 예컨대 앞면 상에서 상기 시드층(104)과 전기 접촉되어 유지되는 3개의 도전판(22)들은, 와이어슬롯(wire slot; 25)(도 13 참조)을 통해 연장되는 절연피복선(insulative covered wire; 26)들을 통해 상기 행어(14)의 단자판(27) 상에 제공된 각각의 전극단자(27a, 27b, 27c)(도 4 참조)에 전기적으로 접속된다. 상기 기판(W)의 다른 표면, 예컨대 뒷면 상에서 상기 시드층(104)과 전기 접촉되어 유지되는 나머지 다른 3개의 도전판(22)들은, 와이어슬롯(25)(도 13 참조)을 통해 연장되는 절연피복선(26)들을 통해 상기 행어(14)의 나머지 다른 단자판(28) 상에 제공된 각각의 전극단자(28a, 28b, 28c)(도 4 참조)에 전기적으로 접속된다. 도 7 및 도 13에 도시된 바와 같이, 상기 절연피복선(26)들은 합성 수지, 예컨대 PVC로 이루어진 와이어홀더(wire holder; 30)들에 의해 제 위치에 유지된다.
상기 기판 홀더(10)는 하기와 같이 동작한다; 상기 제1홀딩부재(11) 및 제2홀딩부재(12)가 서로 이격되어 상기 힌지기구(13)를 중심으로 터닝되는 경우, 즉 상기 기판 홀더(10)가 개방되는 경우, 상기 기판(W)이 상기 8개의 기판가이드핀(21)들에 의해 포위되는 상기 제1홀딩부재(11) 상의 한 영역에 배치된다. 상기 기판(W)이 이제 상기 제1홀딩부재(11) 상의 자리에 위치한다. 상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)는 서로를 향해 상기 힌지기구(13)를 중심으로 터닝된다. 즉, 상기 기판 홀더(10)가 폐쇄된다. 그리고, 상기 좌우 클램프(15, 16)들은, 상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)의 측면 가장자리 에지들이 상기 좌우 클램프(15, 16)들의 각각의 홈(15a, 16a)들에 삽입될 때까지 상기 핀(17, 18)들에 대하여 각을 이루면서 이동된다. 상기 제1홀딩부재(11) 상의 자리에 위치하는 기판(W)은 이제 상기 제1홀딩부재(11)와 상기 제2홀딩부재(12) 사이에 유지된다.
상기 시일링(19, 20)들의 돌기부(19a, 20a)들과 O-링(29)은 그 사이에 상기 도금액(Q)이 없는 수밀 공간을 접합 형성한다. 이 때, 상기 돌기부(19a, 20a)들의 바깥쪽으로 반경방향으로 위치하는 기판(W)의 외주 에지 영역은 상기 수밀 공간에 위치하고, 상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)의 구멍(11a, 12a)들과 동연(coextensive)되는 상기 기판(W)의 반대 표면들의 표면적들이 상기 구멍(11a, 12a)에 대하여 노출된다. 상기 기판(W)의 표면들 중 하나 상에서 상기 시드층(104)과 전기 접촉되어 유지되는 6개의 도전판(22)들 중 3개가 상기 행어(14)의 단자판(27) 상에 제공된 상기 전극단자(27a, 27b, 27c)에 전기적으로 접속되고, 상기 기판(W)의 다른 표면들 상에서 상기 시드층(104)과 전기 접촉되어 유지되는 나머지 다른 3개의 도전판(22)들은 상기 행어(14)의 단자판(28) 상에 제공된 상기 전극단자(28a, 28b, 28c)에 전기적으로 접속된다.
도 15는 도 2에 도시된 전기도금장치의 상기 불용성 애노드(52)를 그 내부에 유지하고 있는 상기 애노드 홀더(58)의 정면도이고, 도 16은 도 15의 단면도이다. 상기 실시예에 있어서, 상기 도금액의 첨가제(들)에 의해 애노드들이 용해되는 것을 방지하기 위해서는, 예컨대 이리듐 산화물이 코팅된 티탄의 애노드 본체를 각각 포함하여 이루어지는 상기 불용성 애노드(52)들이 사용된다.
도 15 및 도 16에 도시된 바와 같이, 각각의 애노드 홀더(58)들은, 중앙구멍(70a)을 그 내부에 형성된 홀더 본체(70), 상기 홀더 본체(70)의 이면측에 배치되어 상기 중앙구멍(70a)을 폐쇄하는 폐쇄판(72), 상기 홀더 본체(70)의 중앙구멍(70a) 내부에 배치되어 그 표면 상에 상기 불용성 애노드(52)를 유지함으로써, 상기 불용성 애노드(52)를 상기 중앙구멍(70a) 안에 위치시키는 원형 지지판(74), 및 상기 중앙구멍(70a)에 대하여 포위하는 관계로 상기 홀더 본체(70)의 앞면 상에 배치된 환형 애노드 마스크(76)를 포함한다. 상기 지지판(74)은, 상기 도금 전원(53)으로부터 연장되는 도선(61a)에 전기적으로 접속되는 도전판(78)을 그 내부에 하우징하는 통로(74a)가 그 내부에 형성되어 있다. 상기 도전판(78)은, 상기 도전판(78)이 상기 불용성 애노드(52)에 전기적으로 접속되는 상기 지지판(74)의 중앙 영역으로 연장된다.
상기 홀더 본체(70)의 중앙구멍(70a) 안에 위치하는 상기 불용성 애노드(58)의 표면에 대하여 커버링 관계로 중성막(neutral membrane) 형태의 격막(separating membrane; 80)이 배치된다. 상기 격막(80)은, 상기 홀더 본체(70) 및 상기 애노드 마스크(76)에 의해 제 자리에 그립핑된 그 주변 에지를 가지며, 상기 홀더 본체(70)에 체결된다. 상기 애노드 마스크(76)는, 나사(82)에 의해 상기 홀더 본체(70)에 체결되어 있고, 상기 폐쇄판(72) 또한 나사들에 의해 상기 홀더 본체(70)에 체결되어 있다.
상기 애노드 홀더(58)가 상기 도금액에 침지되면, 상기 도금액(Q)은 상기 홀더 본체(70)의 중앙구멍(70a) 내부의 상기 불용성 애노드(52)와 상기 지지판(74) 간의 간극에 들어간다.
상기 불용성 애노드(52) 및 상기 격막(80)은 하기 이유들로 사용된다: 상기 도금액(Q)에 첨가될 첨가제는 1가 구리의 형성을 촉진하기 위한 성분을 포함하는데, 이는 다른 첨가제들의 산화 분해를 유도하기 때문에 다른 첨가제들의 기능을 손상시킨다. 그 결과, 가용성 애노드들이 사용될 수 없게 된다. 불용성 애노드들이 사용되는 경우, 상기 불용성 애노드들은 그 근방에 산소 가스를 발생시키고, 상기 생성된 산소 가스의 일부는 상기 도금액(Q) 안으로 용해되어, 용존 산소의 농도를 증가시킨다. 증가된 용존 산소의 농도는 상기 첨가제들의 산화 분해를 유발하는 경향이 있다. 그러므로, 상기 불용성 애노드(52)의 근방에 있어서 산화 분해를 겪는 경우에도 상기 기판(W) 부근의 첨가제들의 성분들이 악영향을 미치는 것을 방지하기 위하여, 중성막 형태의 상기 격막(80)이 상기 불용성 애노드(52)의 표면에 대하여 커버링 관계로 배치되는 것이 바람직하다.
또한, 용존 산소의 농도가 상기 불용성 애노드(52)측에서 지나치게 상승하는 것을 방지하기 위하여, 예를 들면 도시되지 않은 폭기관(aeration tube)을 통해 공급되는 공기 또는 질소로 상기 불용성 애노드(52)의 근방에서 상기 도금액(Q)을 버블링(bubble) 또는 에어레이션(aerate)하는 것이 바람직하다.
상기 애노드 홀더(58)에 의해 유지된 상기 불용성 애노드(52)의 표면은 상기 격막(80)으로 커버되고, 상기 격막(80)이 상기 기판 홀더(10)에 의해 유지되어 상기 도금조(51) 안에 배치되는 상기 기판(W)을 대면하도록 상기 불용성 애노드(52)가 배치되므로, 상기 도금액(Q)이 버블링되거나 에어레이션될 때에 상기 불용성 애노드(52)의 근방에서 산소 가스가 발생되어 상기 도금액 안으로 용해되는 것을 방지함으로써, 상기 도금액(Q) 중의 용존 산소의 농도가 상승되는 것을 방지할 수 있게 된다.
이렇게 구성된 전기도금장치(50)는 하기와 같이 동작한다: 그 앞면과 뒷면들이 노출되는 기판(W)을 유지하고 있는 기판 홀더(10)는, 상기 기판(W)의 표면들 중 하나, 예컨대 그 앞면이 상기 불용성 애노드(52)들 중 하나를 대향하고, 상기 기판(W)의 다른 표면, 예컨대 그 뒷면이 나머지 다른 불용성 애노드(52)를 대향하도록 상기 도금조(51) 내의 도금액(Q)에 배치되어 있다. 상기 기판(W)의 앞면과 상기 기판(W)의 앞면에 대향하는 상기 불용성 애노드(52) 사이에, 그리고 상기 기판(W)의 뒷면과 상기 기판(W)의 뒷면에 대향하는 불용성 애노드(52) 사이에서 각각 상기 제어부(59)에 의해 제어되는 도금 전류들을 상기 도금 전원(53)들이 공급되어, 상기 기판(W)의 앞면과 뒷면을 동시에 도금하게 된다. 필요에 따라, 상기 기판(W)의 앞면과 뒷면이 도금되는 경우, 상기 교반 패들(62)들이 상기 기판(W)과 평행하게 전후로 이동되어, 상기 도금액(Q)을 교반시키게 된다. 이러한 방식으로, 도 1a 내지 도 1d에 도시된 바와 같이, 상기 기판(W)에 형성된 스루홀(100a) 안에 도금막(106)이 성장된다.
도 17 내지 도 19는 각각 상이한 단면 평면들에서 취한 또다른 기판 홀더의 확대단면도들을 보여준다. 도 17 내지 도 19에 도시된 기판 홀더는 하기와 같이 상술된 기판 홀더와 상이하다: 도 17에 도시된 바와 같이, 상기 기판 홀더는, 도 11 및 도 12에 도시된 도전핀(22, 23)들 대신에, 상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)에 체결된 각각의 기단부(proximal end)들을 구비한 탄성 도전판(90, 92)들을 포함한다. 상기 기판(W)이 상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)에 의해 유지되는 경우, 상기 탄성 도전판(90, 92)의 자유원단부(distal free end)들은 상기 기판(W)의 앞면과 뒷면 상에서 상기 시드층(104)들(도 1a 내지 도 1d 참조)과 전기 접촉하여 상기 기판(W)의 앞면과 뒷면 각각에 대하여 탄성적으로 유지된다.
도 18 및 도 19에 도시된 바와 같이, 상기 기판 홀더는 또한 상기 시일링(19, 20)들을 각각 유지하기 위한 시일링 홀더(94, 96)들을 포함한다. 상기 시일링 홀더(94, 96)들은 상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)에 각각 체결된다. 상기 시일링 홀더(94, 96)들은, 도 7 및 도 10에 도시된 상기 기판가이드핀(21)들 대신에, 상기 기판(W)을 포지셔닝하기 위한 교대 가이드 티스(alternate guide teeth; 97, 98)의 각각의 어레이들을 구비한다. 상기 가이드 티스(97, 98)는 상기 시일링 홀더(94, 96)들의 원주 방향을 따르는 각각의 위치들에 배치된다. 상기 가이드 티스(97, 98)는 그 자유단부들 부근의 그 내주면들 상에 각각의 테이퍼면(tapered surface; 97a, 98a)들을 가진다. 상기 기판(W)이 상기 제1홀딩부재(11) 및 상기 제2홀딩부재(12)에 의해 유지되는 경우, 상기 기판(W)의 외주 에지는 상기 테이퍼면(97a, 98a)들과 접촉하여 유지되고 상기 기판(W)을 위치시키도록 가이드 된다.
도 20은 상기 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 상기 불용성 애노드(52) 사이에 공급되는 도금 전류의 일례에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 상기 기판(W)의 뒷면과 상기 기판(W)의 뒷면과 대향하는 불용성 애노드(52) 사이에 공급되는 도금 전류는, 상기 기판(W)의 앞면과 상기 기판(W)의 앞면에 대향하는 불용성 애노드(52) 사이에 공급되는 도금 전류와 동기되어 유지된다. 하지만, 이들 도금 전류들이 서로 동기화될 필요는 없으므로, 상기 도금 전류들이 서로 동기화될 지의 여부에 의해 본 발명이 제한되어서는 아니된다. 상기 기판(W)의 앞면과 그것에 대향하는 관계로 배치된 불용성 애노드(52) 사이에 공급되는 도금 전류에 있어서는 도 20을 참조하여 상기 캐소드 전류 밀도와 시간 간의 관계를 설명하기로 한다.
도 20에 도시된 예시에 있어서, 상기 기판(W)의 표면과 상기 불용성 애노드(52) 사이에 펄스 전류가 공급되어 상기 기판(W)의 표면을 소정의 시간 동안 도금을 행하는 도금 처리 A와, 상기 기판(W)의 표면과 상기 불용성 애노드(52) 사이에 상기 도금 처리 A 시에 공급되는 전류에 반대되는 방향으로 전류가 공급되는 반전 전해 처리 B가 번갈아 반복된다. 상기 도금 처리 A가 실시되는 소정의 시간은, 예를 들면 50 내지 100 ms의 범위 내에 있고, 상기 반전 전해 처리 B가 실시되는 소정의 시간은, 예를 들면 0.1 내지 10 ms, 또는 바람직하게는 0.5 내지 1 ms의 범위 내에 있다.
도 20의 가상선들로 표시된 바와 같이, 예컨대 상기 반전 전해 처리 B 이후 그리고 상기 도금 처리 A 이전에, 상기 기판(W)의 표면과 상기 불용성 애노드(52) 사이에 전류가 공급되지 않는, 예를 들면 0.05 ms의 휴지 기간(quiescent period) C가 삽입될 수도 있다. 상기 휴지 기간 C는 상기 스루홀 내부에 상기 도금막을 효율적으로 충전하기 위하여 상기 스루홀 내에서 상기 도금액(Q) 내의 금속 이온 분포를 균일화할 수 있다. 후술하는 다른 예시들 각각에 있어서 그 장점들을 위하여 상기 휴지 기간 C가 삽입될 수도 있다.
도 20에 도시된 예시에 있어서는, 예컨대 1 내지 3 ASD(A/dm2)의 범위에서 포지티브 캐소드 전류 밀도 D1을 가지고, 상기 도금 전류가 순방향, 즉 도금 방향으로 펄스 피치 P1로 흐르는 정상 전해 사이클들과, 예컨대 -0.05 내지 -4 ASD의 범위에서 네거티브 캐소드 전류 밀도 D2를 가지고, 상기 도금 전류가 펄스 피치 P2로 역방향으로 흐르는 반전 전해 사이클들을 번갈아 반복하여 나타나는 PR 펄스 전류를 이용하여 도금 처리 A가 실시된다. 상기 PR 펄스 전류의 반전 전해 사이클들에서의 펄스 피치 P2는 예를 들면 0.5 ms 이다. 상기 반전 전해 처리 B는, 예컨대 -30 내지 -40 ASD의 범위에서 네거티브 캐소드 전류 밀도 D3을 가지고, 0.1 내지 10 ms, 바람직하게는 0.5 내지 1 ms의 범위에서 펄스 피치 P3으로 단일 펄스를 가지고 실시된다.
예컨대, -30 내지 -40 ASD의 범위에서 네거티브 캐소드 전류 밀도 D3을 갖는 반전 전해 처리 B가 상기 도금 처리 A 이후에 실시되므로, 도 21의 가상선들로 표시된 바와 같이, 상기 스루홀(100a)의 코너들에 침착되기 쉬운 도금막(106a)이 상기 도금액(Q) 안으로 용해되어, 도 21의 실선으로 표시된 바와 같이, 그 깊이 방향에 따른 상기 스루홀(100a)의 중앙부에 우선적으로 상기 도금막(106)을 성장시키게 된다.
도 22에 개략적으로 도시된 바와 같이, 상기 도금 처리에 있어서는, 상기 도금막(106)의 미시 표면들 상에서의 비정상적인 침착에 의해 미세 불규칙부(106b)들이 생성되기 쉽다. 하지만, 상기 미세 불규칙부(106b)들은, 도 20에 도시된 예시에 따라, 예컨대 -0.05 내지 -4 ASD의 범위에서 네거티브 캐소드 전류 밀도 D2를 가지고 반전 전해 사이클들에 의해 생성되는 것이 방지된다. 그렇지 않으면, 비정상적인 침착으로 인한 미세 불규칙부(106b)들이 서로 접합되어, 상기 도금막 내에 미세 보이드들을 형성하게 된다.
도 23은 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 불용성 애노드(52) 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 도 23에 도시된 예시는, 순방향으로 상기 도금 전류가 인가되는 정상 전해 사이클 전후로, 예를 들면 0.1 내지 10 ms, 바람직하게는 0.5 내지 1.0 ms의 범위에서 펄스 피치 P4로 2개의 펄스들을 각각 인가함으로써 반전 전해 처리 B1이 실시된다는 점에서 도 20에 도시된 예시와 상이하다.
도 20에 도시된 바와 같이, -30 내지 -40 ASD의 범위에서 네거티브 캐소드 전류 밀도 D3을 갖는 반전 전해 처리 B는, 0.1 내지 10 ms의 범위에서 펄스 피치 P3으로 단일 펄스를 가지고 실시된다. 상기 펄스 피치 P3이 1 ms 보다 큰 경우, 도 24a에 개략적으로 도시된 바와 같이, 상기 도금막(106)은 상기 도금액 안으로 과도하게 용해되어, 과도하게 용해된 영역(112)들을 형성하게 된다. 도 24b에 도시된 바와 같이, 상기 과도하게 용해된 영역(112)들은 상기 스루홀(110a)에 매입된 도금막(106) 내에서 캣-아이 보이드(cat-eyed void; 114)들을 생성하기 쉬운 폐쇄된 그 개방단부들을 구비한다. 그러므로, 상기 펄스 피치 P3은 0.1 내지 1.0 ms의 범위에 있어야 하는 것이 바람직하고, 보다 바람직하게는 0.5 내지 1.0 ms의 범위에 있어야 한다.
하지만, 상기 기판(W)에 형성된 스루홀의 종횡비에 따라, 1.0 ms 보다 짧은 펄스 피치를 갖는 단일 펄스를 이용하는 반전 전해 처리에 따라 그 깊이 방향을 따른 상기 스루홀의 중앙부에 우선적으로 도금막을 이상적으로 매입하기 위한 이상적인 매입 처리를 수행하지 못할 수도 있다. 도 23에 도시된 바와 같이, 각각 1.0 ms 보다 짧은 펄스 피치 P4로 2개의 펄스들을 인가하여 실시되는 반전 전해 처리 B1은, 이러한 스루홀 내부에 도금막을 이상적으로 충전할 수 있게 한다.
도 25는 상기 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 불용성 애노드(52) 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 도 25에 도시된 예시는 3가지 상이한 도금 처리들, 즉 상기 스루홀(100a) 내의 도금막(106)이 도 1a 내지 도 1c에 도시된 바와 같이, 상기 스루홀(100a)의 깊이 방향을 따른 그 중앙부에서 실질적으로 접합될 때까지 제1영역에서의 도금 처리(제1도금처리) A1, 도 1c 및 도 1d에 도시된 바와 같이, 상기 스루홀(100a) 내의 상기 오목부(108)에 상기 도금막(106)을 소정의 두께로 매입하기 위한 제2영역에서의 도금 처리(제2도금처리) A2, 및 도 1d에 도시된 스테이지 이후 핀치-오프(pinch-off)의 위험성이 줄어든 제3영역에서의 도금 처리(제3도금처리) A3을 포함한다.
도 25에서, 상기 제1도금처리 A1, 상기 제2도금처리 A2 및 상기 제3도금처리 A3은 상기 반전 전해 처리 B(도 20 참조) 전후로 각각 1회 실시되고 있는 것이 도시되어 있다. 하지만, 상기 제1도금처리 A1, 상기 제2도금처리 A2 및 상기 제3도금처리 A3 각각은 실제로 상기 반전 전해 처리 B 전후로 다수회 실시된다. 이는 또한 후술하는 기타 예시들에 각각 적용된다.
도 25에 도시된 예시에 있어서, 상기 제1도금처리 A1, 상기 제2도금처리 A2 및 상기 제3도금처리 A3은 각각 순방향, 즉 도금 방향으로 흐르는 도금 전류의 공급과 정지를 번갈아 반복하여 나타나는 온/오프 펄스 전류로 실시되고, 예컨대 1 내지 3 ASD의 범위에서 포지티브 캐소드 전류 밀도 D1을 가진다. 상기 제1도금처리 A1에서의 온/오프 펄스 전류는 상기 제2도금처리 A2에서의 온/오프 펄스 전류의 펄스 피치 P6 보다 짧은 펄스 피치 P5를 가지고(P5 < P6), 상기 제2도금처리 A2에서의 온/오프 펄스 전류의 펄스 피치 P6은 상기 제3도금처리 A3에서의 온/오프 펄스 전류의 펄스 피치 P7 보다 짧다(P6 < P7). 상기 제1, 제2 및 제3도금처리 A1, A2, A3에서의 온/오프 펄스 전류들은 서로 같은 각각의 온/오프 펄스 전류들의 각각의 다운타임 피치들 P8, P9, P10을 가진다(P8 = P9 = P10). 평균적인 캐소드 전류 밀도가 계단식으로(stepwise) 증가할 수 있고, 또는 평균적인 캐소드 전류 밀도가 점진적으로 선형으로 증가할 수도 있다.
상기 온/오프 펄스 전류들은 전(全) 도금 처리에 있어서 도금 전류를 공급하지 않는 비도금 시간들을 제공하므로, 상기 스루홀 내에서 상기 도금액 내의 금속 이온 농도가 상기 비도금 시간들에서 복원되어, 보이드 등과 같은 결함들이 상기 도금막에 형성되는 것을 방지하게 된다. 상기 스루홀에 상기 도금 처리 시 상기 도금막이 점진적으로 충전됨에 따라, 상기 스루홀의 실질적인 종횡비가 변경된다. 상기 스루홀의 실질적인 종횡비가 변경되면, 상기 도금 처리 시 평균적인 캐소드 전류 밀도를 증가시켜 상기 스루홀의 변화하고 있는 실질적인 종횡비를 정합시키는 방식으로 상기 도금막을 상기 스루홀 내부에 효율적으로 충전시킬 수 있게 된다. 결과적으로는, 상기 기판을 도금하는데 필요한 시간이 추가로 단축될 수 있게 된다.
상기 도금 처리가 진행됨에 따라 상기 도금 전류 밀도를 단계적으로 증가시키는 것은 일반적으로 잘 알려져 있다. 하지만, 낮은 도금 전류 밀도로부터 높은 도금 전류 밀도로 도금 전류 밀도들의 전범위에 걸쳐 1가 구리의 생성을 억제하는 것은 어렵다. 이러한 예시에 따르면, 캐소드 전류 밀도가 일정한 피크값을 가져 1가 구리의 생성을 억제하게 되므로, 상기 도금액이 열화되는 것을 방지할 수 있게 된다.
도 26은 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 불용성 애노드(52) 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 도 26에 도시된 예시는, 예컨대 0.1 내지 10 ms, 바람직하게는 0.5 내지 1 ms의 범위에서 펄스 피치 P3으로 단일 펄스를 가지는 도 25에 도시된 반전 전해 처리 B 대신에, 도 23에 도시된 반전 전해 처리 B1이 예를 들면 0.1 내지 10 ms, 바람직하게는 0.5 내지 1.0 ms의 범위에서 펄스 피치 P4로 2개의 펄스들을 각각 인가하여 실시된다는 점에서 도 25에 도시된 예시와 상이하다.
도 27은 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 불용성 애노드(52) 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 도 27에 도시된 예시는, 상기 제1, 제2 및 제3도금처리 A1, A2, A3이 서로 동일한 각각의 처리 시간을 가지고, 상기 제1도금처리 A1에서의 온/오프 펄스 전류는 상기 제2도금처리 A2에서의 온/오프 펄스 전류의 펄스 피치 P6 보다 짧은 펄스 피치 P5를 가지며(P5 < P6), 상기 제2도금처리 A2에서의 온/오프 펄스 전류의 펄스 피치 P6은 상기 제3도금처리 A3에서의 온/오프 펄스 전류의 펄스 피치 P7 보다 짧고(P6 < P7), 상기 제1도금처리 A1에서의 온/오프 펄스 전류의 다운타임 피치 P8은 상기 제2도금처리 A2에서의 온/오프 펄스 전류의 다운타임 피치 P9 보다 길며(P8 > P9), 상기 제2도금처리 A2에서의 온/오프 펄스 전류의 다운타임 피치 P9는 상기 제3도금처리 A3에서의 온/오프 펄스 전류의 다운타임 피치 P10 보다 길다(P9 > P10)라는 점에서 도 25에 도시된 예시와 상이하다. 그러므로, 상기 평균적인 캐소드 전류 밀도가 단계적으로 증가하게 된다.
도 28은 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 불용성 애노드(52) 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 도 28에 도시된 예시는, 예컨대 1 내지 3 ASD의 범위에서 포지티브 캐소드 전류 밀도 D1을 가지는 순방향, 즉 도금 방향으로 흐르는 도금 전류의 공급과 정지를 반복하여 온/오프 펄스 전류를 공급하기 위한 도 25에 도시된 예시의 전원 대신에, 예컨대 1 내지 3 ASD의 범위에 있는 포지티브 캐소드 전류 밀도 D1을 갖는 제1도금전류, 및 예컨대 0.1 내지 0.5 ASD의 범위에 있는 포지티브 캐소드 전류 밀도 D4를 갖는 제2도금전류를 공급하기 위한 복합 펄스 전원을 사용하는 점에서 상이하다.
상기 복합 펄스 전원이 사용되어 예컨대 상기 도금 전류를 공급하는 것을 정지하기 보다는 오히려 0.1 내지 0.5 ASD의 범위에서 미약한 전류를 계속해서 공급하게 되므로, 상기 도금막이 상기 도금 처리 시에 계속해서 성장된다. 그러므로, 상기 도금막이 상기 도금 처리 시에 상기 도금액 내에 용해되는 것이 방지되게 된다.
도 29는 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 불용성 애노드(52) 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 상기 도 29에 도시된 예시는, 예컨대 1 내지 3 ASD의 범위에서 포지티브 캐소드 전류 밀도 D1을 갖는 정상 전해 사이클들, 및 예컨대 -0.05 내지 -4 ASD의 범위에서 네거티브 캐소드 전류 밀도 D2를 갖는 반전 전해 사이클들을 반복하여 PR 펄스 전류가 공급된다는 점에서 예컨대 1 내지 3 ASD의 범위에서 포지티브 캐소드 전류 밀도를 갖는 도금 전류의 공급과 정지를 반복하여 공급된 온/오프 펄스 전류를 공급하는 도 25에 도시된 예시와 상이하다.
도 30은 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 불용성 애노드(52) 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 도 30에 도시된 예시는, 예컨대 1 내지 3 ASD의 범위에서 포지티브 캐소드 전류 밀도 D1을 갖는 DC 도금 전류를 공급하여, 제1, 제2 및 제3도금처리 A1, A2, A3을 연달아 실시한다는 점에서 도 25에 도시된 예시와 상이하되, 상기 제1, 제2 및 제3도금처리 A1, A2, A3은 이러한 순서로 점점 길어지는 각각의 처리 시간들을 가진다.
상기 스루홀의 종횡비, 도금 하부층(underlayer)의 구조, 도금액의 성질 등에 따라, 반전 전해 처리들 사이에 휴지 시간을 제공할 필요가 없을 수도 있다. 상기 휴지 시간이 필요하지 않은 경우에는, 도 30에 도시된 캐소드 전류 밀도와 시간 간의 관계를 달성하기 위하여, 상기 기판(W)의 표면과 상기 불용성 애노드(52) 사이에 도금 전류가 공급될 수도 있어, 상기 도금 처리를 수행하는데 필요한 시간을 단축시키고, 상기 도금막을 상기 스루홀 내부에 효율적으로 충전시킬 수 있게 된다.
도 31은 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 상기 불용성 애노드(52) 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 도 31에 도시된 예시는, 예컨대 도 1d에 도시된 바와 같이, 상기 스루홀(100a) 내의 오목부(108)에 상기 도금막(106)이 소정의 두께로 매입될 때, 핀치-오프의 위험성이 줄어들어, 에를 들면 1 내지 3 ASD의 범위에서 포지티브 캐소드 전류 밀도 D1를 갖는 DC 도금 전류를 공급하여 실시되는 도금 처리 A4가 반전 전해 처리 B에 이어진다는 점에서 도 20에 도시된 예시와 상이하다. 핀치-오프의 위험성이 줄어든 단계에서는, 도 1d에 도시된 바와 같이, 상기 기판(W)의 스루홀(100a) 내부에 상기 도금막을 매입하는 것이 거의 완료되고, 상기 기판의 표면 상에 남은 딤플(dimple)들이 최종적으로 충전되게 된다. 이 때, 반드시 상기 캐소드 전류 밀도를 이전의 펄스 피크 전류 밀도와 균등화되도록 DC 도금 전류를 공급할 필요는 없지만, 이전의 펄스 피크 전류 밀도 보다 높은 캐소드 전류 밀도를 만들도록 DC 도금 전류가 공급될 수도 있어, 상기 도금 처리를 수행하는데 필요한 시간을 단축시킬 수 있게 된다.
도 32는 기판(W)의 표면과 상기 기판(W)의 표면에 대해 대향하는 관계로 배치된 불용성 애노드(52) 사이에 공급되는 도금 전류의 또다른 예시에 있어서 캐소드 전류 밀도와 시간 간의 관계를 보여준다. 도 32에 도시된 예시는, 예컨대 1 내지 3 ASD의 범위에서 포지티브 캐소드 전류 밀도 D1을 갖는 DC 도금 전류를 공급하여 제3도금처리 A3가 수행됨으로써, 상기 도금 처리를 수행하는데 필요한 시간을 단축시킨다는 점에서 도 27에 도시된 예시와 상이하다.
지금까지 본 발명의 소정의 바람직한 실시예들을 상세히 도시 및 기술하였지만, 첨부된 청구항들의 범위에서 벗어나지 않으면서 다양한 변경 및 변형들이 가능하다는 점은 자명하다.

Claims (6)

  1. 전기도금방법으로서,
    내부에 스루홀이 형성된 기판을 도금조 내의 도금액에 침지시키는 단계;
    상기 도금조 내의 도금액에, 상기 도금액 내의 상기 기판의 앞면과 뒷면 각각에 대향하여 한 쌍의 애노드를 배치시키는 단계;
    상기 기판의 앞면과 상기 기판의 앞면에 대향하는 상기 애노드 사이에, 그리고 상기 기판의 뒷면과 상기 기판의 뒷면에 대향하는 다른 상기 애노드 사이에 각각 펄스 전류를 공급하여 상기 기판의 앞면과 뒷면 상에서, 소정의 시간 동안 각각 복수의 도금 처리(plating process)를 행하는 단계; 및
    상기 도금 처리 중 인접한 것 사이에, 상기 도금 처리에서의 상기 펄스 전류에 대향하는 방향으로의 전류를, 상기 기판의 앞면과 상기 기판의 앞면에 대향하는 상기 애노드 사이에, 그리고 상기 기판의 뒷면과 상기 기판의 뒷면에 대향하는 다른 상기 애노드 사이에 각각 공급하여 상기 기판의 앞면과 뒷면 상에서 반전 전해 처리(reverse electrolyzing process)를 행하는 단계를 포함하여 이루어지는 전기도금방법.
  2. 제1항에 있어서,
    상기 펄스 전류 각각은 순방향으로 흐르는 전류와 역방향으로 흐르는 전류를 번갈아 반복시켜 나온 PR 펄스 전류를 포함하는 전기도금방법.
  3. 제1항에 있어서,
    상기 펄스 전류 각각은 순방향으로 흐르는 도금 전류의 공급과 정지를 번갈아 반복시켜 나온 온/오프 펄스 전류를 포함하는 전기도금방법.
  4. 제1항에 있어서,
    상기 펄스 전류 각각은 전류값이 상이한 2개의 펄스 전류를 조합시켜 나온 복합 펄스 전류를 포함하는 전기도금방법.
  5. 제1항에 있어서,
    상기 반전 전해 처리와 함께 상기 도금 처리들은, 상기 기판의 도금이 진행됨에 따라, 평균 전류 밀도를 점진적으로 증가시키도록 수행되는 전기도금방법.
  6. 제1항에 있어서,
    상기 반전 전해 처리는, 펄스 전류가 순방향으로 공급되는 정상 전해 사이클(normal electrolyzing cycle) 전후로 복수 회 수행되는 전기도금방법.
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