KR20120071961A - 평판표시장치 - Google Patents

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KR20120071961A
KR20120071961A KR1020100133709A KR20100133709A KR20120071961A KR 20120071961 A KR20120071961 A KR 20120071961A KR 1020100133709 A KR1020100133709 A KR 1020100133709A KR 20100133709 A KR20100133709 A KR 20100133709A KR 20120071961 A KR20120071961 A KR 20120071961A
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태승규
문성훈
김덕회
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Abstract

본 발명은 기판 상에 형성되며, 제1게이트라인 및 데이터라인이 교차하여 정의되고 제1트랜지스터 및 제1커패시터를 포함하고, 제1화소전극으로 덮힌 제1화소영역; 상기 제1화소영역에 인접하여 형성되며, 제2게이트라인 및 상기 데이터라인이 교차하여 정의되고 제2화소전극으로 덮힌 제2화소영역; 상기 제1화소전극 및 상기 제2화소전극 사이에 위치하는 상기 제1게이트라인; 상기 제2화소영역에 포함되며, 제1투명도전층 및 제2투명도전층을 포함하는 제2커패시터; 및 상기 제2커패시터의 상기 제2투명도전층으로부터 상기 제1화소영역의 방향으로 연장 형성되어 상기 제1게이트라인과 중첩되는 투명차폐부; 를 포함하는 평판표시장치를 제공한다.

Description

평판표시장치{Flat panel display apparatus}
본 발명은 평판표시장치에 관한 것으로, 보다 상세하게는 액정표시장치에 관한 것이다.
유기 발광 표시 장치 및 액정 표시 장치 등을 포함하는 평판 표시 장치는 화소전극 및 게이트라인을 포함하며, 종래의 평판표시장치는 화소전극 아래에 게이트라인이 지나가도록 형성되어, 화소전극이 게이트라인의 전기장을 차폐 (shield electric field)하는 역할을 하였다.
그러나, 게이트라인이 광 경로 상에 배치되어 광 방출을 방해하게 되므로, 차폐영역에 대응하는 부분만큼의 개구율(aperture ratio)가 감소하는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여, 게이트라인을 화소전극과 중첩되지 않게 배치하고, 커패시터의 투명전극을 전기장 차폐에 이용함으로써, 개구율을 향상시킨 평판표시장치를 제공하는 것을 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위하여 기판 상에 형성되며, 제1게이트라인 및 데이터라인이 교차하여 정의되고 제1트랜지스터 및 제1커패시터를 포함하고, 제1화소전극으로 덮힌 제1화소영역; 상기 제1화소영역에 인접하여 형성되며, 제2게이트라인 및 상기 데이터라인이 교차하여 정의되고 제2화소전극으로 덮힌 제2화소영역; 상기 제1화소전극 및 상기 제2화소전극 사이에 위치하는 상기 제1게이트라인; 상기 제2화소영역에 포함되며, 제1투명도전층 및 제2투명도전층을 포함하는 제2커패시터; 및 상기 제2커패시터의 상기 제2투명도전층으로부터 상기 제1화소영역의 방향으로 연장 형성되어 상기 제1게이트라인과 중첩되는 투명차폐부; 를 포함하는 평판표시장치를 제공한다.
본 발명의 다른 특징에 의하면, 상기 투명차폐부는 상기 제1게이트전극의 연장 방향과 동일한 방향으로 연장 형성되어, 상기 제1게이트전극과 중첩되는 차폐부; 및 상기 차폐부와 상기 제2투명도전층을 연결시키도록 상기 제1화소영역의 방향으로 연장되는 연결부; 을 포함한다.
본 발명의 다른 특징에 의하면, 상기 제1투명도전층, 제2투명도전층 및 투명차폐부는 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함한다.
본 발명의 다른 특징에 의하면 상기 제2화소영역에 포함되며, 상기 제2화소전극과 연결되는 제2트랜지스터; 를 더 포함하며, 상기 제2트랜지스터는 상기 기판 상에 형성되고, 채널영역, 소스영역 및 드레인영역을 포함하는 반도체층; 제1절연층을 사이에 두고 상기 채널영역 상에 형성되며, 상기 제2게이트라인으로부터 돌출되어 형성된 게이트전극; 및 상기 게이트전극 상에 형성된 제2절연층 및 제3절연층을 관통하여 상기 소스 및 드레인영역에 접속하는 소스 및 드레인전극; 을 포함한다.
본 발명의 다른 특징에 의하면 상기 소스 및 드레인전극과 상기 제2화소전극 사이에 유기막이 더 형성되고, 상기 소스 및 드레인전극 중 하나는 상기 유기막을 관통하는 비아홀을 통해 상기 제2화소전극과 연결된다.
본 발명의 다른 특징에 의하면 상기 제2커패시터는 상기 게이트전극과 동일층에 상기 게이트전극과 동일한 재료로, 상기 제1투명도전층과 직접접촉하는 배선; 을 더 포함한다.
본 발명의 다른 특징에 의하면 상기 제2커패시터는 상기 배선 상에 형성된 제1투명도전층; 및 상기 제2절연층을 사이에 두고, 상기 제1투명도전층에 대응하여 형성된 제2투명도전층; 을 포함하며, 상기 제2투명도전층은 상기 제2트랜지스터의 상기 소스 및 드레인전극 중 하나와 연결된다.
본 발명의 다른 특징에 의하면 상기 배선은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu, 및 Cu가운데 선택된 적어도 하나의 도전성 물질을 포함한다.
본 발명의 다른 특징에 의하면 상기 제1트랜지스터는 상기 제1화소전극과 연결되며 상기 제1게이트라인으로부터 돌출되어 형성된 게이트전극; 을 포함한다.
본 발명의 다른 특징에 의하면 상기 제1화소전극 및 제2화소전극에 대향하는 대향전극을 더 포함하고, 상기 제1화소전극 및 제2화소전극과 대향전극 사이에 액정이 포함된다.
본 발명의 다른 특징에 의하면 상기 제2커패시터는 상기 제2게이트라인과 동일층에 상기 제2게이트라인과 동일한 재료로, 상기 제1투명도전층과 직접 접촉하는 배선; 을 더 포함하고, 상기 배선에 공통전압이 인가된다.
본 발명은 상기와 같은 목적을 달성하기 위하여 기판 상에 형성되며, 제1게이트라인 및 데이터라인이 교차하여 정의되고 제1화소전극으로 덮힌 제1화소영역; 상기 제1화소영역에 인접하여 형성되며, 제2게이트라인 및 상기 데이터라인이 교차하여 정의되고 제2화소전극으로 덮힌 제2화소영역; 상기 제1화소전극 및 상기 제2화소전극 사이에 위치하는 상기 제1게이트라인; 상기 제1화소영역에 포함되며, 제1투명도전층 및 제2투명도전층을 포함하는 제1커패시터; 및 상기 제1커패시터의 상기 제2투명도전층으로부터 상기 제2화소영역의 방향으로 연장 형성되어 상기 제1게이트라인과 중첩되는 투명차폐부; 를 포함한다.
본 발명의 다른 특징에 의하면 상기 투명차폐부는 상기 제1게이트전극의 연장 방향과 동일한 방향으로 연장 형성되어, 상기 제1게이트전극과 중첩되는 차폐부; 및 상기 차페부와 상기 제2투명도전층을 연결시키도록 상기 제2화소영역의 방향으로 연장되는 연결부;을 포함한다.
본 발명의 다른 특징에 의하면 상기 제1투명도전층, 제2투명도전층 및 투명차폐부는 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함한다.
본 발명의 다른 특징에 의하면 상기 제1화소영역에 포함되며, 상기 제1화소전극과 연결되는 제1트랜지스터; 를 더 포함하며, 상기 제1트랜지스터는 상기 기판 상에 형성되고, 채널영역, 소스영역 및 드레인영역을 포함하는 반도체층; 제1절연층을 사이에 두고 상기 채널영역 상에 형성되며, 상기 제1게이트라인으로부터 돌출되어 형성된 게이트전극; 및 상기 게이트전극 상에 형성된 제2절연층 및 제3절연층을 관통하여 상기 소스 및 드레인영역에 접속하는 소스 및 드레인전극; 을 포함한다.
본 발명의 다른 특징에 의하면 상기 소스 및 드레인전극과 상기 제1화소전극 사이에 유기막이 더 형성되고, 상기 소스 및 드레인전극 중 하나는 상기 유기막을 관통하는 비아홀을 통해 상기 제1화소전극과 연결된다.
본 발명의 다른 특징에 의하면 상기 제1커패시터는 상기 게이트전극과 동일층에 상기 게이트전극과 동일한 재료로, 상기 제1투명도전층과 직접 접촉하는 배선; 을 더 포함한다.
본 발명의 다른 특징에 의하면 상기 제1커패시터는 상기 배선 상에 형성된 제1투명도전층; 및 상기 제2절연층을 사이에 두고, 상기 제1투명도전층에 대응하여 형성된 제2투명도전층; 을 포함하며, 상기 제2투명도전층은 상기 제1트랜지스터의 상기 소스 및 드레인전극 중 하나와 연결된다.
본 발명의 다른 특징에 의하면 상기 배선은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu, 및 Cu 가운데 선택된 적어도 하나의 도전성 물질을 포함한다.
본 발명의 다른 특징에 의하면 상기 제1화소전극에 대향하는 대향전극을 더 포함하고, 상기 제1화소전극과 대향전극 사이에 액정이 포함된다.
본 발명의 다른 특징에 의하면 상기 제1커패시터는 상기 제1게이트라인과 동일층에 상기 제1게이트라인과 동일한 재료로, 상기 제1투명도전층과 직접 접촉하는 배선; 을 더 포함하고, 상기 배선에 공통전압이 인가된다.
상술한 본 발명의 일 실시예에 따른 평판표시장치에 의하면, 게이트라인을 화소전극과 중첩되지 않게 배치하여 평판표시장치의 개구율을 높일 수 있다.
또한, 화소전극 대신 커패시터의 투명전극을 연장 형성하여 게이트라인의 전기장 차폐에 사용함으로써 본 발명의 일 실시 예에 따른 신규 구조에서도 게이트라인의 전기장 차폐가 가능한 특징이 있다.
그리고, 커패시터의 양 전극을 모두 투명 전극으로 사용하여, 커패시터의 크기를 줄이지 않고 평판 표시 장치의 개구율이 향상되며, 커패시터에 연결되는 배선을 저항이 작은 게이트 전극과 동일한 재료를 사용함으로써 배선 저항을 줄일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 평판표시장치를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ`을 개략적으로 나타낸 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ`을 개략적으로 나타낸 단면도이다.
도 4는 도 3을 개략적으로 나타낸 설명도이다.
도 5는 본 발명의 다른 실시 예에 따른 평판표시장치를 개략적으로 나타낸 평면도이다.
도 6는 도 5의 Ⅰ-Ⅰ`을 개략적으로 나타낸 단면도이다.
도 7은 도 5의 Ⅱ-Ⅱ`을 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명에 관한 실시 예들을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 평판표시장치를 개략적으로 나타낸 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ`을 개략적으로 나타낸 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ`을 개략적으로 나타낸 단면도이다. 이하에서는 도 1, 도 2 및 도 3을 함께 참조하여 설명한다.
도 1을 참조하면, 본 발명의 일 실시 예에 의한 평판표시장치는 기판(100) 상에 서로 교차하는 게이트라인들 및 데이터라인들로 정의되는 복수개의 화소영역을 포함한다. 설명의 편의를 위하여, 도 1에서는 제1게이트라인(110a)을 사이에 두고 서로 인접한 제1화소영역(PA1) 및 제2화소영역(PA2)만을 도시하고, 이를 중점적으로 설명하기로 한다.
제1화소영역(PA1)은 제1게이트라인(110a) 및 데이터라인(140)이 교차하여 정의된 영역이며, 제1트랜지스터(TR1) 및 제1커패시터(STG1)를 포함한다. 제1화소영역(PA1)은 제1화소전극(200a)으로 덮여있다.
제2화소영역(PA2)은 제2게이트라인(110b) 및 데이터라인(140)이 교차하여 정의된 영역이며, 제2트랜지스터(TR2) 및 제2커패시터(STG2)를 포함한다. 제2화소영역(PA2)은 제2화소전극(200b)으로 덮여있다.
본 발명의 일 실시 예에 의하면, 제1화소전극(200a)과 제2화소전극(200b) 사이에는 제1게이트라인(110a)이 위치한다. 여기서 제1게이트라인(110a)은 돌출되어 제1화소영역(PA1)에 포함된 제1트랜지스터(TR1)의 제1게이트전극(111a)을 형성하는 것이다. 물론 제2게이트라인(110b)도 화소전극들 사이에 위치한다.
제1게이트라인(110a) 및 제2게이트라인(110b)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu, 및 Cu 가운데 선택된 하나 이상의 도전성 물질을 포함할 수 있다. 즉, 투명하지 않은 금속으로 이루어질 수 있다. 종래에는 제1게이트라인(110a)이 제1화소전극(200a)의 하부에 위치함으로써, 즉, 제1게이트라인(110a)이 제1화소전극(200a)과 중첩됨으로써, 광경로를 방해하여 개구율이 줄어드는 단점이 있었다. 그러나, 본 발명의 일 실시 예에 의하면, 제1게이트라인(110a)은 제1화소전극(200a)과 제2화소전극(200b)의 사이에 위치시켜 개구율을 향상시켰다. 한편, 종래에는 제1화소전극(200a)이 제1게이트라인(110a)의 전기장을 차폐하는 역할을 하였으나, 제1게이트라인(110a)을 화소전극들과 중첩되게 배치하지 않을 경우 제1게이트라인(110a)에서 발생하는 전기장을 차폐할 수 있는 구조물이 없는 문제가 있다. 이를 위하여 본 발명의 일 실시 예에서는 제2커패시터(STG2)의 투명전극을 전기장 차폐에 사용하는데, 이에 대해서는 후술한다.
제1화소영역(PA1) 및 제2화소영역(PA2)에 포함된 트랜지스터 및 커패시터는 동일한 구조로 형성되어 있다. 이하에서는 제2화소영역(PA2)에 포함된 제2트랜지스터(TR2) 및 제2커패시터(STG2)를 위주로 기술한다. 한편, 중복되는 설명을 피하기 위해 제1트랜지스터(TR1) 및 제1커패시터(STG1)는 제2트랜지스터(TR2) 및 제2커패시터(STG2)와 차이가 있는 점만을 간략하게 기술한다. 또한, 상세한 설명에서 다른 화소영역에 포함되어 있으나, 동일한 기능을 가진 구성은 필요에 따라 제1화소영역(PA1)에 포함된 구성에는 "제1"을 붙이고, 제2화소영역(PA2)에 포함된 구성에는 "제2"를 붙여 구별되게 하였다.
제2트랜지스터(TR2)의 소스전극(141) 및 드레인전극(142) 중 하나는 비아홀(VH)을 통해 제2화소전극(200b)과 연결되며, 제2트랜지스터(TR2)의 소스전극(141) 및 드레인전극(142) 중 하나가 제2커패시터(STG2)와 연결된다. 제2트랜지스터(TR2)는 채널영역, 소스영역 및 드레인영역을 포함하는 반도체층(105), 제2게이트전극(111b), 소스전극(141) 및 드레인전극(142)을 포함한다. 제2커패시터(STG2)는 배선(120), 제1투명도전층(131) 및 제2투명도전층(132)을 포함한다.
기판(100)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 기판(100) 상에는 기판(100)의 평활성과 불순 원소의 침투를 차단하기 위하여 SiO2 및/또는 SiNx 등을 포함하는 버퍼층(미도시)이 더 구비될 수 있다.
반도체층(105)의 재료로는 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)일 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
반도체층(105) 상에는 제1절연층(101)이 형성된다. 제1절연층(101)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride) 등을 단층 또는 복수층으로 포함할 수 있다.
제1절연층(101) 상에서 반도체층(105)의 채널영역에 대응하는 위치에 제2게이트전극(111b)을 형성한다. 도 1을 참조하면, 제2게이트전극(111b)은 제2게이트라인(110b)으로부터 돌출되어 형성된 것이다. 따라서, 제2게이트전극(111b)과 제2게이트라인(110b)은 동일한 층에 동일한 재료로 형성된다.
한편, 제2트랜지스터(TR2)와 이격된 위치에 제2커패시터(STG2)가 형성된다. 제2커패시터(STG2)는 기판(100) 상에 형성된 커패시터 배선(120)을 포함한다. 커패시터 배선(120)은 제2게이트전극(111b)과 동일층에 제2게이트전극(111b)과 동일한 재료로 형성한다. 따라서, 배선(120)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu, 및 Cu 가운데 선택된 하나 이상의 도전성 물질을 포함할 수 있다.
제2커패시터(TR2)는 하부전극인 제1투명도전층(131) 및 상부전극인 제2투명도전층(132)을 포함한다. 본 발명의 일 실시 예에 의한 제2커패시터(STG2)의 전극들은 모두 투명 도전물질로 이루어진다. 예를 들어, 제1투명도전층(131) 및 제2투명도전층(132)은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함한다. 이와 같이 커패시터의 상부전극 및 하부전극을 투명 전극으로 형성함으로써, 커패시터의 크기를 줄이지 않고 평판 표시 장치의 개구율을 향상시킬 수 있다.
제1투명도전층(131)은 배선(120)과 직접 접촉하도록 배선상에 형성된다. 커패시터의 상부전극 및 하부전극이 비저항이 큰 투명 전극으로 형성되고, 비저항이 큰 투명 전극으로 배선을 형성할 경우, 커패시터에 인가되는 전압을 증가시켜야 하는 문제가 있다. 그러나, 커패시터의 배선(120)을 전술한 제2게이트전극(111b)을 형성하는 재료와 동일하게 비저항이 작은 재료로 형성할 경우, 커패시터에 인가되는 전압을 줄일 수 있다. 더욱이 액정 표시 장치의 경우, 커패시터에 공통전압(Vcom)이 별도로 인가되어야 하는데, 본 발명에 의한 일 실시예와 같이 비저항이 작은 재료인 커패시터의 배선(120)에 공통전압(Vcom)을 인가함으로써, 배선 저항에 의한 로드(load)를 최소화할 수 있다.
제2트랜지스터(TR2)의 제2게이트전극(111b) 및 제2커패시터(STG2)의 제1투명도전층(131) 상에 제2절연층(102)을 형성한다. 제2절연층(102)은 제1절연층(101)과 동일한 재료를 사용할 수 있지만 이에 한정되지 않는다.
다음으로 제2커패시터(STG2) 영역에서는 제2절연층(102)을 사이에 두고, 제1투명도전층(131)에 대응하여 제2투명도전층(132)이 형성된다. 제2투명도전층(132)은 제1화소영역(PA1)의 방향으로 연장 형성되어 제1게이트라인(110a)과 중첩될 수 있다. 이와 같이 본 발명의 일 실시 예에 의하면, 제2투명도전층(132)에서 제1화소영역(PA1)의 방향으로 연장 형성되어 제1게이트라인(110a)과 중첩하는 투명차폐부(130)가 개시된다.
투명차폐부(130)는 차폐부(1301)와 연결부(1302)를 포함한다. 차폐부(1301)는 제1게이트라인(110a)의 연장 방향과 동일한 방향으로 연장 형성되어, 제1게이트라인(110a)과 중첩되는 부분이다. 한편, 연결부(1302)는 차폐부(1301)와 제2투명도전층(132)을 연결시키도록, 제1화소영역(PA1)의 방향으로 연장 형성된 것이다. 투명차폐부(130)는 제2투명도전층(132)과 동일한 층에 동일한 재료로 형성된다. 즉, 투명차폐부(130)는 투명 도전물질로 이루어질 수 있다. 예를 들어, 투명차폐부(130)는 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함한다.
도 4는 도 3을 개략적으로 나타낸 설명도이다.
도 4를 참조하면, 투명차폐부(130)는 제1게이트라인(110a)으로부터 발생하는 전기장(E)을 차폐함으로써, 전기장이 상부로 누출되는 것을 방지한다. 따라서 미도시 되었으나, 화소전극들(200a, 200b) 상부의 액정층이 전기장에 의해 영향을 받는 문제를 해결할 수 있다. 따라서, 본 발명의 일 실시 예에 의하면, 개구율을 향상시키면서, 전기장 차폐의 기능을 달성할 수 있다.
다시 도 1 내지 도 3을 참조하면, 제2투명도전층(132)을 덮음과 동시에 전면적으로 제3절연층(103)이 형성된다. 그리고, 제2트랜지스터(TR2) 영역에서는 제2게이트전극(111b) 상에 형성된 제2절연층(102) 및 제3절연층(103)을 관통하도록, 제1컨택홀(CT1) 및 제2컨택홀(CT2)이 형성되고, 반도체층(105)의 소스 및 드레인영역에 접속하는 소스전극(141) 및 드레인전극(142)이 형성된다. 한편, 제2커패시터영역(STG2)에서는 제2투명도전층(132) 상의 제3절연층(103)을 관통하도록 제3컨택홀(CT3)이 형성되어 소스전극(141) 및 드레인전극(142) 중 하나가 제2투명도전층(132)과 연결된다. 이로써, 제2커패시터(STG2)와 제2트랜지스터(TR2)가 전기적으로 연결되어 구동할 수 있다.
다음으로, 소스전극(141) 및 드레인전극(142), 제3절연층(103) 상에 제4절연층(104)이 더 형성될 수 있다. 여기서 제4절연층(104)은 무기 절연층일 수 있다. 그러나 필요에 따라 도시된 제4절연층(104)은 생략될 수도 있다.
다음으로, 제4절연층(104) 상에 비아홀(VH)을 포함하는 유기막(106)이 형성된다. 유기막(106) 상에는 제2화소전극(200b)이 형성되며, 제2화소전극(200b)은 유기막(106)을 관통하는 비아홀(VH)을 통해 소스전극(141) 및 드레인전극(142) 중 하나와 연결된다. 이로써, 제2화소전극(200b)에 전류가 흐를 수 있다.
한편, 제2화소전극(200b)에 대향하도록, 대향전극(미도시)이 더 형성되고, 제2화소전극(200b)과 대향전극 사이에는 액정층(미도시)이 포함될 수 있다. 이와 같은 구조는 제1화소전극(200a)에 대해서도 마찬가지로 적용될 수 있다.
한편, 제1화소영역(PA1)에 포함된 제1트랜지스터(TR1) 및 제1커패시터(STG1)도 제2화소영역(PA2)에 포함된 제2트랜지스터(TR2) 및 제2커패시터(STG2)와 동일한 구조를 가지고, 동일한 기능을 구현하며, 제1커패시터(STG1)의 상부전극에서 투명차폐부가 연장되어 이전단의 화소영역을 정의하는 게이트라인을 가리게 된다.
도 5는 본 발명의 다른 실시 예에 따른 평판표시장치를 개략적으로 나타낸 평면도이다. 도 6은 도 5의 Ⅰ-Ⅰ`을 개략적으로 나타낸 단면도이고, 도 7은 도 5의 Ⅱ-Ⅱ`을 개략적으로 나타낸 단면도이다.
도 5 내지 도 7에 도시된 본 발명의 다른 실시 예에 따른 평판표시장치는 도 1 내지 도 3에 도시된 평판표시장치에 비하여, 제1화소영역(PA1)에 포함된 제1커패시터(STG1)에서 투명차폐부(130)가 제2화소영역(PA2)의 방향으로 연장되어 제1게이트라인(110a)을 가리는 점이 상이하다. 그 외에 각 화소영역의 구성, 각 구성의 효과 및 기능은 도 1 내지 도 3에 도시된 평판표시장치에서 기술한 것과 동일하다.
제1트랜지스터(TR1)의 소스전극(141) 및 드레인전극(142) 중 하나는 비아홀(VH)을 통해 제1화소전극(200a)과 연결된다. 한편, 제1트랜지스터(TR1)의 소스전극(141) 및 드레인전극(142) 중 하나는 제1커패시터(STG1)와 연결된다. 제1트랜지스터(TR1)는 채널영역, 소스영역 및 드레인영역을 포함하는 반도체층(105), 제1게이트라인(110a)으로부터 돌출되어 형성된 제1게이트전극(111a), 소스전극(141) 및 드레인전극(142)을 포함한다. 제1커패시터(STG10는 배선(120), 제1투명도전(131)층 및 제2투명도전층(132)을 포함한다.
기판(100) 상에는 반도체층(105)이 형성되고, 반도체층(105) 상에는 제1절연층(101)이 형성된다. 제1절연층(101)의 반도체층(105)의 채널영역에 대응하는 위치에 제1게이트전극(111a)이 형성된다. 제1게이트전극(111a)과 제1게이트라인(110a)은 동일한 층에 동일한 재료로 형성된다. 예를들어, 제1게이트전극(111a)과 제1게이트라인(110a)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu, 및 Cu 가운데 선택된 하나 이상의 도전성 물질을 포함할 수 있다.
한편, 제1트랜지스터(TR1)와 이격된 위치에 제1커패시터(STG1)가 형성된다. 기판(100) 상의 제1커패시터(STG1)가 형성될 위치에 커패시터 배선(120)을 형성한다. 커패시터 배선(120)은 제1게이트전극(111a)과 동일층에 제1게이트전극(111a)과 동일한 재료로 형성한다. 예를들어, 커패시터 배선(120)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu, 및 Cu 가운데 선택된 하나 이상의 도전성 물질을 포함할 수 있다.
제1커패시터(STG1)는 하부전극인 제1투명도전층(131) 및 상부전극인 제2투명도전층(132)을 포함한다. 본 발명의 일 실시 예에 의한 제1커패시터(STG1)의 전극들은 모두 투명 도전물질, 예를 들어, 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함한다.
제1투명도전층(131)은 배선(120)과 직접 접촉하도록 배선(120) 상에 형성된다. 앞에서 이미 설명한 바와 같이 이로부터 커패시터에 인가되는 전압을 줄일 수 있다. 배선(120)에는 공통전압(Vcom)이 인가될 수 있고, 비저항이 작기 때문에 배선 저항에 의한 로드(load)를 최소화할 수 있다.
제1게이트전극(111a) 및 제1투명도전층(131) 상에 제2절연층(102)을 형성한다. 제2절연층(102)을 사이에 두고, 제1투명도전층(131)에 대응하여 제2투명도전층(132)이 형성된다. 제2투명도전층(132)은 제2화소영역(PA2)의 방향으로 연장 형성되어 제1화소영역(PA1)과 제2화소영역(PA2)의 사이에 위치한 제1게이트라인(110a)과 중첩될 수 있다. 이와 같이 본 발명의 일 실시 예에 의하면, 제2투명도전층(132)에서 제2화소영역(PA2)의 방향으로 연장 형성되어 제1게이트라인(110a)과 중첩하는 투명차폐부(130)가 개시된다.
투명차폐부(130)는 차폐부(1031)와 연결부(1302)를 포함한다. 차폐부(1301)는 제1게이트라인(110a)의 연장 방향과 동일한 방향으로 연장 형성되어, 제1게이트라인(110a)과 중첩되는 부분이다. 한편, 연결부(1302)는 제2화소영역(PA2)의 방향으로 연장되어 차폐부(1301)와 상기 제2투명도전층(132)을 연결시킨다. 투명차폐부(130)는 제2투명도전층(132)과 동일한 층에 동일한 재료로 형성된다. 투명차폐부(130)는 제1게이트라인(110a)으로부터 발생하는 전기장을 차폐함으로써, 상부의 액정층이 전기장에 의해 영향을 받는 문제를 해결할 수 있다. 따라서, 본 발명의 일 실시 예에 의하면, 개구율을 향상시키면서, 전기장 차폐의 기능을 달성할 수 있다.
제2투명도전층(132)을 덮도록 제3절연층(103)이 형성된다. 그리고, 제1트랜지스터(TR1) 영역에서는 제1게이트전극(111a) 상에 형성된 제2절연층(102) 및 제3절연층(103)을 관통하는 제1 및 제2컨택홀(CT1, CT2)을 통해 반도체층(105)의 소스 및 드레인영역에 접속하는 소스전극(141) 및 드레인전극(142)이 형성된다. 한편, 제1커패시터(STG1)영역에서는 제2투명도전층(132) 상의 제3절연층(103)을 관통하여 소스전극(141) 및 드레인전극(142) 중 하나가 제3컨택홀(CT3)을 통해 제2투명도전층(132)과 연결된다.
다음으로, 소스전극(141) 및 드레인전극(142), 제3절연층(103) 상에 제4절연층(104)이 더 형성될 수 있다.
다음으로, 제4절연층(104) 상에 비아홀(VH)을 포함하는 유기막(106)이 형성된다. 유기막(106) 상에는 제1화소전극(200a)이 형성되며, 제1화소전극(200a)은 유기막(106)을 관통하는 비아홀(VH)을 통해 소스전극(141) 및 드레인전극(142) 중 하나와 연결된다. 이로써, 제1화소전극(200a)에 전류가 흐를 수 있다.
한편, 제1화소전극(200a)에 대향하도록, 대향전극이 더 형성되고, 제1화소전극과 대향전극 사이에는 액정층이 포함될 수 있다.
한편, 상기 도면에는 액정 표시 장치가 개시되어 있으나, 본 발명은 이에 한정되지 않으며, 유기 발광 표시 장치 등 다양한 표시 장치에 적용 가능하다.
상기 도면들에 도시된 구성요소들은 설명의 편의상 확대 또는 축소되어 표시될 수 있으므로, 도면에 도시된 구성요소들의 크기나 형상에 본 발명이 구속되는 것은 아니며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 101: 제1절연층
102: 제2절연층 103: 제3절연층
104: 제4절연층 106: 유기막
PA1: 제1화소영역 PA2: 제2화소영역
VH:비아홀 CT1, 2, 3: 제1 내지 제3 컨택홀
TR1: 제1트랜지스터 TR2: 제2트랜지스터
STG1: 제1커패시터 STG2: 제2커패시터
110a, b: 제1, 제2 게이트라인 140: 데이터라인
120: 배선 105: 반도체층
111a, b: 제1, 제2 게이트전극 141: 소스전극
142: 드레인전극 131: 제1투명도전층
132: 제2투명도전층 130: 투명차폐부
1301: 차폐부 1302: 연결부
200a, b: 제1, 제2 화소전극

Claims (21)

  1. 기판 상에 형성되며, 제1게이트라인 및 데이터라인이 교차하여 정의되고 제1트랜지스터 및 제1커패시터를 포함하고, 제1화소전극으로 덮힌 제1화소영역;
    상기 제1화소영역에 인접하여 형성되며, 제2게이트라인 및 상기 데이터라인이 교차하여 정의되고 제2화소전극으로 덮힌 제2화소영역;
    상기 제1화소전극 및 상기 제2화소전극 사이에 위치하는 상기 제1게이트라인;
    상기 제2화소영역에 포함되며, 제1투명도전층 및 제2투명도전층을 포함하는 제2커패시터; 및
    상기 제2커패시터의 상기 제2투명도전층으로부터 상기 제1화소영역의 방향으로 연장 형성되어 상기 제1게이트라인과 중첩되는 투명차폐부;
    를 포함하는 평판표시장치.
  2. 제1항에 있어서
    상기 투명차폐부는
    상기 제1게이트전극의 연장 방향과 동일한 방향으로 연장 형성되어, 상기 제1게이트전극과 중첩되는 차폐부; 및
    상기 차폐부와 상기 제2투명도전층을 연결시키도록 상기 제1화소영역의 방향으로 연장되는 연결부;
    를 포함하는 평판표시장치.
  3. 제1항에 있어서,
    상기 제1투명도전층, 제2투명도전층 및 투명차폐부는
    인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함하는 평판표시장치.
  4. 제1항에 있어서
    상기 제2화소영역에 포함되며, 상기 제2화소전극과 연결되는 제2트랜지스터;
    를 더 포함하며,
    상기 제2트랜지스터는
    상기 기판 상에 형성되고, 채널영역, 소스영역 및 드레인영역을 포함하는 반도체층;
    제1절연층을 사이에 두고 상기 채널영역 상에 형성되며, 상기 제2게이트라인으로부터 돌출되어 형성된 게이트전극; 및
    상기 게이트전극 상에 형성된 제2절연층 및 제3절연층을 관통하여 상기 소스 및 드레인영역에 접속하는 소스 및 드레인전극;
    을 포함하는 평판표시장치.
  5. 제4항에 있어서
    상기 소스 및 드레인전극과 상기 제2화소전극 사이에 유기막이 더 형성되고, 상기 소스 및 드레인전극 중 하나는 상기 유기막을 관통하는 비아홀을 통해 상기 제2화소전극과 연결되는 평판표시장치.
  6. 제4항에 있어서
    상기 제2커패시터는
    상기 게이트전극과 동일층에 상기 게이트전극과 동일한 재료로, 상기 제1투명도전층과 직접접촉하는 배선;
    을 더 포함하는 평판표시장치.
  7. 제6항에 있어서
    상기 제2커패시터는
    상기 배선 상에 형성된 제1투명도전층; 및
    상기 제2절연층을 사이에 두고, 상기 제1투명도전층에 대응하여 형성된 제2투명도전층;
    을 포함하며,
    상기 제2투명도전층은 상기 제2트랜지스터의 상기 소스 및 드레인전극 중 하나와 연결되는 평판표시장치.
  8. 제6항에 있어서,
    상기 배선은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 및 Cu 가운데 선택된 적어도 하나의 도전성 물질을 포함하는 평판표시장치.
  9. 제1항에 있어서
    상기 제1트랜지스터는 상기 제1화소전극과 연결되며
    상기 제1게이트라인으로부터 돌출되어 형성된 게이트전극;
    을 포함하는 평판표시장치.
  10. 제1항에 있어서,
    상기 제1화소전극 및 제2화소전극에 대향하는 대향전극을 더 포함하고, 상기 제1화소전극 및 제2화소전극과 대향전극 사이에 액정이 포함된 평판표시장치.
  11. 제10항에 있어서,
    상기 제2커패시터는
    상기 제2게이트라인과 동일층에 상기 제2게이트라인과 동일한 재료로, 상기 제1투명도전층과 직접 접촉하는 배선;
    을 더 포함하고,
    상기 배선에 공통전압이 인가되는 평판표시장치.
  12. 기판 상에 형성되며, 제1게이트라인 및 데이터라인이 교차하여 정의되고 제1화소전극으로 덮힌 제1화소영역;
    상기 제1화소영역에 인접하여 형성되며, 제2게이트라인 및 상기 데이터라인이 교차하여 정의되고 제2화소전극으로 덮힌 제2화소영역;
    상기 제1화소전극 및 상기 제2화소전극 사이에 위치하는 상기 제1게이트라인;
    상기 제1화소영역에 포함되며, 제1투명도전층 및 제2투명도전층을 포함하는 제1커패시터; 및
    상기 제1커패시터의 상기 제2투명도전층으로부터 상기 제2화소영역의 방향으로 연장 형성되어 상기 제1게이트라인과 중첩되는 투명차폐부;
    를 포함하는 평판표시장치.
  13. 제12항에 있어서
    상기 투명차폐부는
    상기 제1게이트전극의 연장 방향과 동일한 방향으로 연장 형성되어, 상기 제1게이트전극과 중첩되는 차폐부; 및
    상기 차페부와 상기 제2투명도전층을 연결시키도록 상기 제2화소영역의 방향으로 연장되는 연결부;
    을 포함하는 평판표시장치.
  14. 제12항에 있어서,
    상기 제1투명도전층, 제2투명도전층 및 투명차폐부는
    인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함하는 평판표시장치.
  15. 제12항에 있어서
    상기 제1화소영역에 포함되며, 상기 제1화소전극과 연결되는 제1트랜지스터;
    를 더 포함하며,
    상기 제1트랜지스터는
    상기 기판 상에 형성되고, 채널영역, 소스영역 및 드레인영역을 포함하는 반도체층;
    제1절연층을 사이에 두고 상기 채널영역 상에 형성되며, 상기 제1게이트라인으로부터 돌출되어 형성된 게이트전극; 및
    상기 게이트전극 상에 형성된 제2절연층 및 제3절연층을 관통하여 상기 소스 및 드레인영역에 접속하는 소스 및 드레인전극;
    을 포함하는 평판표시장치.
  16. 제15항에 있어서
    상기 소스 및 드레인전극과 상기 제1화소전극 사이에 유기막이 더 형성되고, 상기 소스 및 드레인전극 중 하나는 상기 유기막을 관통하는 비아홀을 통해 상기 제1화소전극과 연결되는 평판표시장치.
  17. 제15항에 있어서
    상기 제1커패시터는
    상기 게이트전극과 동일층에 상기 게이트전극과 동일한 재료로, 상기 제1투명도전층과 직접 접촉하는 배선;
    을 더 포함하는 평판표시장치.
  18. 제17항에 있어서
    상기 제1커패시터는
    상기 배선 상에 형성된 제1투명도전층; 및
    상기 제2절연층을 사이에 두고, 상기 제1투명도전층에 대응하여 형성된 제2투명도전층;
    을 포함하며,
    상기 제2투명도전층은 상기 제1트랜지스터의 상기 소스 및 드레인전극 중 하나와 연결되는 평판표시장치.
  19. 제17항에 있어서,
    상기 배선은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 및 Cu 가운데 선택된 적어도 하나의 도전성 물질을 포함하는 평판표시장치.
  20. 제12항에 있어서,
    상기 제1화소전극에 대향하는 대향전극을 더 포함하고, 상기 제1화소전극과 대향전극 사이에 액정이 포함된 평판표시장치.
  21. 제20항에 있어서,
    상기 제1커패시터는
    상기 제1게이트라인과 동일층에 상기 제1게이트라인과 동일한 재료로, 상기 제1투명도전층과 직접 접촉하는 배선;
    을 더 포함하고,
    상기 배선에 공통전압이 인가되는 평판표시장치.
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