KR20120071511A - 이동통신 시스템의 데이터 레이트 매칭 방법 및 장치 - Google Patents

Abstract

병렬로 입력되는 부호화된 데이터에 대해 충돌없이 고속으로 병렬 인터리빙을 수행할 수 있는 이동통신 시스템의 데이터 레이트 매칭 방법 및 장치가 개시된다. 먼저 부호화된 입력 데이터의 길이(D)에 기초하여 제1 파라미터(f₁) 집합을 산출하고, 입력 데이터의 길이(D)값을 구성하는 소수의 집합에 기초하여 제2 파라미터(f₂) 집합을 산출한 후, 제1 파라미터(f₁) 집합, 제2 파라미터(f₂) 집합 및 입력 데이터의 길이(D)에 기초하여 인터리빙을 수행한다. 따라서, 부호화된 데이터에 대해 충돌없이 고속으로 인터리빙을 수행할 수 있다.

Description

이동통신 시스템의 데이터 레이트 매칭 방법 및 장치{METHOD AND APPARATUS FOR DATA RATE MATCHING FOR MOBILE COMMUNICATION SYSTEMS}

본 발명은 이동통신 시스템의 데이터 전송에 관한 것으로, 더욱 상세하게는 이동통신 시스템의 데이터 레이트 매칭 방법 및 장치에 관한 것이다.

3GPP LTE 및 LTE-Advanced 시스템의 송신단 데이터 부호화 과정에서는, 터보 부호화 또는 콘볼루션 부호화된 데이터의 길이와 무선 전송에 요구되는 데이터 길이의 정합을 위하여 레이트 매처(Rate matcher)가 데이터 레이트 매칭을 수행하고, 수신단의 데이터 복호화 과정에서는 송신단과 역으로 무선 전송에서 수신된 데이터의 길이와 터보 복호기 또는 콘볼루션 복호기의 입력 데이터 길이와의 정합을 위하여 디레이트 매처(Derate matcher)가 데이터 디레이트 매칭(derate matching)을 수행한다.

그러나, 종래의 레이트 매처의 서브블록 인터리버는 입력 비트 데이터에 대한 단일 비트 입력에 대해서만 처리를 수행하도록 구성되었기 때문에 2비트 이상의 병렬 데이터 입력에 대해서는 처리가 불가능한 단점이 있다. 즉, 종래의 레이트 매처에 병렬로 데이터가 입력되는 경우 입력된 데이터가 저장되는 메모리에서 데이터의 충돌이 발생하는 문제가 있다.

상술한 바와 같은 단점을 극복하기 위한 본 발명의 목적은 병렬로 입력되는 부호화된 데이터에 대해 충돌없이 고속으로 병렬 인터리빙을 수행할 수 있는 이동통신 시스템의 데이터 레이트 매칭 방법을 제공하는 것이다.

또한, 본 발명의 다른 목적은 병렬로 입력되는 부호화된 데이터에 대해 충돌없이 고속으로 병렬 인터리빙을 수행할 수 있는 이동통신 시스템의 데이터 레이트 매칭 장치를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따른 데이터 레이트 매칭 방법은, 복수의 인터리버 각각에 직렬 또는 병렬로 입력된 부호화된 입력 데이터의 길이(D)에 기초하여 제1 파라미터(f₁) 집합을 산출하는 단계와, 상기 입력 데이터의 길이(D)값을 구성하는 소수의 집합에 기초하여 제2 파라미터(f₂) 집합을 산출하는 단계 및 상기 제1 파라미터(f₁) 집합, 상기 제2 파라미터 (f₂) 집합 및 상기 입력 데이터의 길이(D)에 기초하여 인터리빙을 수행하는 단계를 포함한다.

상기 제1 파라미터(f₁) 집합을 산출하는 단계는, 상기 입력 데이터의 길이(D)가 2의 배수가 아니거나 4의 배수인 경우에는 상기 제1 파라미터(f₁) 및 상기 입력 데이터의 길이(D)의 최대 공약수가 1을 만족하는 모든 값을 상기 제1 파라미터로 산출할 수 있다.

상기 제1 파라미터(f₁) 집합을 산출하는 단계는, 상기 입력 데이터의 길이(D)가 2의 배수이고, 4의 배수가 아닌 경우에는 상기 제1 파라미터(f₁) 및 상기 입력 데이터의 길이(D)의 1/2의 최대 공약수가 1을 만족하는 모든 값을 상기 제1 파라미터로 산출할 수 있다.

상기 제2 파라미터(f₂) 집합을 산출하는 단계는, 상기 입력 데이터의 길이(D)가 2의 배수가 아니거나 4의 배수인 경우 수학식

(여기서, P는 상기 입력 데이터의 길이(D)의 약수 중 소수의 집합, p는 상기 소수의 집합의 원소)를 이용하여 상기 제2 파라미터(f₂) 집합을 산출할 수 있다.

상기 제2 파라미터(f₂) 집합을 산출하는 단계는, 상기 입력 데이터의 길이(D)가 2의 배수이고 4의 배수가 아닌 경우, 제1 파라미터(f₁) 및 제2 파라미터(f₂)를 더한값이 홀수이고, 수학식

인 모든 p를 이용하여 상기 제2 파라미터(f₂) 집합을 산출할 수 있다.

상기 인터리빙을 수행하는 단계는 수학식

(여기서, k=0,1,…,K_Π 이고, K_Π 는 매트릭스의 크기를 의미)에 상기 제1 파라미터(f₁) 및 상기 제2 파라미터(f₂)를 적용하여 인터리빙된 출력 데이터를 생성할 수 있다.

또한, 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 측면에 따른 데이터 레이트 매칭 장치는 직렬 또는 병렬로 입력된 부호화된 입력 데이터의 길이(D)에 기초하여 제1 파라미터(f1) 집합을 산출하고, 상기 입력 데이터의 길이(D)값을 구성하는 소수의 집합에 기초하여 제2 파라미터(f₂) 집합을 산출하며, 상기 제1 파라미터(f₁) 집합, 상기 제2 파라미터 (f₂) 집합 및 상기 입력 데이터의 길이(D)에 기초하여 인터리빙을 각각 수행하는 복수의 서브블록 인터리버를 포함하는 복수의 서브블록 인터리버를 포함한다.

상술한 바와 같은 이동통신 시스템의 데이터 레이트 매칭 방법 및 장치에 따르면, 송신기의 데이터 레이트 매칭 장치의 서브블록 인터리버에서 병렬 입력 데이터에 대한 병렬 처리 기능을 제공하고 입력 데이터의 길이에 따라 발생되는 더미 비트에 대한 신호처리를 제거함으로써, 고속의 효율적인 신호처리 기능을 제공한다.

또한, 수신기의 복호단에서도 본 발명에서 제안하는 서브블록 인터리버를 적용하여 데이터 레이트 디인터리빙 과정에서도 병렬 입력 데이터에 대한 신호처리 기능을 제공할 수 있다. 이는 전송 데이터에 대한 부호화기 및 복호화기에서 하드웨어 신호처리에 소요되는 시간의 감소를 의미하며, 이를 통해 이동통신 시스템에서 고속으로 데이터를 전송할 수 있는 이점이 있다.

도 1은 3GPP LTE 시스템의 레이트 매처(Rate Matcher)를 나타내는 블록도이다.
도 2는 서브블록 인터리버의 출력 메모리 주소를 나타낸다.
도 3은 서브블록 인터리버에 병렬로 데이터가 입력되는 경우의 출력 메모리 주소 및 충돌관계를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 데이터 레이트 매칭 장치의 구성을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 서브블록 인터리버의 내부 메모리의 구성을 나타내는 개념도이다.
도 6은 본 발명의 일 실시예에 따른 서브블록 인터리버의 출력 주소를 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 서브블록 인터리버의 내부 메모리의 구성을 나타내는 개념도이다.
도 8은 본 발명의 다른 실시예에 따른 서브블록 인터리버의 출력 주소를 나타낸다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.

그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 3GPP LTE 시스템의 레이트 매처(Rate Matcher)를 나타내는 블록도이고, 도 2는 서브블록 인터리버의 출력 메모리 주소를 나타낸다. 또한, 도 3은 서브블록 인터리버에 병렬로 데이터가 입력되는 경우의 출력 메모리 주소 및 충돌관계를 나타낸다.

터보 부호화된 데이터에 대한 데이터 레이트 매칭을 수행하는 레이트 매처는 3개의 비트 스트림 d⁽⁰⁾ _k, d⁽¹⁾ _k, d⁽²⁾ _k에 대한 인터리빙을 수행하는 복수의 서브블록 인터리버(Sub-block interleaver)(10)와, 비트 수집부(20) 및 비트 선택부(30)로 구성된다.

입력된 비트 스트림 d⁽ⁱ⁾ _k 는 복수의 서브블록 인터리버(10)를 통해 v⁽ⁱ⁾ _k (k=0,1,…,K_Π)가 되고, 인터리빙된 데이터 스트림은 가상 순환 버퍼(virtual circular buffer)를 통하여 출력 비트 크기에 따라서 비트가 선택되어 q_k가 출력된다(여기서 i=0,1,2).

서브블록 인터리버(10)는 입력 비트 d⁽ⁱ⁾ ₀, d⁽ⁱ⁾ ₁, d⁽ⁱ⁾ ₂,, d⁽ⁱ⁾ _D-1 (여기서, D는 입력 비트 수이고, i=0,1,2임)에 대해 인터리빙을 수행하여 출력 비트 v⁽ⁱ⁾ ₀, v⁽ⁱ⁾ ₁, v⁽ⁱ⁾ ₂, , v⁽ⁱ⁾ _KΠ-1 (여기서, K_Π는 아래에서 정의되고, i=0,1,2임)를 출력한다.

서브블록 인터리버(10)의 출력 비트 시퀀스는 다음과 같이 유도된다.

먼저, 매트릭스(matrix)의 열(column) 개수를 C_subblock=32로 할당하고(여기서, 매트릭스의 열 번호는 좌에서 우로 0, 1, 2,…, C_subblock-1 임), D≤(R_subblock×C_subblock)를 만족하는 최소 정수 R_subblock을 계산한다. 여기서, 직각 행렬(rectangular matrix)의 행(row) 번호는 상단에서 하단으로 0, 1, 2,…, R_subblock-1 이다.

만약 (R_subblock×C_subblock)>D 이면, N_D=(R_subblock×C_subblock-D)인 더미 비트(dummy bits)가 추가된다(즉, y_k=<NULL>, k=0, 1,…, N_D-1). 그리고, 입력 비트 시퀀스를 (R_subblock×C_subblock) 매트릭스에 기록한다(즉, y_{ND +k}=d⁽ⁱ⁾ _k, k = 0, 1,…, D-1). 이 때 수학식 1과 같이 매트릭스의 행 0의 열 0 내에 있는 비트 y₀ 에서 시작하여 행에 따라 매트릭스를 구성한다.

이후,

및

의 경우에는 표 1의 컬럼간 치환 패턴(inter-column permutation pattern)

을 기반으로하여 매트릭스의 컬럼간 치환을 수행한다. 여기서, P(j)는 j번째 치환된 컬럼의 원래 컬럼 위치를 의미한다. 컬럼 치환을 수행한 후, 컬럼간 치환된 매트릭스는 수학식 2와 같다.

서브블록 인터리버(10)는 상술한 바와 같은 컬럼간 치환된

매트릭스를 컬럼 단위로 읽어서 출력을 생성한다. 서브블록 인터리빙된 비트는

이다. 여기서,

는

,

은

… , 그리고

이다.

또한,

의 경우 서브블록 인터리버(10)의 출력은

이 된다. 여기서,

이며,

이다.

비트 수집부(20)는 수학식 3에 의해 길이 _Kw = 3K_Π 인 가상 순환 버퍼를 생성한다.

또한, 비트 수집부(20)는 수학식 4를 이용하여 레이트 매처의 비트 선택의 시작 위치 K₀를 산출한다.

수학식 4에서, R_subblock는 행의 개수를 의미하고, N_cb는 버퍼의 크기를 의미한다(예, N_cb = K_w), 또한, rv_idx (rv_idx = 0, 1, 2 or 3)는 HARQ의 리던던시 버전 번호(redundancy version number)를 의미한다.

비트 선택부(30)는 하기와 같은 방법으로 출력 데이터를 전송한다.

Set k = 0 and j = 0

while { k < E }

if

k = k +1

end if

j = j +1

end while

여기서, E는 레이트 매칭 출력 시퀀스의 길이를 의미하고, e_k(k=0,1,…,E-1)는 레이트 매칭 출력 비트 시퀀스를 의미한다.

상술한 바와 같이 레이트 매처는 서브블록 인터리빙 과정에서 (R_subblock ×C_subblock)>D이면, N_D=(R_subblock×C_subblock-D)인 더미 비트가 추가되며(즉, y_k=<NULL>) 이러한 더미 비트는 레이트 매처의 출력 데이터 전송 과정에서 제거되어야 한다. 이와 같은 더미 비트의 제거를 수행을 포함하는 레이트 매처의 하드웨어 구현은 레이트 매처의 출력 데이터 길이가 Q임에도 불구하고, 레이터 매처 출력을 위한 데이터 처리는 Q+N_D 개 만큼을 수행하여야 하며, 이는 레이터 매처 출력을 불연속적으로 만들고 이로 인하여 레이트 매처의 출력단과 인터페이스되는 모듈과의 신호 제어를 복잡하게 하는 단점이 있다.

또한, 상술한 레이트 매처의 서브블록 인터리버(10)는 입력 비트 데이터에 대한 단일 비트 입력에 대한 처리는 가능하지만, 2비트 이상의 병렬 데이터 입력에 대한 처리는 불가능하다.

예를 들어, 서브블록 인터리버의 입력 데이터 길이 D=64이고, 입력 데이터 시퀀스가 1비트씩 1개의 메모리에 입력되 경우 서브블록 인터리버의 입력 및 출력 데이터 관계는 하기와 같다.

- 인터리버 입력 비트 : d⁽ⁱ⁾ ₀, d⁽ⁱ⁾ ₁, d⁽ⁱ⁾ ₂,…,d⁽ⁱ⁾ ₆₃ , i=0,1,2

- 인터리버 출력 비트 : v⁽ⁱ⁾ ₀, v⁽ⁱ⁾ ₁, v⁽ⁱ⁾ ₂,…,v⁽ⁱ⁾ _{63 ,} i=0,1,2

- 인터리버의 주요 파라미터: C_subblock=32, R_subblock=2, N_D=0

상기한 인터리버 출력 비트에 상응하는 레이트 매처의 출력 데이터는 각 메모리의 데이터를 상기한 인터리버 주소 발생 방법을 통해 출력된다. 즉, 도 2에 도시한 바와 같이 1비트 입력 데이터에 대한 서브블록 인터리버의 출력 데이터 생성에 사용되는 메모리 주소는 1비트 출력에 대해 문제없이 처리된다.

그러나, 서브블록 인터리버의 입력 데이터 길이가 D=64이고, 입력 데이터 시퀀스가 2비트씩 병렬로 2개의 메모리에 입력되는 경우에는 도 3에 도시한 바와 같이 입력 데이터는 2비트씩 동시에 입력되고 각각 2개의 메모리에 저장된다.

- 인터리버 입력 비트

bank 0: d⁽ⁱ⁾ ₀, d⁽ⁱ⁾ ₂, d⁽ⁱ⁾ ₄,,d⁽ⁱ⁾ _2k,,d⁽ⁱ⁾ ₆₂ , k=0,1,2,…,31, i=0,1,2

bank 1: d⁽ⁱ⁾ ₁, d⁽ⁱ⁾ ₃, d⁽ⁱ⁾ ₅,,d⁽ⁱ⁾ _2k+1,,d⁽ⁱ⁾ ₆₃ , k=0,1,2,…,31, i=0,1,2

- 인터리버 출력 비트

bank 0: v⁽ⁱ⁾ ₀, v⁽ⁱ⁾ ₂, v⁽ⁱ⁾ ₄,,v⁽ⁱ⁾ _2k,,v⁽ⁱ⁾ ₆₂ , k=0,1,2,…,31, i=0,1,2

bank 1: v⁽ⁱ⁾ ₁, v⁽ⁱ⁾ ₃, v⁽ⁱ⁾ ₅,,v⁽ⁱ⁾ _2k+1,,d⁽ⁱ⁾ ₆₃ ,, k=0,1,2,…,31, i=0,1,2

- 인터리버의 주요 파라미터: C_subblock=32, R_subblock=2, N_D=0

도 3에 도시한 바와 같은 레이트 매처에서는 서브블록 인터리버에 데이터가 병렬로 입력되는 경우 2개의 메모리에 대한 충돌이 발생하는 문제가 있다.

도 4는 본 발명의 일 실시예에 따른 데이터 레이트 매칭 장치의 구성을 나타내는 블록도이다. 도 5는 본 발명의 일 실시예에 따른 서브블록 인터리버의 내부 메모리의 구성을 나타내는 개념도이다. 또한, 도 6은 본 발명의 일 실시예에 따른 서브블록 인터리버의 출력 주소를 나타낸다. 또한, 도 7은 본 발명의 다른 실시예에 따른 서브블록 인터리버의 내부 메모리의 구성을 나타내는 개념도이고, 도 8은 본 발명의 다른 실시예에 따른 서브블록 인터리버의 출력 주소를 나타낸다.

도 4 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 데이터 레이트 매칭 장치는 복수의 서브블록 인터리버(110), 비트 수집부(130) 및 비트 선택부(150)를 포함한다.

서브블록 인터리버(110)는 각각 병렬로 입력되는 3개의 정보 비트 스트림 d⁽⁰⁾ _k , d⁽¹⁾ _k , d⁽²⁾ _k 에 대해 인터리빙을 수행하여, 인터리빙된 v⁽ⁱ⁾ _k (k = 0,1,…,K)을 출력한다. 인터리빙된 데이터 스트림 v⁽ⁱ⁾ _k 은 비트 수집부(130)에서 생성한 가상 순환 버퍼에 수집된 후, 비트 선택부(150)에 의해 출력 비트 크기에 따라 비트가 선택되어 q_k(여기서 i = 0,1,2)로 출력된다.

서브블록 인터리버(110)는 입력 비트 d⁽ⁱ⁾ ₀, d⁽ⁱ⁾ ₁, d⁽ⁱ⁾ ₂,,d⁽ⁱ⁾ _D-1 (여기서, D는 입력 비트 수, i=0,1,2)에 대해 인터리빙을 수행하여

(여기서 k=0 ~ D-1이며,

는 서브블록 인터리버 주소)를 출력한다. 서브블록 인터리버의 출력 비트 시퀀스는 인터리버 주소에 따라

에 대하여 하기와 같이 유도된다.

서브블록 인터리버(110)는 하기의 수학식 5를 이용하여 입력 데이터에 대한인터리빙을 수행한다.

수학식 5에서, mod(a, b)는 a의 b에 대한 modulus 연산 값을 의미한다.

또한, 수학식 5에서, f₁과 f₂는 서브블록 인터리버(110)의 입력 데이터 길이 D에 따라서 다르게 설정되며, D가 2의 배수가 아니거나, D가 4의 배수인 경우 f₁은 수학식 6과 같이 산출하고, f₂는 수학식 7과 같이 산출한다.

수학식 6에서, gcd(a,b)는 a와 b의 최대 공약수를 의미한다.

또는, D가 2의 배수이고, 4의 배수가 아닌 경우, f₁은 수학식 8과 같이 산출하고, f₂는 수학식 9와 같이 산출한다.

예를 들어, D=40인 경우, P={2,5} 이며 D=2³×5이므로, f₁∈{3,7,9,11,13,..39} 이며, f₂∈{10,20,30,40}이다.

상기 수학식 7 및 수학식 9에서, P는 서브블록 인터리버의 입력 데이터의 길이 D를 구성하는 소수의 집합을 의미하고, P의 원소는 P = {p₁,p₂,..p_N}이다. 여기서,

이다.

이고,

를 계산하기 위해서 하기의 수학식 10 내지 수학식 12의 조건을 만족해야 한다.

상기 수학식 10 내지 수학식 12를 이용하여 계산된 결과를 이용하여 산출한 f₂는 수학식 13과 같다.

예를 들어, D=90인 경우, P={2,3,5}이며 D=2×3²×5 이므로, f₁∈{7,11,13,..89} 이며, f₂∈{2×3×5×1, 2×3×5×2, 2×3×5×3}이다. 이때, f₁과 f₂의 값 중 각 하나씩을 선택하여 인터리빙 주소 생성 다항식인 수학식 5를 이용하여 데이터를 인터리빙한다.

또는, D=64인 경우, P={2} 이며 D=2×2×2×2×2×2 이므로, f₁∈{2} 이며, f₂∈{4×1,4×2,4×3,,mod(4×m, D)} 이다(여기서 m=1,2,3,…). 이때, f₁과 f₂의 값 중 각 하나씩을 선택하여 인터리빙 주소 생성 다항식인 수학식 5를 이용하여 데이터를 인터리빙한다.

종래의 기술과 비교하여 본 발명의 일 실시예에 따른 서브블록 인터리버(10)는 입력 데이터 길이가 D=64이고, 2비트씩 병렬로 입력되는 경우 인터리빙 처리에서 메모리 충돌이 발생하지 않기 때문에 2비트씩 병렬 처리가 가능하게 된다. 이 때 일예로, 서브블록 인터리버(110)는 f₁=3, f₂=4를 적용하여 데이터 인터리빙을 수행할 수 있다.

즉, 하기와 같이 서브블록 인터리버에 2비트씩 데이터가 입력되는 경우 도 5 및 도 6에 도시한 바와 같이, 각각 2개의 메모리에 저장되며 이에 대한 출력 데이터는 각 메모리의 데이터를 상술한 방법에 따라 인터리빙하여 출력한다. 이때, 본 발명의 일 실시예에 따른 인터리빙 방법에서는 2개의 메모리에 대한 충돌없이 병렬 처리가 가능하다.

- 서브블록 인터리버 입력 비트

bank 0: d⁽ⁱ⁾ ₀, d⁽ⁱ⁾ ₂, d⁽ⁱ⁾ ₄,,d⁽ⁱ⁾ _2k,,d⁽ⁱ⁾ ₆₂, k=0,1,2,…,31, i=0,1,2

bank 1: d⁽ⁱ⁾ ₁, d⁽ⁱ⁾ ₃, d⁽ⁱ⁾ ₅,,d⁽ⁱ⁾ _2k+1,,d⁽ⁱ⁾ ₆₃, k=0,1,2,…,31, i=0,1,2

- 서브블록 인터리버 출력 비트

bank 0: v⁽ⁱ⁾ ₀, v⁽ⁱ⁾ ₂, v⁽ⁱ⁾ ₄,,v⁽ⁱ⁾ _2k,,v⁽ⁱ⁾ ₆₂, k=0,1,2,…,31, i=0,1,2

bank 1: v⁽ⁱ⁾ ₁, v⁽ⁱ⁾ ₃, v⁽ⁱ⁾ ₅,,v⁽ⁱ⁾ _2k+1,,d⁽ⁱ⁾ ₆₃, k=0,1,2,…,31, i=0,1,2

- 서브블록 인터리버의 주요 파라미터

, 여기서 f₁=3, f₂=4

또는, 하기와 같이 본 발명의 일 실시예에 따른 서브블록 인터리버에 입력 데이터 길이 D=64인 데이터가 4 비트씩 병렬 입력되는 경우 도 7 및 도 8에 도시한 바와 같이, 각각 4개의 메모리에 저장되며 이에 대한 출력 데이터는 각 메모리의 데이터를 상술한 방법에 따라 인터리빙하여 출력한다. 이때, 본 발명의 일 실시예에 따른 인터리빙 방법에서는 4개의 메모리에 대한 충돌없이 병렬 처리가 가능하다.

- 서브블록 인터리버 입력 비트

bank 0: d⁽ⁱ⁾ ₀, d⁽ⁱ⁾ ₄, d⁽ⁱ⁾ ₈,, d⁽ⁱ⁾ _4k,, d⁽ⁱ⁾ ₆₀, k=0,1,2,…,15, i=0,1,2

bank 1: d⁽ⁱ⁾ ₁, d⁽ⁱ⁾ ₅, d⁽ⁱ⁾ ₉,, d⁽ⁱ⁾ _4k+1,, d⁽ⁱ⁾ ₆₁, k=0,1,2,…,15, i=0,1,2

bank 2: d⁽ⁱ⁾ ₂, d⁽ⁱ⁾ ₆, d⁽ⁱ⁾ ₁₀,, d⁽ⁱ⁾ _4k+2,, d⁽ⁱ⁾ ₆₂, k=0,1,2,…,15, i=0,1,2

bank 3: d⁽ⁱ⁾ ₃, d⁽ⁱ⁾ ₇, d⁽ⁱ⁾ ₁₁,, d⁽ⁱ⁾ _4k+3,, d⁽ⁱ⁾ ₆₃, k=0,1,2,…,15, i=0,1,2

- 서브블록 인터리버 출력 비트

bank 0: v⁽ⁱ⁾ ₀, v⁽ⁱ⁾ ₄, v⁽ⁱ⁾ ₈,, v⁽ⁱ⁾ _4k,, v⁽ⁱ⁾ ₆₀, k=0,1,2,…,15, i=0,1,2

bank 1: v⁽ⁱ⁾ ₁, v⁽ⁱ⁾ ₅, v⁽ⁱ⁾ ₉,, v⁽ⁱ⁾ _4k+1,, v⁽ⁱ⁾ ₆₁, k=0,1,2,…,15, i=0,1,2

bank 2: v⁽ⁱ⁾ ₂, v⁽ⁱ⁾ ₆, v⁽ⁱ⁾ ₁₀,, v⁽ⁱ⁾ _4k+2,, v⁽ⁱ⁾ ₆₂, k=0,1,2,…,15, i=0,1,2

bank 3: v⁽ⁱ⁾ ₃, v⁽ⁱ⁾ ₇, v⁽ⁱ⁾ ₁₁,, v⁽ⁱ⁾ _4k+3,, v⁽ⁱ⁾ ₆₃, k=0,1,2,…,15, i=0,1,2

- 서브블록 인터리버의 주요 파라미터

, 여기서 f₁=3, f₂=4

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

1. 복수의 인터리버를 포함하는 데이터 레이트 매칭 장치의 데이터 레이트 매칭 방법에 있어서,
   상기 복수의 인터리버 각각에 직렬 또는 병렬로 입력된 부호화된 입력 데이터의 길이(D)에 기초하여 제1 파라미터(f₁) 집합을 산출하는 단계;
   상기 입력 데이터의 길이(D)값을 구성하는 소수의 집합에 기초하여 제2 파라미터(f₂) 집합을 산출하는 단계; 및
   상기 제1 파라미터(f₁) 집합, 상기 제2 파라미터 (f₂) 집합 및 상기 입력 데이터의 길이(D)에 기초하여 인터리빙을 수행하는 단계를 포함하는 이동통신 시스템의 데이터 레이트 매칭 방법.
2. 제1항에 있어서, 상기 제1 파라미터(f₁) 집합을 산출하는 단계는,
   상기 입력 데이터의 길이(D)가 2의 배수가 아니거나 4의 배수인 경우에는 상기 제1 파라미터(f₁) 및 상기 입력 데이터의 길이(D)의 최대 공약수가 1을 만족하는 모든 값을 상기 제1 파라미터로 산출하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 방법.
3. 제1항에 있어서, 상기 제1 파라미터(f₁) 집합을 산출하는 단계는,
   상기 입력 데이터의 길이(D)가 2의 배수이고, 4의 배수가 아닌 경우에는 상기 제1 파라미터(f₁) 및 상기 입력 데이터의 길이(D)의 1/2의 최대 공약수가 1을 만족하는 모든 값을 상기 제1 파라미터로 산출하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 방법.
4. 제1항에 있어서, 상기 제2 파라미터(f₂) 집합을 산출하는 단계는,
   상기 입력 데이터의 길이(D)가 2의 배수가 아니거나 4의 배수인 경우 수학식 "

   

   인 모든 p" (여기서, P는 상기 입력 데이터의 길이(D)의 약수 중 소수의 집합, p는 상기 소수의 집합의 원소)를 이용하여 상기 제2 파라미터(f₂) 집합을 산출하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 방법.
5. 제1항에 있어서, 상기 제2 파라미터(f₂) 집합을 산출하는 단계는,
   상기 입력 데이터의 길이(D)가 2의 배수이고 4의 배수가 아닌 경우, 제1 파라미터(f₁) 및 제2 파라미터(f₂)를 더한값이 홀수이고, 수학식 "

   

   인 모든 p" 를 이용하여 상기 제2 파라미터(f₂) 집합을 산출하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 방법.
6. 제1항에 있어서, 상기 인터리빙을 수행하는 단계는
   수학식 "

   

   "(여기서, k=0,1,,K_Π 이고, K_Π 는 매트릭스의 크기를 의미)에 상기 제1 파라미터(f₁) 및 상기 제2 파라미터(f₂)를 적용하여 인터리빙된 출력 데이터를 생성하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 방법.
7. 직렬 또는 병렬로 입력된 부호화된 입력 데이터의 길이(D)에 기초하여 제1 파라미터(f₁) 집합을 산출하고, 상기 입력 데이터의 길이(D)값을 구성하는 소수의 집합에 기초하여 제2 파라미터(f₂) 집합을 산출하며, 상기 제1 파라미터(f₁) 집합, 상기 제2 파라미터 (f₂) 집합 및 상기 입력 데이터의 길이(D)에 기초하여 인터리빙을 각각 수행하는 복수의 서브블록 인터리버를 포함하는 복수의 서브블록 인터리버를 포함하는 이동통신 시스템의 데이터 레이트 매칭 장치.
8. 제7항에 있어서,
   상기 복수의 서브블록 인터리버는 각각 상기 입력 데이터의 길이(D)가 2의 배수가 아니거나 4의 배수인 경우에는 상기 제1 파라미터(f₁) 및 상기 입력 데이터의 길이(D)의 최대 공약수가 1을 만족하는 모든 값을 상기 제1 파라미터로 산출하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 장치.
9. 제7항에 있어서,
   상기 복수의 서브블록 인터리버는 각각 상기 입력 데이터의 길이(D)가 2의 배수이고, 4의 배수가 아닌 경우에는 상기 제1 파라미터(f₁) 및 상기 입력 데이터의 길이(D)의 1/2의 최대 공약수가 1을 만족하는 모든 값을 상기 제1 파라미터로 산출하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 장치.
10. 제7항에 있어서,
    상기 복수의 서브블록 인터리버는 각각 상기 입력 데이터의 길이(D)가 2의 배수가 아니거나 4의 배수인 경우 수학식 "

    

    인 모든 p" (여기서, P는 상기 입력 데이터의 길이(D)의 약수 중 소수의 집합, p는 상기 소수의 집합의 원소)를 이용하여 상기 제2 파라미터(f₂) 집합을 산출하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 장치.
11. 제7항에 있어서,
    상기 복수의 서브블록 인터리버는 각각 상기 입력 데이터의 길이(D)가 2의 배수이고 4의 배수가 아닌 경우, 제1 파라미터(f₁) 및 제2 파라미터(f₂)를 더한값이 홀수이고, 수학식 "

    

    인 모든 p"를 이용하여 상기 제2 파라미터(f₂) 집합을 산출하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 장치.
12. 제7항에 있어서,
    상기 복수의 서브블록 인터리버는 각각 수학식

    

    (여기서, k=0,1,,K_Π 이고, K_Π 는 매트릭스의 크기를 의미)에 상기 제1 파라미터(f₁) 및 상기 제2 파라미터(f₂)를 적용하여 인터리빙된 출력 데이터를 생성하는 것을 특징으로 하는 이동통신 시스템의 데이터 레이트 매칭 장치.
    

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