KR20120068312A - 펄스 신호 생성 회로와 그의 동작 방법 - Google Patents

펄스 신호 생성 회로와 그의 동작 방법 Download PDF

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Abstract

예정된 펄스 폭을 가지는 펄스 신호를 입력받아 그 펄스 폭을 조절하여 원하는 펄스 폭을 가지는 펄스 신호를 생성하기 위한 펄스 신호 생성 회로에 관한 것으로, 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받아 전달하기 위한 전달 경로, 제어 신호에 응답하여 예정된 전하량을 상기 전달 경로에 반영하여 상기 전달 경로를 통해 전달되는 신호의 펄스 폭을 조절하기 위한 펄스 조절부, 및 상기 전달 경로를 통해 전달된 신호에 대응하는 제2 펄스 신호를 출력하기 위한 펄스 출력부를 구비하는 펄스 신호 생성 회로를 제공한다.

Description

펄스 신호 생성 회로와 그의 동작 방법{PULSE SIGNAL GENERATOR AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 예정된 펄스 폭을 가지는 펄스 신호를 입력받아 그 펄스 폭을 조절하여 원하는 펄스 폭을 가지는 펄스 신호를 생성하기 위한 펄스 신호 생성 회로와 그의 동작 방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 여러 가지 내부 동작을 수행하기 위하여 다양한 내부 회로를 구비하고 있다. 이러한 내부 회로 중에는 원하는 펄스 폭을 가지는 펄스 신호를 생성하기 위한 펄스 신호 생성 회로가 있다. 펄스 신호 생성 회로에서 생성되는 펄스 신호는 원하는 구간 동안 클럭 신호를 샘플링하거나 원하는 구간 동안 해당 회로를 활성화하기 위하여 사용된다.
도 1 은 기존의 펄스 신호 생성 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 펄스 신호 생성 회로는 신호 지연부(110)와, 펄스 출력부(120)를 구비한다.
신호 지연부(110)는 입력 펄스 신호(IN)를 예정된 시간만큼 지연시키기 위한 것으로, 다수의 인버터(inverter)를 구비한다. 여기서, 신호 지연부(210)는 짝수개(2n, 여기서 n 은 자연수)의 인버터로 구성된다. 펄스 출력부(120)는 입력 펄스 신호(IN)와 신호 지연부(110)의 출력 신호에 응답하여 출력 펄스 신호(OUT)를 출력한다.
도 2 는 도 1 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 파형도이다. 설명의 편의를 위하여, 입력 펄스 신호(IN)가 논리'로우(low)'의 펄스 구간을 가지는 것을 일례로 하였다.
도 1 및 도 2 를 참조하면, 입력 펄스 신호(IN)는 신호 지연부(110)와, 펄스 출력부(120)로 입력된다. 우선, 출력 펄스 신호(OUT)는 입력 펄스 신호(IN)가 논리'하이(high)'에서 논리'로우'로 천이하는 시점에 응답하여 논리'하이'에서 논리'로우'로 천이한다. 이어서, 신호 지연부(210)는 다수의 짝수개의 인버터로 구성되며, 제1 인버터(INV1)는 입력 펄스 신호(IN)를 반전 지연하여 출력(D_INV1)하며, 제2 인버터(INV2)는 제1 인버터(INV1)의 출력 신호(D_INV1)를 반전 지연하여 출력(D_INV2)한다. 이후, 펄스 출력부(120)는 입력 펄스 신호(IN)와 신호 지연부(110)의 출력 신호(D_INV2n)에 응답하여 출력 펄스 신호(OUT)를 생성하는데, 출력 펄스 신호(OUT)는 신호 지연부(120)의 출력 신호(D_INV2n)가 논리'로우'에서 논리'하이'로 천이하는 시점에 응답하여 논리'로우'에서 논리'하이'로 천이한다.
결국, 출력 펄스 신호(OUT)는 신호 지연부(110)에서 반영되는 지연 시간에 대응하는 펄스 폭을 가지게 된다.
한편, 도 1 및 도 2 에서 살펴본 바와 같이 입력 펄스 신호(IN)는 신호 지연부(110)에 입력되어 예정된 시간만큼 지연되어 출력된다. 이때, 신호 지연부(110)는 다수의 인버터(INV1, INV2, ... INV2n)로 구성되며, 이로 인하여 아래와 같은 문제점을 야기한다.
우선, 신호 지연부(110)는 입력 펄스 신호(IN)를 반전 지연하는 동작을 수행하는데, 이와 같은 동작은 주변 회로의 커플링 현상을 비롯한 다양한 오동작을 유발하며 비교적 많은 전력 소모가 발생한다. 또한, 출력 펄스 신호(OUT)의 펄스 폭을 넓게 하기 위해서는 더욱 많은 개수의 인버터를 구비해야하며, 이는 위에서 설명한 문제점이 더욱 심화 될 뿐만 아니라 레이아웃이 더욱 커지고 배선이 더욱 복잡해 지는 문제점을 가진다.
본 발명의 실시 예는 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받아 전달하기 위한 전달 경로에 예정된 전하량을 반영하여 제1 펄스 신호의 펄스 폭을 조절하는 펄스 신호 생성 회로를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 펄스 신호 생성 회로는, 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받아 전달하기 위한 전달 경로; 제어 신호에 응답하여 예정된 전하량을 상기 전달 경로에 반영하여 상기 전달 경로를 통해 전달되는 신호의 펄스 폭을 조절하기 위한 펄스 조절부; 및 상기 전달 경로를 통해 전달된 신호에 대응하는 제2 펄스 신호를 출력하기 위한 펄스 출력부를 구비한다.
특히, 상기 제어 신호는 상기 제1 펄스 신호 또는 제2 펄스 신호에 대응하는 신호인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 펄스 신호 생성 회로는, 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받기 위한 펄스 입력부; 제어 신호에 응답하여 예정된 전하량을 상기 펄스 입력부의 출력단에 반영하여 상기 펄스 입력부에서 출력되는 신호의 펄스 폭을 조절하기 위한 펄스 조절부; 및 상기 펄스 입력부의 출력단을 통해 전달된 신호에 대응하는 제2 펄스 신호를 출력하기 위한 펄스 출력부를 구비한다.
특히, 상기 제2 펄스 신호는 상기 제1 펄스 신호의 제1 및 제2 천이 시점 중 어느 하나를 상기 예정된 전하량에 대응하는 시간만큼 지연시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 펄스 신호 생성 회로는, 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받기 위한 펄스 입력부; 제1 전원 전압단과 공통 노드 사이에 연결되고 상기 제1 펄스 신호를 게이트로 입력받는 제1 MOS 트랜지스터; 상기 펄스 입력부의 출력단과 상기 공통 노드 사이에 연결되고 상기 제1 펄스 신호를 게이트로 입력받는 제2 MOS 트랜지스터; 상기 공통 노드와 제2 전원 전압단 사이에 연결되는 캐패시터; 및 상기 펄스 입력부의 출력단을 통해 전달된 신호에 대응하는 제2 펄스 신호를 출력하기 위한 펄스 출력부를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 펄스 신호 생성 회로의 동작 방법은, 제1 및 제2 레벨을 가지며, 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받는 단계; 상기 제1 레벨의 상기 제1 펄스 신호에 응답하여 예정된 전원 전압을 충전하는 단계; 및 상기 제1 펄스 신호가 상기 제1 레벨에서 상기 제2 레벨로 천이하는 시점에 상기 충전하는 단계에서 충전된 전하량을 상기 제1 펄스 신호에 반영하여 제2 펄스 신호를 출력하는 단계를 포함한다.
특히, 상기 제2 펄스 신호는 상기 제1 펄스 신호가 상기 제1 레벨에서 상기 제2 레벨로 천이한 이후 상기 충전된 전하량에 대응하는 시간만큼 지연된 시점에 천이하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 펄스 신호 생성 회로는 제1 펄스 신호가 전달되는 전달 경로에 제어 신호에 응답하여 예정된 전하량을 반영함으로써, 제1 펄스 신호의 펄스 폭을 조절하고 이를 제2 펄스 신호로 출력하는 것이 가능하다.
본 발명은 전하량에 따라 펄스 신호의 펄스 폭을 조절함으로써, 인버터의 반전 지연 동작에서 기인하는 여러 가지 오동작을 막아줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 펄스 신호의 펄스 폭을 넓게 하는데 있어서 회로 면적이 크게 증가하지 않기 때문에, 펄스 신호 생성 회로의 크기를 최소화할 수 있는 효과를 얻을 수 있다.
도 1 은 기존의 펄스 신호 생성 회로를 설명하기 위한 회로도.
도 2 는 도 1 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 파형도.
도 3 은 본 발명의 제1 실시 예에 따른 펄스 신호 생성 회로를 설명하기 위한 회로도.
도 4 는 도 3 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 파형도.
도 5 는 본 발명의 제2 실시 예에 따른 펄스 신호 생성 회로를 설명하기 위한 회로도.
도 6 은 도 5 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 파형도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 제1 실시 예에 따른 펄스 신호 생성 회로를 설명하기 위한 회로도이다.
도 3 을 참조하면, 펄스 신호 생성 회로는 펄스 입력부(310)와, 펄스 조절부(320), 및 펄스 출력부(330)를 구비한다.
펄스 입력부(310)는 입력 펄스 신호(IN)를 입력받기 위한 것으로, 입력 펄스 신호(IN)를 입력받아 반전하여 출력단인 'A' 노드로 출력하는 제1 인버터(INV1)로 구성된다. 본 발명의 제1 실시 예에 따른 펄스 신호 생성 회로는 입력 펄스 신호(IN)를 전달하기 위한 전달 경로를 구비하고 있으며, 제1 실시 예에서는 제1 인버터(INV1)와 자신의 출력단이 전달 경로에 포함될 수 있다.
펄스 조절부(320)는 제어 신호 역할을 수행하는 입력 펄스 신호(IN)에 응답하여 예정된 전하량을 전달 경로에 반영하여 제1 인버터(INV1)의 출력 신호의 펄스 폭을 조절하기 위한 것으로, 전하 공급부(321)와, 전하 충전부(322), 및 전하 전달부(323)를 구비한다.
여기서, 전하 공급부(321)는 입력 펄스 신호(IN)에 응답하여 공급 전원 전압(VDD)을 전하 충전부(322)로 공급하기 위한 것으로, 공급 전원 전압(VDD)과 공통 노드인 'B' 노드 사이에 소오스-드레인 경로가 형성되고 입력 펄스 신호(IN)가 게이트에 연결된 제1 MOS 트랜지스터(TR1)를 구비한다. 이어서, 전하 충전부(322)는 전하 공급부(321)로부터 전달된 전하를 충전하기 위한 것으로, 'B' 노드와 접지 전원 전압(VSS) 사이에 연결된 캐패시터(C)를 구비한다. 마지막으로, 전하 전달부(323)는 입력 펄스 신호(IN)에 응답하여 전하 충전부(322)에 충전된 전하를 전달 경로인 'A' 노드로 전달하기 위한 것으로, 'A' 노드와 'B' 노드 사이에 소오스-드레인 경로가 형성되고 입력 펄스 신호(IN)가 게이트에 연결된 제2 MOS 트랜지스터(TR2)를 구비한다.
한편, 펄스 출력부(330)는 전달 경로를 통해 전달된 신호, 즉 펄스 조절부(320)에 의하여 펄스 폭이 조절된 'A' 노드의 신호에 대응하여 출력 펄스 신호(OUT)를 출력하기 위한 것으로, 'A' 노드의 펄스 신호를 반전하여 출력 펄스 신호(OUT)로 출력하는 제2 인버터(INV2)로 구성된다.
도 4 는 도 3 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 파형도이다. 설명의 편의를 위하여, 입력 펄스 신호(IN)가 논리'로우'의 펄스 구간을 가지는 것을 일례로 하였다.
도 3 및 도 4 를 참조하면, 입력 펄스 신호(IN)는 펄스 입력부(310)와 펄스 조절부(320)로 입력된다. 우선, 입력 펄스 신호(IN)가 논리'하이'에서 논리'로우'로 천이하는 시점에 'A' 노드는 논리'로우'에서 논리'하이'로 천이한다. 이어서, 이와 함께 전하 공급부(321)는 활성화되어 공급 전원 전압(VDD)을 전하 충전부(322)에 공급하고, 전하 전달부(323)는 비활성화된다. 즉, 제1 MOS 트랜지스터(TR1)는 입력 펄스 신호(IN)에 응답하여 턴 온(turn on) 되어 캐패시터(C)에 공급 전원 전압(VDD)을 공급하고, 제2 MOS 트랜지스터(TR2)는 입력 펄스 신호(IN)에 응답하여 턴 오프(turn off) 된다.
다음으로, 입력 펄스 신호(IN)가 논리'로우'에서 논리'하이'로 천이하는 시점에 전하 전달부(323)는 활성화되어 전하 충전부(322)에 충전된 전하를 'A' 노드로 전달하고, 전하 공급부(321)는 비활성화된다. 즉, 제2 MOS 트랜지스터(TR2)는 입력 펄스 신호(IN)에 응답하여 턴 온 되어 캐패시터(C)에 충전된 전하를 'A' 노드로 전달하고, 제1 MOS 트랜지스터(TR1)는 입력 펄스 신호(IN)에 응답하여 턴 오프 된다. 따라서, 'A' 노드는 캐패시터(C)와 연결되며 캐패시터(C)에 충전된 전하량에 대응하는 시간만큼 느리게 논리'로우'로 천이하게 된다.
다시 말하면, 출력 펄스 신호(OUT)는 입력 펄스 신호(IN)가 논리'로우'로 천이하는 시점에 논리'하이'에서 논리'로우'로 천이하며, 입력 펄스 신호(IN)가 논리'하이'로 천이한 이후 캐패시터(C)에 충전된 전하량에 대응하는 시간만큼 지연된 시점에 논리'로우'에서 논리'하이'로 천이한다.
도 5 는 본 발명의 제2 실시 예에 따른 펄스 신호 생성 회로를 설명하기 위한 회로도이다.
도 5 를 참조하면, 펄스 신호 생성 회로는 펄스 입력부(510)와, 펄스 조절부(520), 및 펄스 출력부(530)를 구비한다. 제2 실시 예는 도 3 의 제1 실시 예와 비교하여 펄스 조절부(520)의 구성이 다르다. 설명의 편의를 위하여 펄스 입력부(510)와 펄스 출력부(530)의 자세한 회로 구성은 생략하기로 한다.
펄스 조절부(320)는 접지 전원 전압(VSS)과 공통 노드인 'B' 노드 사이에 소오스-드레인 경로가 형성되고 입력 펄스 신호(IN)가 게이트에 연결된 제1 MOS 트랜지스터(TR1)와, 'B' 노드와 공급 전원 전압(VDD) 사이에 연결된 캐패시터(C), 및'A' 노드와 'B' 노드 사이에 소오스-드레인 경로가 형성되고 입력 펄스 신호(IN)가 게이트에 연결된 제2 MOS 트랜지스터(TR2)를 구비한다.
도 6 은 도 5 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 파형도이다. 설명의 편의를 위하여, 입력 펄스 신호(IN)가 논리'하이'의 펄스 구간을 가지는 것을 일례로 하였다.
도 5 및 도 6 을 참조하면, 입력 펄스 신호(IN)는 펄스 입력부(510)와 펄스 조절부(520)로 입력된다. 우선, 입력 펄스 신호(IN)가 논리'로우'에서 논리'하이'로 천이하는 시점에 'A' 노드는 논리'하이'에서 논리'로우'로 천이한다. 이어서, 이와 함께 제1 MOS 트랜지스터(TR1)는 입력 펄스 신호(IN)에 응답하여 턴 온 되어 캐패시터(C)에 접지 전원 전압(VSS)을 공급하고, 제2 MOS 트랜지스터(TR2)는 입력 펄스 신호(IN)에 응답하여 턴 오프 된다.
다음으로, 입력 펄스 신호(IN)가 논리'하이'에서 논리'로우'로 천이하는 시점에 제2 MOS 트랜지스터(TR2)는 입력 펄스 신호(IN)에 응답하여 턴 온 되어 캐패시터(C)에 충전된 전하를 'A' 노드로 전달하고, 제1 MOS 트랜지스터(TR1)는 입력 펄스 신호(IN)에 응답하여 턴 오프 된다. 따라서, 'A' 노드는 캐패시터(C)와 연결되며 캐패시터(C)에 충전된 전하량에 대응하는 시간만큼 느리게 논리'하이'로 천이하게 된다.
다시 말하면, 출력 펄스 신호(OUT)는 입력 펄스 신호(IN)가 논리'하이'로 천이하는 시점에 논리'로우'에서 논리'하이'로 천이하며, 입력 펄스 신호(IN)가 논리'로우'로 천이한 이후 캐패시터(C)에 충전된 전하량에 대응하는 시간만큼 지연된 시점에 논리'하이'에서 논리'로우'로 천이한다.
전술한 바와 같이, 본 발명의 제1 및 제2 실시 예에 다른 펄스 신호 생성 회로는 캐패시터(C)의 충전량에 대응하는 펄스 폭을 가지는 출력 펄스 신호(OUT)를 생성하는 것이 가능하다. 따라서, 펄스 폭을 조절해야하는 경우 캐패시터(C)의 용량을 그에 맞게 설계하기만 하면 되기 때문에 펄스 신호 생성 회로의 레이아웃을 최소화하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 입력 펄스 신호(IN)를 제어 신호로 사용하는 경우를 일례로 하여 설명하였으나, 본 발명은 출력 펄스 신호(OUT)를 제어 신호로 사용하는 경우도 적용할 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 펄스 입력부 320 : 펄스 조절부
330 : 펄스 출력부

Claims (21)

  1. 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받아 전달하기 위한 전달 경로;
    제어 신호에 응답하여 예정된 전하량을 상기 전달 경로에 반영하여 상기 전달 경로를 통해 전달되는 신호의 펄스 폭을 조절하기 위한 펄스 조절부; 및
    상기 전달 경로를 통해 전달된 신호에 대응하는 제2 펄스 신호를 출력하기 위한 펄스 출력부
    를 구비하는 펄스 신호 생성 회로.
  2. 제1항에 있어서,
    상기 제어 신호는 상기 제1 펄스 신호 또는 제2 펄스 신호에 대응하는 신호인 것을 특징으로 하는 펄스 신호 생성 회로.
  3. 제1항에 있어서,
    상기 제어 신호는 상기 제1 펄스 신호가 비활성화된 이후 활성화되는 것을 특징으로 하는 펄스 신호 생성 회로.
  4. 제1항에 있어서,
    상기 펄스 조절부는,
    상기 제어 신호에 응답하여 예정된 전원 전압을 공급하기 위한 전하 공급부;
    상기 전하 공급부로부터 전달된 전하를 충전하기 위한 전하 충전부; 및
    상기 제어 신호에 응답하여 상기 전하 충전부에 충전된 전하를 상기 전달 경로로 전달하기 위한 전하 전달부를 구비하는 것을 특징으로 하는 펄스 신호 생성 회로.
  5. 제4항에 있어서,
    상기 전하 공급부가 상기 예정된 전원 전압을 상기 전하 충전부에 공급하는 구간에서 상기 전하 전달부는 비활성화되는 것을 특징으로 하는 펄스 신호 생성 회로.
  6. 제4항에 있어서,
    상기 전하 전달부가 상기 전하 충전부에 충전된 전하를 상기 전달 경로로 전달하는 구간에서 상기 전하 공급부는 비활성화되는 것을 특징으로 하는 펄스 신호 생성 회로.
  7. 제1항에 있어서,
    상기 제2 펄스 신호는 상기 제1 펄스 신호의 제1 및 제2 천이 시점 중 어느 하나를 상기 예정된 전하량에 대응하는 시간만큼 지연시키는 것을 특징으로 하는 펄스 신호 생성 회로.
  8. 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받기 위한 펄스 입력부;
    제어 신호에 응답하여 예정된 전하량을 상기 펄스 입력부의 출력단에 반영하여 상기 펄스 입력부에서 출력되는 신호의 펄스 폭을 조절하기 위한 펄스 조절부; 및
    상기 펄스 입력부의 출력단을 통해 전달된 신호에 대응하는 제2 펄스 신호를 출력하기 위한 펄스 출력부
    를 구비하는 펄스 신호 생성 회로.
  9. 제8항에 있어서,
    상기 제2 펄스 신호는 상기 제1 펄스 신호의 제1 및 제2 천이 시점 중 어느 하나를 상기 예정된 전하량에 대응하는 시간만큼 지연시키는 것을 특징으로 하는 펄스 신호 생성 회로.
  10. 제8항에 있어서,
    상기 제어 신호는 상기 제1 펄스 신호 또는 제2 펄스 신호에 대응하는 신호인 것을 특징으로 하는 펄스 신호 생성 회로.
  11. 제8항에 있어서,
    상기 펄스 조절부는,
    상기 제어 신호에 응답하여 예정된 전원 전압을 공급하기 위한 전하 공급부;
    상기 전하 공급부로부터 전달된 전하를 충전하기 위한 전하 충전부; 및
    상기 제어 신호에 응답하여 상기 전하 충전부에 충전된 전하를 상기 전달 경로로 전달하기 위한 전하 전달부를 구비하는 것을 특징으로 하는 펄스 신호 생성 회로.
  12. 제11항에 있어서,
    상기 전하 공급부가 상기 예정된 전원 전압을 상기 전하 충전부에 공급하는 구간에서 상기 전하 전달부는 비활성화되는 것을 특징으로 하는 펄스 신호 생성 회로.
  13. 제11항에 있어서,
    상기 전하 전달부가 상기 전하 충전부에 충전된 전하를 상기 펄스 입력부의 출력단으로 전달하는 구간에서 상기 전하 공급부는 비활성화되는 것을 특징으로 하는 펄스 신호 생성 회로.
  14. 제8항에 있어서,
    상기 제어 신호는 상기 제1 펄스 신호가 비활성화된 이후 활성화되는 것을 특징으로 하는 펄스 신호 생성 회로.
  15. 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받기 위한 펄스 입력부;
    제1 전원 전압단과 공통 노드 사이에 연결되고 상기 제1 펄스 신호를 게이트로 입력받는 제1 MOS 트랜지스터;
    상기 펄스 입력부의 출력단과 상기 공통 노드 사이에 연결되고 상기 제1 펄스 신호를 게이트로 입력받는 제2 MOS 트랜지스터;
    상기 공통 노드와 제2 전원 전압단 사이에 연결되는 캐패시터; 및
    상기 펄스 입력부의 출력단을 통해 전달된 신호에 대응하는 제2 펄스 신호를 출력하기 위한 펄스 출력부
    를 구비하는 펄스 신호 생성 회로.
  16. 제15항에 있어서,
    상기 제1 전원 전압단은 공급 전원 전압을 인가받고, 상기 제2 전원 전압단은 접지 전원 전압을 인가받는 것을 특징으로 하는 펄스 신호 생성 회로.
  17. 제15항에 있어서,
    상기 제1 전원 전압단은 접지 전원 전압을 인가받고, 상기 제2 전원 전압단은 공급 전원 전압을 인가받는 것을 특징으로 하는 펄스 신호 생성 회로.
  18. 제1 및 제2 레벨을 가지며, 예정된 펄스 폭을 가지는 제1 펄스 신호를 입력받는 단계;
    상기 제1 레벨의 상기 제1 펄스 신호에 응답하여 예정된 전원 전압을 충전하는 단계; 및
    상기 제1 펄스 신호가 상기 제1 레벨에서 상기 제2 레벨로 천이하는 시점에 상기 충전하는 단계에서 충전된 전하량을 상기 제1 펄스 신호에 반영하여 제2 펄스 신호를 출력하는 단계
    를 포함하는 펄스 신호 생성 회로의 동작 방법
  19. 제18항에 있어서,
    상기 제2 펄스 신호는 상기 제1 펄스 신호가 상기 제1 레벨에서 상기 제2 레벨로 천이한 이후 상기 충전된 전하량에 대응하는 시간만큼 지연된 시점에 천이하는 것을 특징으로 하는 펄스 신호 생성 회로의 동작 방법.
  20. 제18항에 있어서,
    상기 제2 펄스 신호를 출력하는 단계는,
    상기 제1 펄스 신호에 응답하여 상기 제1 펄스 신호를 입력받는 단계의 출력단으로 상기 충전된 전하량을 전달하는 단계; 및
    상기 제1 펄스 신호에 상기 충전된 전하량을 반영하여 상기 제2 펄스 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 펄스 신호 생성 회로의 동작 방법.
  21. 제20항에 있어서,
    상기 충전하는 단계와 상기 전달하는 단계는 서로 다른 동작 구간을 가지는 것을 특징으로 하는 펄스 신호 생성 회로의 동작 방법.
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