KR20120064503A - 파이프라인 아날로그 디지털 변환기 - Google Patents

파이프라인 아날로그 디지털 변환기 Download PDF

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남재원
전영득
조영균
권종기
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Abstract

본 발명에 따른 파이프라인 아날로그 디지털 변환기는, 유한 전압이득 연산증폭기 및 커패시터 부정합에 따른 파이프라인 변환단 이득 에러 및 오프셋 에러를 디지털 보정회로를 사용하여 에러 계측 및 보정한다. 본 발명에 따른 파이프라인 아날로그 디지털 변환기는, 변환단에서 발생하는 에러를 계측하고 보정하는 파이프라인 변환단 에러 계측 및 보정 회로를 구비함으로써, 변환단의 에러를 최소화시키고, 칩 구현 면적 및 전력 소모를 줄일 수 있다.

Description

파이프라인 아날로그 디지털 변환기{PIPELINED ANALOG DIGITAL CONVERTOR}
본 발명은 파이프라인 아날로그 디지털 변환기에 관한 것이다.
HDTV와 같은 영상 시스템에서는 10비트에서 12비트 수준의 높은 해상도와 수십에서 수백 MHz 수준의 높은 샘플링 속도를 갖는 고성능의 아날로그-디지털 코드변환 기(Analog-to-Digital Converter, 이하 'ADC'라 함)가 요구되고 있다. 다양한 종ADC 구조 중에서 고속 신호 처리 사양과 고해상도 조건을 동시에 만족하기 위해 파이프라인 구조를 많이 적용하고 있는 추세이다.
일반적인 파이프라인 아날로그 디지털 변환기는, 커패시터 부정합 및 충분하지 못한 연산 증폭기의 DC 전압 이득 특성을 갖는 변환단으로 인하여 오프셋 및 변환단 이득 에러를 야기할 수 있다. 일반적인 파이프라인 아날로그 디지털 변환기는, 이러한 문제를 해결하기 위해서 연산 증폭기의 전력 소모, 구현 면적, 캐퍼시터 면적을 증가시켜야하는 문제점을 갖는다.
본 발명은 상술된 문제점을 해결하기 위하여 변환단에서 발생되는 오프셋 및 변환단 이득 에러를 보정하고, 구현 면적을 최소화시키는 파이프라인 아날로그 디지털 변환기를 제공하는데 있다.
본 발명의 실시 예에 따른 파이프라인 아날로그 디지털 변환기는, 직렬 연결된 제 1 내지 제 K(K는 1보다 큰 정수) 변환단들을 포함하고, 상기 변환단들 각각은, 복수의 클록 신호들에 응답하여 입력 전압을 B(상기 B는 자연수) 비트의 디지털 코드로 변환하고 잔류 전압을 출력하고, 상기 변환단들은 에러 계측 대상이 되는 변환단을 갖는 상위 변환부 및 상기 상위 변환부에 직렬 연결된 적어도 하나의 변환단을 갖는 하위 변환부로 구분되는 변환단부; 상기 하위 변환부로부터 출력되는 적어도 하나의 디지털 코드를 입력받아 데이터 교정 동작을 수행하는 제 1 디지털 정정회로; 상기 상위 변환부의 에러를 계측하고, 상기 계측된 에러를 이용하여 상기 제 1 디지털 정정회로로부터 출력 값을 보정하는 파이프라인 변환단 에러 계측 및 보정회로; 및 상기 상위 변환부로부터 출력되는 적어도 하나의 디지털 코드와 상기 파이프라인 변환단 에러 계측 및 보정회로의 출력 값을 입력받아 데이터 교정 동작을 수행하는 제 2 디지털 정정회로를 포함한다.
실시 예에 있어서, 상기 제 1 내지 제 K 변환단들 각각은, 상기 복수의 클록 신호들에 응답하여 2B-1 비트의 디지털 코드를 아날로그 신호로 변환하고, 상기 입력 전압에서 상기 변환된 아날로그 신호를 뺌으로써 상기 잔류 전압을 출력하는 멀티플라잉 디지털 아날로그 변환기; 및 상기 입력 전압을 상기 2B-1 비트의 디지털 코드 및 상기 B 비트의 디지털 코드로 변환하는 아날로그 디지털 서브 변환기를 포함한다.
실시 예에 있어서, 상기 멀티플라잉 디지털 아날로그 변환기는, 상기 복수의 클록 신호들 중 제 1 클록 신호에 응답하여 상기 입력 전압을 표본화시키는 표본화기; 상기 복수의 클록 신호들 중 제 2 클록 신호에 응답하여 상기 2B-1 비트의 디지털 코드를 아날로그 신호로 변환하는 디지털 아날로그 변환기; 상기 표본화기의 출력 값에서 상기 디지털 아날로그 변환기의 출력 값을 빼는 뺄셈기; 및 상기 제 2 클록 신호에 응답하여 상기 뺄셈기의 출력 값을 증폭하여 상기 잔류 전압을 출력하는 잔류 전압 증폭기를 포함한다.
실시 예에 있어서, 상기 아날로그 디지털 서브 변환기는, 상기 복수의 클록 신호들 중 제 1 클록 신호에 응답하여 상기 입력 전압을 표본화시키는 표본화기; 상기 표본화기의 출력 값을 증폭하는 전처리 증폭기열; 상기 복수의 클록 신호들 중 제 2 클록 신호에 응답하여 상기 증폭기열의 출력 값을 래치하여 상기 2B-1 비트의 디지털 코드를 출력하는 래치열; 및 상기 래치열의 출력 값을 입력받아 상기 B 비트의 디지털 코드로 디코딩하는 디코더를 포함한다.
실시 예에 있어서, 상기 멀티플라잉 디지털 아날로그 변환기는, 상기 잔류 전압을 출력하는 연산 증폭기; 상기 복수의 클록 신호들 중 제 1 클록 신호 및 상기 제 1 클록 신호의 위상이 변경된 클록 신호에 응답하여 입력 신호를 표본화시키고, 상기 복수의 클록 신호등 중 제 2 클록 신호에 응답하여 상기 아날로그 디지털 서브 변환기로부터 출력된 상기 2B-1 비트의 디지털 코드를 아날로그 신호로 변환하고, 상기 변환된 아날로그 신호를 상기 연산 증폭기의 입력단으로 출력하는 적어도 하나의 제 1 스위치; 및 상기 제 1 클록 신호 및 상기 제 1 클록 신호의 위상이 변경된 상기 클록 신호에 응답하여 입력 신호를 표본화시키고, 상기 제 2 클록 신호에 응답하여 상기 연산 증폭기의 상기 입력단과 출력단을 연결하는 적어도 하나의 제 2 스위치를 포함한다.
실시 예에 있어서, 상기 제 1 클록 신호와 상기 제 2 클록 신호는 상보적인 신호이다.
실시 예에 있어서, 상기 파이프라인 변환단 에러 계측 및 보정회로는, 상기 제 1 변환단의 오프셋 및 이득을 계측하는 변환단 에러 계측 회로; 및 상기 계측된 오프셋 및 이득을 이용하여 상기 제 1 디지털 정정회로로부터 출력 값을 보정하는 변환단 에러 보정 회로를 포함한다.
실시 예에 있어서, 상기 변환단 에러 계측 회로는, 제 1 레지스터; 제 2 레지스터; 상기 제 1 디지털 정정회로의 출력 값을 상기 제 1 레지스터에 저장된 값과 비교하는 제 1 디지털 비교기; 상기 제 1 디지털 정정회로의 출력 값을 상기 제 2 레지스터에 저장된 값과 비교하는 제 2 디지털 비교기; 상기 제 1 디지털 비교기의 비교결과로써, 상기 제 1 디지털 정정회로의 출력 값이 상기 제 1 레지스터에 저장된 값보다 클 때 상기 제 1 레지스터에 저장된 값을 상기 제 1 디지털 정정회로의 출력 값으로 변경하는 제 1 업데이트 디코더; 및 상기 제 2 디지털 비교기의 비교결과로써, 상기 제 1 디지털 정정회로의 출력 값이 상기 제 2 레지스터에 저장된 값보다 작을 때 상기 제 2 레지스터에 저장된 값을 상기 제 1 디지털 정정회로의 출력 값으로 변경하는 제 2 업데이트 디코더 업데이트 디코더를 포함한다.
실시 예에 있어서, 상기 제 1 및 제 2 레지스터들은 프리셋 신호에 응답하여 초기화된다.
실시 예에 있어서, 상기 변환단 에러 보정 회로는, 상기 제 1 및 제 2 레지스터들에 저장된 값들을 입력받아 상기 오프셋을 제거하는 오프셋 제거기; 상기 제 1 및 제 2 레지스터들에 저장된 값들 및 상기 오프셋 제거기의 출력 값을 입력받아 상기 이득을 보정하는 변환단 이득 보정기; 및 상기 변환단 이득 보정기의 출력 값을 입력받아 상기 오프셋을 보정하는 오프셋 보정기를 포함한다.
실시 예에 있어서, 상기 오프셋 제거기는,
Figure pat00001
의 오프셋을 출력하고, 여기서, DRAW는 상기 제 1 디지털 정정회로의 출력 값이고, DCODE는 상기 제 1 레지스터에 저장된 값과 상기 제 2 레지스터에 저장된 값을 더한 값이다.
실시 예에 있어서, 상기 변환단 이득 보정기는, 상기 오프셋 제거기의 출력 값에,
Figure pat00002
을 곱하고,
여기서, DG , ideal는 이상적인 계측 구간이고, DG , real은 실제 계측 구간이고, M은 상기 디지털 정정 회로로부터 출력되는 디지털 비트의 개수이고, DMAX는 상기 제 1 레지스터에 저장된 값이고, DMIN은 상기 제 2 레지스터에 저장된 값이다.
실시 예에 있어서, 상기 오프셋 보정기는, 상기 변환단 이득 보정기의 출력 값에
Figure pat00003
을 더하고,
여기서 Dos,ideal은 이상적인 오프셋 디지털 코드 값이다.
실시 예에 있어서, 상기 복수의 클록 신호들을 발생하는 클록 신호 발생기를 더 포함한다.
실시 예에 있어서, 기준 전압을 발생하는 기준 전압 버퍼를 더 포함한다.
상술한 바와 같이 본 발명에 따른 파이프라인 아날로그 디지털 변환기는, 변환단에서 발생하는 에러를 계측하고 보정하는 파이프라인 변환단 에러 계측 및 보정 회로를 구비함으로써, 변환단의 에러를 최소화시키고, 칩 구현 면적 및 전력 소모를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 파이프라인 아날로그 디지털 변환기를 보여주는 도면이다.
도 2는 도 1에 도시된 제 1 변환단을 예시적으로 보여주는 도면이다.
도 3은 도 2에 도시된 멀티플라잉 디지털 아날로그 변환기의 개념도를 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 디지털 아날로그 서브 변환기의 개념도를 예시적으로 보여주는 도면이다.
도 5는 도 3에 도시된 멀티플라잉 아날로그 디지털 변환기의 개념도를 구현한 회로를 예시적으로 보여주는 도면이다.
도 6은 도 5에 도시된 제 1 MDAC 스위치를 예시적으로 보여주는 도면이다.
도 7은 도 5에 도시된 제 2 MDAC 스위치를 예시적으로 보여주는 도면이다.
도 8 및 도 9는 변환단의 오프셋 및 변환이득 변화를 설명하기 위한 도면들이다.
도 10은 도 1에 도시된 파이프라인 변환단 에러 계측 및 보정 회로를 예시적으로 보여주는 도면이다.
도 11은 본 발명에 따른 파이프라인 아날로그 디지털 변환기의 시뮬레이션 결과를 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 파이프라인 아날로그 디지털 변환기(1000)를 보여주는 도면이다. 도 1을 참조하면, 파이프라인 아날로그 디지털 변환기(100)는 변환단 회로(1100), 제 1 디지털 정정회로(1200), 파이프라인 변환단 에러 계측 및 보정 회로(1300), 제 2 디지털 정정회로(1300), 클록 신호 발생기(1500), 기준 전압 버퍼(1600)를 포함한다.
변환단 회로(1100)는 상위 변환부(1100a) 및 하위 변환부(1100b)를 포함한다. 상위 변환부(1100a)는 입력 신호(VIN)를 입력받아 B 비트의 디지털 코드로 변환하고, 잔류 전압을 출력하는 제 1 변환단(1110)을 포함한다. 여기서 입력 신호(VIN)는 아날로그 신호이고, B는 자연수이다. 도 1에 도시된 상위 변환부(1100a)는 제 1 변환단(1110)을 포함한다. 그러나 본 발명의 상위 변환부(1100a)가 반드시 여기에 한정될 필요는 없다. 본 발명의 상위 변환부(1100a)는 오프셋 및 이득 에러의 계측 대상이 되는 변환단을 포함한다.
하위 변환부(1100b)는 상위 변환부(1100a) 즉, 제 1 변환단(1110)에 연결되고, 직렬 연결된 복수의 변환단들(1120~11K0, K는 2 이상의 정수)을 포함한다. 여기서, 복수의 변환단들(1120~11K0) 각각은, 적어도 하나의 클록 신호(예를 들어, Q1, Q1P, Q2)에 응답하여 앞단의 변환단의 잔류 전압을 입력받아 B 비트의 디지털 코드로 변환하고 잔류 전압을 뒷단의 변환단으로 출력한다. 도 1에 도시된 하위 변환부(1100b)는 제 2 내지 제 K 변환단들(1120~11K0)을 포함한다. 그러나 본 발명의 하위 변환부(1100b)가 반드시 여기에 한정될 필요는 없다. 본 발명의 하위 변환부(1100b)는 상위 변환부(1100a)에 직렬 연결된 적어도 하나의 변환단을 포함한다.
한편, 제 1 내지 제 K 변환단들(1110~11K0) 각각은 동일하게 구현된다.
제 1 디지털 정정회로(1200)는 하위 변환부(1100b), 즉 제 2 변환단(1120) 내지 제 K 변환단(11K0)으로부터 출력된 디지털 코드들을 입력받아 논리 교정 동작을 수행하고, 교정된 M 비트의 디지털 코드(DRAW)를 출력한다. 여기서 논리 교정 동작은, 변환단에 포함된 아날로그 디지털 변환기(도시되지 않음) 내부의 다수의 비교기들(도시되지 않음)의 옵셋 전압을 보정해 준다. 여기서, M은 자연수이고, 디지털 코드(DRAW)는 제 1 변환단(1110)의 잔류 전압을 디지털 코드로 변환시킨 값이고, 동시에 제 1 변환단(1110)의 변환단 에러 성분을 포함한다.
파이프라인 변환단 에러 계측 및 보정 회로(1300)는 제 1 디지털 정정회로(1200)로부터 출력된 디지털 코드(DRAW)를 입력받아 제 1 변환단(1110)의 변환단 이득 및 오프셋 에러를 계측 및 추출하고, 추출된 에러를 보정한다. 파이프라인 변환단 에러 계측 및 보정 회로(1300)는 최종적으로 보정된 M 비트의 디지털 코드(DCOR)를 출력한다.
제 2 디지털 정정회로(1400)는 제 1 변환단(1110)로부터 출력된 B 비트의 디지털 코드와 파이프라인 변환단 에러 계측 및 보정 회로(1300)로부터 출력된 M 비트의 디지털 코드(DCOR)를 입력받아 논리 교정 동작을 수행하고, 최종적으로 N 비트의 디지털 코드(Dout)를 출력한다. 여기서 N은 자연수이다.
클록 신호 발생기(1500)는 클록 전압(VCLK)을 입력받아 디지털 변환 동작에 필요한 클록 신호들(예를 들어, Q1, Q1P, Q2)을 발생한다.
기준 전압 버퍼(1600)는 디지털 변환 동작에 필요한 기준 전압(VREF)을 발생한다.
본 발명의 실시 에에 따른 파이프라인 아날로그 디지털 변환기(1000)는 제 1 변환단(1110))의 오프셋 및 변환단 이득 에러를 스스로 계측하고, 계측된 오프셋 및 변환단의 이득 에러를 이용하여 제 2 내지 제 K 변환단(1120~11K0)에서 출력되는 디지털 코드를 보정한다.
도 1에 도시된 파이프라인 아날로그 디지털 변환기(1000)는 제 1 변환단(1110)의 변환단 이득 오차를 보정한다. 그러나 본 발명이 반드시 여기에 한정될 필요는 없다. 제 2 변환단(1120)의 변환단 이득 오차는, 도 1에 도시된 제 1 변환단(1110)의 변환단 이득 오차를 보정하는 동일한 방법으로 보정될 수 있다. 제 3 내지 제 K-1 변환단(1130~11K0)의 변환단의 이득 오차도, 동일한 보정 방법에 따라 보정될 수 있다. 이를 위하여, 본 발명에 따른 파이프라인 아날로그 디지털 변환기는, 제 K 변환단서부터 제 K-1 변환단, 제 K-2 변환단, .... 제 1 변환단의 순서로 순차적으로 디지털 정정회로를 구비함으로써, 재귀적으로 전체 변환단의 각각의 이득 오차를 보정할 수 있다.
일반적인 파이프라인 아날로그 디지털 변환기는, 커패시터 부정합 및 충분하지 못한 연산 증폭기의 DC 전압 이득 특성을 갖는 변환단으로 인하여 오프셋 및 변환단 이득 에러를 야기할 수 있다. 일반적인 파이프라인 아날로그 디지털 변환기는, 이러한 문제를 해결하기 위해서 연산 증폭기의 전력 소모, 구현 면적, 캐퍼시터 면적을 증가시켜야하는 문제점을 갖는다.
본 발명의 실시 에에 따른 파이프라인 아날로그 디지털 변환기(1000)는 상위 변환부(1100a, 예를 들어, 제 1 변환단(1110))의 오프셋 및 변환단 이득 에러를 스스로 계측하고, 계측된 오프셋 및 변환단의 이득 에러를 이용하여 하위 변환부(1100b, 예를 들어, 제 2 내지 제 K 변환단(1120~11K0))에서 출력되는 디지털 코드를 보정함으로써, 종래의 그것과 비교하여 전체적인 구현 면적 및 전력 소모를 최소화시킬 수 있다.
도 2는 도 1에 도시된 제 1 변환단(1110)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 제 1 변환단(1110)은 멀티플라잉 디지털 아날로그 변환기(Multiplying Digital analog Converter; MDAC, 1101) 및 아날로그 디지털 서브 변환기(1102)를 포함한다.
멀티플라잉 디지털 아날로그 변환기(1101)는 클록 신호들(Q1,Q2)에 응답하여 2B-1 비트의 디지털 코드(DADSC)를 아날로그 신호로 변환하고, 입력 전압(VIN)에서 변환된 아날로그 신호를 뺌으로써 잔류 전압(VRES)을 출력한다.
아날로그 디지털 서브 변환기(1102)는 입력 신호(VIN)를 입력받아 B 비트의 디지털 코드 및 2B-1 비트의 디지털 코드(DADSC)로 변환한다.
도 3은 도 2에 도시된 멀티플라잉 디지털 아날로그 변환기(1101)의 개념도를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 멀티플라잉 디지털 아날로그 변환기(1101)는 표본화기(1111), 디지털 아날로그 변환기(1112), 뺄셈기(1113) 및 잔류 전압 증폭기(1114)를 포함한다.
표본화기(1111)는 제 1 클록 신호(Q1)에 응답하여 입력 신호(VIN)을 표본화시킨다.
디지털 아날로그 변환기(1112)는 제 2 클록 신호(Q2)에 응답하여 2B-1 비트의 디지털 코드를 아날로그 신호로 변환시킨다.
뺄셈기(1113)는 표본화기(1111)의 출력 값으로부터 디지털 아날로그 변환기(1112)의 출력 값을 뺀다.
잔류 전압 증폭기(1114)는 제 2 클록 신호(Q2)에 응답하여 뺄셈기(1113)의 출력 값을 증폭시켜 출력한다. 여기서 출력되는 신호는 잔류 전압(VRES)이다.
도 4는 도 2에 도시된 디지털 아날로그 서브 변환기(1102)의 개념도를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 디지털 아날로그 서브 변환기(1102)는 표본화기(1115), 전처리 증폭기열(1116), 래치열(1117), 및 디코더(1118)를 포함한다.
표본화기(1115)는 제 1 클록 신호(Q1)에 응답하여 입력 신호(VIN)를 표본화시킨다.
전처리 증폭기열(1116)은 표본화기(1115)의 출력 값을 증폭시킨다.
래치열(1117)은 제 2 클록 신호(Q2)에 응답하여 전처리 증폭기열(1116)의 출력 값을 래치함으로써, 2B-1 비트의 디지털 코드를 출력한다.
디코더(1118)는 래치열(1117)의 출력 값을 입력받아 디코딩하여 B 비트의 디지털 코드를 출력한다.
도 5는 도 3에 도시된 멀티플라잉 아날로그 디지털 변환기(1101)의 개념도를 구현한 회로를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 멀티플라잉 아날로그 디지털 변환기(1101)는 표본화 동작 및 디지털 아날로그 변환 동작을 수행하는 2B-1개의 제 1 MDAC 스위치(1131), 표본화 동작 및 잔류 전압 증폭 동작을 수행하는 2개의 제 2 MDAC 스위치(1132) 및 전류 전압 증폭 동작시 이용되는 연산 증폭기(1133)를 포함한다.
제 1 MDAC 스위치(1131)는 클록 신호들(Q1, Q1P, Q2)에 응답하여 디지털 코드(DADSCi,i는 1 내지 2B-1 중 어느 하나), 기준 전압(VREF) 및 입력 신호(VIN)를 입력받아 디지털 아날로그 변환 동작을 수행함으로써 증폭기 입력 신호(VAmp _ IN)를 발생한다. 자세하게, 제 1 MDAC 스위치(1131)는 제 1 클록 신호(Q1) 및 제 1 클록 신호(Q1)의 위상이 변경된 클록 신호(Q1P)에 응답하여 입력 신호(VIN)를 표본화시키고, 제 2 클록 신호(Q2)에 응답하여 아날로그 디지털 서브 변환기(도 2 참조, 1102)로부터 출력된 2B-1 비트의 디지털 코드(DADSCi)를 아날로그 신호로 변환하고, 변환된 아날로그 신호를 연산 증폭기(1133)의 입력단으로 출력한다.
제 2 MDAC 스위치(1132)는 클록 신호들(Q1, Q1P, Q2)에 응답하여 증폭기 입력 신호(VAmp _ IN) 및 입력 신호(VIN)를 입력받아 잔류 전압 증폭 동작을 수행함으로써, 증폭기 출력 신호(VAmp _ OUT)를 발생한다. 자세하게 제 2 MDAC 스위치(1132)는 제 1 클록 신호(Q1) 및 제 1 클록 신호(Q1)의 위상이 변경된 클록 신호(Q1P)에 응답하여 입력 신호(VIN)를 표본화시키고, 제 2 클록 신호(Q2)에 응답하여 연산 증폭기(1133)의 입력단과 출력단을 연결한다.
연산 증폭기(1133)는 증폭기 입력 신호(VAmp _ IN)를 입력받아 증폭기 출력 신호(VAmp _ OUT)를 출력한다. 여기서 연산 증폭기의 출력 신호(VAmp_OUT)은 변환단의 잔류 전압이다.
본 발명의 실시 예에 따른 멀티플라잉 디지털 아날로그 변환기(1102)는 클록 신호(Q1)에 응답하여 입력 신호(VIN)을 표본화시키고, 클록 신호(Q2)에 응답하여 디지털 아날로그 변환 동작 및 잔류 전압 증폭 동작을 수행한다.
도 6은 도 5에 도시된 제 1 MDAC 스위치(1131)를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 제 1 MDAC 스위치(1131)는 표본화부(1131a) 및 디지털 아날로그 변환부(1131b)를 포함한다.
표본화부(1131a)는 클록 신호들(Q1, Q1P)에 응답하여 입력 신호(VIN)를 표본화한다.
디지털 아날로그 변환부(1131b)는 클록 신호(Q2)에 응답하여 아날로그 디지털 서브 변환기(1102)로부터 출력된 디지털 코드(DADSCi)을 디지털 아날로그 변환한다.
도 7은 도 5에 도시된 제 2 MDAC 스위치(1132)를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 제 2 MDAC 스위치(1132)는 표본화부(1132a) 및 잔류 전압 증폭부(1132b)를 포함한다.
표본화부(1132a)는 클록 신호들(Q1, Q1P)에 응답하여 입력 신호(VIN)를 표본화시킨다.
잔류 전압 증폭부(1132b)는 클록 신호(Q2)에 응답하여 연산 증폭기(1133, 도 5 참조)의 출력 값을 입력단으로 피드백시킴으로써 변환단의 잔류 전압을 출력한다.
도 2에 도시된 바와 같이 제 1 변환단(1110, 도 1 참조)에 입력 신호(VIN)가 입력되면, 아날로그 디지털 서브 변환기(1102)의 디지털 아날로그 변환 동작(도 6 참조)에 따라 도 2B-1 비교 구간이 접힌 패턴으로 신호가 변조된다. 이렇게 변조된 신호는, 도 8에 도시된 바와 같이 오프셋(Vos , real) 및 변환단 이득에 따른 변환단 이득 에러(VERR) 성분을 포함하는 잔류 전압(VRES)을 출력한다. 여기서 잔류 전압(VRES)은 하위 변환부(도 1 참조, 1100b)에 의하여 M 비트의 디지털 코드(DRAW)로 변환된다. 도 9에 도시된 바와 같이, 이상적인 파이프라인 아날로그 디지털 변환 동작의 경우에는 0에서 2M-1까지 디지털 코드가 분포하지만, 비이상적인 아날로그 디지털 변환 동작의 경우에는 그 분포 영역의 차이가 발생한다.
도 10은 도 1에 도시된 파이프라인 변환단 에러 계측 및 보정 회로(1300)를 예시적으로 보여주는 도면이다. 도 10을 참조하면, 파이프라인 변환단 에러 계측 및 보정 회로(1300)는 변환단 에러 계측회로(1310) 및 변환단 에러 보정 회로(1320)를 포함한다.
변환단 에러 계측 회로(1310)는 제 1 및 제 2 M 비트 레지스터들(1311a, 1312b), 제 1 및 제 2 디지털 비교기들(1312a, 1312b) 및 제 1 및 제 2 업데이트 디코더들(1313a, 1313b)을 포함한다.
제 1 디지털 정정회로(도 1 참조, 1200)로부터 출력된 M 비트의 디지털 코드(DRAW[1:M])는 연속적으로 변환단 에러 계측 회로(1310)에 입력된다.
제 1 M 비트 레지스터(1311a)는 연속적으로 입력된 디지털 코드(DRAW[1:M]) 중에서 최대값(DMAX)을 저장한다. 제 2 M 비트 레지스터(1311b)는 연속적으로 입력된 디지털 코드(DRAW[1:M]) 중에서 최소값(DMIN)을 저장한다. 제 1 및 제 2 M 비트 레지스터들(1311a, 1311b) 각각은 동일하게 구현된다. 또한, 제 1 및 제 2 M 비트 레지스터들(1311a, 1111b)은 프리셋 신호(Preset)에 응답하여 초기화된다.
제 1 디지털 비교기(1312a)는 입력된 디지털 코드(DRAW[1:M])와 제 1 M 비트 레지스터(1311a)에 저장된 최대값(DMAX)을 비교하고, 비교 결과에 따라 제 1 업데이트 신호를 발생한다. 제 2 디지털 비교기(1312b)는 입력된 디지털 코드(DRAW[1:M)와 제 2 M 비트 레지스터(1311b)에 저장된 최소값(DMIN)을 비교하고 비교 결과에 따라 제 2 업데이트 신호를 발생한다.
제 1 업데이트 디코더(1313a)는 제 1 디지털 비교기(1312a)로부터 출력되는 제 1 업데이트 신호에 응답하여 제 1 M 비트 레지스터(1311a)에 저장된 최대값(DMAX)을 입력된 디지털 코드(DRAW[1:M])로 업데이트한다. 제 2 업데이트 디코더(1313b)는 제 2 디지털 비교기(1312b)로부터 출력되는 제 2 업데이트 신호에 응답하여 제 2 M 비트 레지스터(1311b)에 저장된 최소값(DMIN)을 입력된 디지털 코드(DRAW[1:M])로 업데이트한다.
변환단 에러 보정 회로(1320)는 변환단 에러 계측 회로(1310)으로부터 계측된 정보(DMAX, DMIN)를 근거로 하여 에러 보정을 수행한다. 변환단 에러 보정 회로(1320)는 오프셋 제거기(1321), 변환단 이득 보정기(1322) 및 오프셋 보정기(1323)를 포함한다.
오프셋 제거기(1321)는 디지털 코드(DRAW)에서 계측된 오프셋 디지털 코드를 제거한다.
이상적인 경우, 디지털 코드(DRAW)가 갖는 오프셋 디지털 코드는,
Figure pat00004
이고,
변환단 에러 계측 회로(1310)으로부터 계측된 디지털 코드(DRAW)의 오프셋 디지털 코드는,
Figure pat00005
이다.
이상적인 경우, 제 1 변환단(1110, 도 2 참조)의 잔류 전압(VRES)의 디지털 코드(DRAW) 분포는 2M-1 개의 구간(DG , ideal)을 갖는다. 그러나, 변환단 에러 계측 회로(1310)을 통하여 계측되는 잔류 전압 코드(DRAW) 분포는 (DMAX-DMIN+1)개의 실계측 구간(DG , real)으로 정의될 수 있다.
변환단 이득 보정기(1322)는 오프셋 제거기(1321)의 출력 값에,
Figure pat00006
을
곱함으로써 변환단 이득 에러를 보정한다.
오프셋 보정기(1323)는 변환단 이득 보정을 위하여 제거한 계측된 오프셋을 대신하여 변환단 이득이 보정된 데이터에 이상적인 오프셋 디지털 코드(DG , ideal)를 더한다.
상술 된 바와 같이, 변환단 에러 보정 회로(1320)는 제 1 변환단(1110)의 변환단 에러가 보정되고 M-비트의 디지털 코드(DCOR[1:M])를 출력한다.
도 11은 본 발명에 따른 파이프라인 아날로그 디지털 변환기의 시뮬레이션 결과를 보여주는 도면이다. 도 11에서는, 6개의 변환단을 갖고 3-비트의 아날로그 디지털 서브 변환기를 적용한 파이프라인 12-비트 해상도를 갖는 아날로그 디지털 변환기를 모델링하였다. 통상적으로 각 변환단마다 3-비트 디지털 데이터를 변환하는 파이프라인 구조는 1-비트의 디지털 변환영역을 중첩하여 처리함으로써 6개의 변환단의 구조를 채택하였다. 도 11에 도시된 바와 같이, 제 1 변환단의 변환단 에러 정정기법의 적용 전후 변화를 비교한 FFT파형에는 커다란 차이가 있다. 제안한 변환단 에러 정정기법을 적용한 후의 ENOB(유효 비트수)가 적용 전의 7.44-비트에서 12-비트로 개선되었음을 알 수 있다.
상술 된 바와 같이, 본 발명에 따른 파이프라인 아날로그 디지털 변환기(1000)는 파이프라인 변환단에서 생기는 에러 문제를 해결하고, 칩간의 편차를 독립적으로 보정하기 때문에 양산 수율의 향상을 기대할 수 있으며, 소자의 부정합으로 인한 에러, 기능 블럭의 전력소모 및 칩 면적을 줄 일 수 있다.
본 발명의 실시 예에 따른 파이프라인 아날로그 디지털 변환기의 디지털 변환 방법은, 에러 계측 대상이 되는 변환단을 갖는 상위 변환부의 에러를 계측하는 단계; 상기 계측된 에러를 이용하여 하위 변환부로부터 출력되는 적어도 하나의 디지털 코드를 보정하고, 상기 하위 변환부는 상기 상위 변환부에 직렬 연결된 적어도 하나의 변환단을 갖는 단계; 및 상기 상위 변환부로부터 출력되는 디지털 코드와 상기 보정된 적어도 하나의 디지털 코드를 입력받아 데이터 교정을 수행하는 단계를 포함한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 파이프라인 아날로그 디지털 변환기
1100: 변환단부
1110a: 상위 변환부
1110b: 하위 변환부
1110~11K0: 변환단
1200: 제 1 디지털 정정회로
1300: 파이프라인 변환단 에러 계측 및 보정회로
1400: 제 2 디지털 정정회로
1500: 클록 신호 발생기
1600: 기준 전압 버퍼
1310: 변환단 에러 계측 회로
1320: 변환단 에러 보정 회로

Claims (15)

  1. 직렬 연결된 제 1 내지 제 K(K는 1보다 큰 정수) 변환단들을 포함하고, 상기 변환단들 각각은, 복수의 클록 신호들에 응답하여 입력 전압을 B(상기 B는 자연수) 비트의 디지털 코드로 변환하고 잔류 전압을 출력하고, 상기 변환단들은 에러 계측 대상이 되는 변환단을 갖는 상위 변환부 및 상기 상위 변환부에 직렬 연결된 적어도 하나의 변환단을 갖는 하위 변환부로 구분되는 변환단부;
    상기 하위 변환부로부터 출력되는 적어도 하나의 디지털 코드를 입력받아 데이터 교정 동작을 수행하는 제 1 디지털 정정회로;
    상기 상위 변환부의 에러를 계측하고, 상기 계측된 에러를 이용하여 상기 제 1 디지털 정정회로로부터 출력 값을 보정하는 파이프라인 변환단 에러 계측 및 보정회로; 및
    상기 상위 변환부로부터 출력되는 적어도 하나의 디지털 코드와 상기 파이프라인 변환단 에러 계측 및 보정회로의 출력 값을 입력받아 데이터 교정 동작을 수행하는 제 2 디지털 정정회로를 포함하는 파이프라인 아날로그 디지털 변환기.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 K 변환단들 각각은,
    상기 복수의 클록 신호들에 응답하여 2B-1 비트의 디지털 코드를 아날로그 신호로 변환하고, 상기 입력 전압에서 상기 변환된 아날로그 신호를 뺌으로써 상기 잔류 전압을 출력하는 멀티플라잉 디지털 아날로그 변환기; 및
    상기 입력 전압을 상기 2B-1 비트의 디지털 코드 및 상기 B 비트의 디지털 코드로 변환하는 아날로그 디지털 서브 변환기를 포함하는 파이프라인 아날로그 디지털 변환기.
  3. 제 2 항에 있어서,
    상기 멀티플라잉 디지털 아날로그 변환기는,
    상기 복수의 클록 신호들 중 제 1 클록 신호에 응답하여 상기 입력 전압을 표본화시키는 표본화기;
    상기 복수의 클록 신호들 중 제 2 클록 신호에 응답하여 상기 2B-1 비트의 디지털 코드를 아날로그 신호로 변환하는 디지털 아날로그 변환기;
    상기 표본화기의 출력 값에서 상기 디지털 아날로그 변환기의 출력 값을 빼는 뺄셈기; 및
    상기 제 2 클록 신호에 응답하여 상기 뺄셈기의 출력 값을 증폭하여 상기 잔류 전압을 출력하는 잔류 전압 증폭기를 포함하는 파이프라인 아날로그 디지털 변환기.
  4. 제 2 항에 있어서,
    상기 아날로그 디지털 서브 변환기는,
    상기 복수의 클록 신호들 중 제 1 클록 신호에 응답하여 상기 입력 전압을 표본화시키는 표본화기;
    상기 표본화기의 출력 값을 증폭하는 전처리 증폭기열;
    상기 복수의 클록 신호들 중 제 2 클록 신호에 응답하여 상기 증폭기열의 출력 값을 래치하여 상기 2B-1 비트의 디지털 코드를 출력하는 래치열; 및
    상기 래치열의 출력 값을 입력받아 상기 B 비트의 디지털 코드로 디코딩하는 디코더를 포함하는 파이프라인 아날로그 디지털 변환기.
  5. 제 2 항에 있어서,
    상기 멀티플라잉 디지털 아날로그 변환기는,
    상기 잔류 전압을 출력하는 연산 증폭기;
    상기 복수의 클록 신호들 중 제 1 클록 신호 및 상기 제 1 클록 신호의 위상이 변경된 클록 신호에 응답하여 입력 신호를 표본화시키고, 상기 복수의 클록 신호등 중 제 2 클록 신호에 응답하여 상기 아날로그 디지털 서브 변환기로부터 출력된 상기 2B-1 비트의 디지털 코드를 아날로그 신호로 변환하고, 상기 변환된 아날로그 신호를 상기 연산 증폭기의 입력단으로 출력하는 적어도 하나의 제 1 스위치; 및
    상기 제 1 클록 신호 및 상기 제 1 클록 신호의 위상이 변경된 상기 클록 신호에 응답하여 입력 신호를 표본화시키고, 상기 제 2 클록 신호에 응답하여 상기 연산 증폭기의 상기 입력단과 출력단을 연결하는 적어도 하나의 제 2 스위치를 포함하는 파이프라인 아날로그 디지털 변환기.
  6. 제 5 항에 있어서,
    상기 제 1 클록 신호와 상기 제 2 클록 신호는 상보적인 신호인 파이프라인 아날로그 디지털 변환기.
  7. 제 1 항에 있어서,
    상기 파이프라인 변환단 에러 계측 및 보정회로는,
    상기 제 1 변환단의 오프셋 및 이득을 계측하는 변환단 에러 계측 회로; 및
    상기 계측된 오프셋 및 이득을 이용하여 상기 제 1 디지털 정정회로로부터 출력 값을 보정하는 변환단 에러 보정 회로를 포함하는 파이프라인 아날로그 디지털 변환기.
  8. 제 7 항에 있어서,
    상기 변환단 에러 계측 회로는,
    제 1 레지스터;
    제 2 레지스터;
    상기 제 1 디지털 정정회로의 출력 값을 상기 제 1 레지스터에 저장된 값과 비교하는 제 1 디지털 비교기;
    상기 제 1 디지털 정정회로의 출력 값을 상기 제 2 레지스터에 저장된 값과 비교하는 제 2 디지털 비교기;
    상기 제 1 디지털 비교기의 비교결과로써, 상기 제 1 디지털 정정회로의 출력 값이 상기 제 1 레지스터에 저장된 값보다 클 때 상기 제 1 레지스터에 저장된 값을 상기 제 1 디지털 정정회로의 출력 값으로 변경하는 제 1 업데이트 디코더; 및
    상기 제 2 디지털 비교기의 비교결과로써, 상기 제 1 디지털 정정회로의 출력 값이 상기 제 2 레지스터에 저장된 값보다 작을 때 상기 제 2 레지스터에 저장된 값을 상기 제 1 디지털 정정회로의 출력 값으로 변경하는 제 2 업데이트 디코더 업데이트 디코더를 포함하는 파이프라인 아날로그 디지털 변환기.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 레지스터들은 프리셋 신호에 응답하여 초기화되는 파이프라인 아날로그 디지털 변환기.
  10. 제 8 항에 있어서,
    상기 변환단 에러 보정 회로는,
    상기 제 1 및 제 2 레지스터들에 저장된 값들을 입력받아 상기 오프셋을 제거하는 오프셋 제거기;
    상기 제 1 및 제 2 레지스터들에 저장된 값들 및 상기 오프셋 제거기의 출력 값을 입력받아 상기 이득을 보정하는 변환단 이득 보정기; 및
    상기 변환단 이득 보정기의 출력 값을 입력받아 상기 오프셋을 보정하는 오프셋 보정기를 포함하는 파이프라인 아날로그 디지털 변환기.
  11. 제 10 항에 있어서,
    상기 오프셋 제거기는,
    Figure pat00007
    의 오프셋을 출력하고,
    여기서, DRAW는 상기 제 1 디지털 정정회로의 출력 값이고, DCODE는 상기 제 1 레지스터에 저장된 값과 상기 제 2 레지스터에 저장된 값을 더한 값인 파이프라인 아날로그 디지털 변환기.
  12. 제 11 항에 있어서,
    상기 변환단 이득 보정기는,
    상기 오프셋 제거기의 출력 값에,
    Figure pat00008
    을 곱하고,
    여기서, DG , ideal는 이상적인 계측 구간이고, DG , real은 실제 계측 구간이고, M은 상기 디지털 정정 회로로부터 출력되는 디지털 비트의 개수이고, DMAX는 상기 제 1 레지스터에 저장된 값이고, DMIN은 상기 제 2 레지스터에 저장된 값인 파이프라인 아날로그 디지털 변환기.
  13. 제 12 항에 있어서,
    상기 오프셋 보정기는,
    상기 변환단 이득 보정기의 출력 값에
    Figure pat00009
    을 더하고,
    여기서 Dos,ideal은 이상적인 오프셋 디지털 코드 값인 파이프라인 아날로그 디지털 변환기.
  14. 제 1 항에 있어서,
    상기 복수의 클록 신호들을 발생하는 클록 신호 발생기를 더 포함하는 파이프라인 아날로그 디지털 변환기.
  15. 제 1 항에 있어서,
    기준 전압을 발생하는 기준 전압 버퍼를 더 포함하는 파이프라인 아날로그 디지털 변환기.
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