KR20120060364A - 콘트롤/플로팅 게이트 전극을 구비한 산화물 반도체 박막 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트 전극을 구비한 산화물 반도체 박막 트랜지스터 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 플로팅 게이트 전극을 구비하여 박막 트랜지스터 구동시 동작 전압이 변하더라도 이를 프로그래밍하여 원래 상태로 되돌릴 수 있어 산화물 반도체 장치의 신뢰성을 향상시킬 수 있는 플로팅 게이트 전극을 구비한 산화물 반도체 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
Description
본 발명은 산화물 반도체 트랜지스터를 구비한 장치의 신뢰성을 향상시킬 수 있는 콘트롤/플로팅 게이트 전극을 구비한 산화물 반도체 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
디스플레이 시장의 발전과 발맞추어 현재 비정질 실리콘을 기반으로 하는 박막 트랜지스터의 연구도 고효율, 차세대 디스플레이로의 적용을 위하여 각각의 요구되는 성능에 맞게 변화를 거듭하고 있다.
비정질 실리콘 기반의 박막 트랜지스터는 낮은 전계효과 이동도를 가지며 광학적으로 불투명한 특성을 갖기 때문에 차세대 디스플레이로의 응용을 위한 높은 이동도와 낮은 온도에서의 제조를 위하여 저온 다결정 실리콘 공정 (low temperature poly-Si, LTPS), 유기물질을 이용한 박막 트랜지스터 (organic thin-film transistors, OTFT), 그리고 산화물 반도체를 이용한 투명 박막 트랜지스터에 대한 연구가 이루어지고 있다.
비정질 실리콘 박막 트랜지스터는 대면적 증착이 용이할 뿐만 아니라 저가 공정의 장점을 가지고 있어서 현재 가장 널리 쓰이는 소자이다. 그러나 디스플레이의 초대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되고 있으며, 이보다 높은 이동도 특성을 갖는 고성능 박막 트랜지스터의 제조 기술이 필요하다.
다결정 실리콘 박막 트랜지스터는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에 기존 비정질 박막 트랜지스터에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 잇으며, 소자 특성 열화 문제가 적은 장점을 가지고 있다. 그러나 제조 공정이 복잡하며 그에 따른 추가의 비용도 발생하기 때문에 대면적에 적용하기에는 제조 단가 및 균일성 등의 한계점이 있다.
유기물을 이용한 박막 트랜지스터는 낮은 온도의 제작 가능성과 roll-to-roll 공정과 같은 빠르고 간단하면서 값싼 제조가 가능하다는 맥락에서 플렉서블 디스플레이와 같은 응용을 기대하며 연구가 진행되고 있다. 하지만 이들은 공기 중에 노출되면 수분과 화학 물질 등에 매우 약한 특성이 있기 때문에 신뢰할 만한 소자 특성을 보이고 있지 못하며, 이동도를 비롯한 소자 전반의 특성이 현재 만족할 만한 수준의 결과를 보여주지 못하고 있는 실정이다.
이에 대한 연구가 국내외에서 활발히 진행되고 있는 가운데 그 중 대표적인 기술은 ZnO, IZO, SZO, IGO, IGZO 등과 같은 산화물 반도체를 기반으로 하는 산화물 박막 트랜지스터 소자가 있다. 이들 산화물 반도체 소자의 경우, 저온공정이 가능하며 비정질 상이기 때문에 대면적화가 용이하고, 높은 이동도 특성을 갖는 물질로서 다결정 실리콘과 같은 매우 우수한 전기적 특성을 가져 저가의 가전제품 시장부터 초박형 고품위의 고부가가치 IT 기기 시장에서도 경쟁력이 있다.
이와 같은 장점에도 산화물 박막 트랜지스터의 경우 NBTI, PBTI 등의 테스트에서 동작 전압이 시간에 따라 변화하여 소자의 신뢰도면에서 문제점이 대두되었다.
구체적으로, 산화물 반도체 박막 트랜지스터에 양 또는 음의 게이트 전압을 인가할 경우 시간이 지남에 따라 문턱 전압이 전압의 스트레스 부호에 맞춰 이동하는 현상이 발생하고, 이러한 현상은 특히 온도가 상승할수록, 주변 광의 강도가 증가할수록 더욱 심각하게 일어난다. 더욱이, 상기 산화물 반도체 박막 트랜지스터가 디스플레이의 구동 소자로 사용할 경우 문턱 전압 변화에 따라 수십 %의 휘도변화로 직결되어 불균일성을 야기하는 등 심각한 신뢰도 저하가 발생한다.
최근 급속히 진행된 연구에 의해 산화물 반도체 박막 트랜지스터의 단점들은 많이 극복되었다. 특히 소자의 구조 변화나 외부적인 처리를 통해 이동도의 향상, 스위칭 속도 향상 등 많은 소자특성 향상이 있었고, 여러 가지 산화물 반도체가 연구되어 연구영역도 확대되었다. 그러나 양산적용과 대면적 디스플레이 적용을 위해서는 반드시 신뢰성 문제가 해결되어야 한다.
이에 현재 발표되고 있는 논문들은 산화물 반도체의 조성을 통제하기도 하고, 산화물 반도체와 절연체 사이에 처리를 이용하기도 하고, 소자 표면에 보호막을 형성하면서 동작 전압의 변화를 감소시키는 방법이 사용되고 있다.
일례로, 도 1에서는 듀얼 게이트를 구비한 산화물 반도체 박막 트랜지스터를 제시하고 있다.
도 1에 따른 산화물 반도체 박막 트랜지스터는 기판(110), 상기 기판(110) 상에 형성된 바텀 게이트 전극(111), 상기 바텀 게이트 전극(111)을 포함하여 기판(110) 전면에 걸쳐 형성된 게이트 절연막(112), 상기 게이트 절연막(112) 상에 금속 산화물 반도체로 형성된 채널층(116), 상기 채널층(116)의 양측에 형성된 소오스/드레인 전극(117, 118)과, 상기 채널층(116)과 소오스/드레인 전극(117, 118) 사이에 형성된 탑 게이트 전극(119)으로 이루어진다.
상기 구조의 듀얼 게이트 박막 트랜지스터는 탑 게이트와 바텀 게이트에 네가티브 바이어스 스트레스를 인가할 경우 도 2의 (a)에 나타낸 바와 같이 전자가 한쪽으로 응집되던 전자를 바이어스 스트레스 해제 후 양쪽으로 분산하여 박막 트랜지스터의 안정성을 향상시킬 수 있다고 언급하고 있다. 이러한 구조를 통해 박막 트랜지스터의 안정성은 확보될 수 있으나, 도 2의 (b)에서 제시한 바와 같이 동적 전압의 변화가 여전히 이루어짐을 알 수 있다.
이에 본 발명자들은 기존의 연구방법들과 달리 동작 전압의 변화를 방지하는 것이 아니라 동작 전압의 변화를 통제한다는 개념에 착안하여 연구를 지속한 결과, 기존 플래쉬 메모리에서 사용되던 부유전극을 도입하여 동작 전압의 변화를 통제하고, 외부적 스트레스에 의해 변화된 동작 전압을 새로 프로그래밍하여 동작 전압을 원래 대로 되돌릴 수 있는 산화물 반도체 박막 트랜지스터를 발명하여 본 발명을 완성하였다.
본 발명의 목적은 전압이나 온도 등의 외부적 스트레스에 의해 변화된 동작 전압을 원래대로 복구할 수 있는 산화물 반도체 박막 트랜지스터 및 이의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은
기판,
상기 기판 상에 형성된 콘트롤 게이트 전극,
상기 게이트 전극을 포함하여 기판 전면에 걸쳐 형성된 제1 게이트 절연막,
상기 제1 게이트 절연막 상에 형성된 제2 게이트 절연막,
상기 제2 게이트 절연막 상에 형성된 플로팅 게이트 전극,
상기 플로팅 게이트 전극을 포함하여 기판 전면에 걸쳐 형성된 제3 게이트 전극 절연막,
상기 제3 게이트 절연막 상에 금속 산화물 반도체로 형성된 산화물 반도체층, 및
상기 산화물 반도체층과 전기적으로 연결된 소오스/드레인 전극을 포함하는 산화물 반도체 박막 트랜지스터를 제공한다.
본 발명에 따른 산화물 반도체 박막 트랜지스터는 콘트롤/플로팅 게이트 전극을 도입하여 장치 구동시 동작 전압이 저하하더라도 상기 동작 전압을 프로그래밍하여 원래 상태로 되돌려 산화물 반도체 트랜지스터를 구비한 장치의 신뢰성을 향상시킬 수 있다.
도 1에서는 듀얼 게이트를 구비한 산화물 반도체 박막 트랜지스터를 보여주는 단면도이다.
도 2는 도 1의 박막 트랜지스터의 구동 메커니즘을 보여주는 모식도이다.
도 3은 본 발명에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 4는 도 3의 박막 트랜지스터의 구동 메커니즘을 보여주는 모식도이다.
도 2는 도 1의 박막 트랜지스터의 구동 메커니즘을 보여주는 모식도이다.
도 3은 본 발명에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 4는 도 3의 박막 트랜지스터의 구동 메커니즘을 보여주는 모식도이다.
본 발명에 따른 산화물 반도체 박막 트랜지스터는 종래 산화물 반도체 트랜지스터에서 발생하는 동작 전압의 저하 문제를 해결하기 위해, 기존 메모리 반도체에서 사용하는 콘트롤 게이트/플로팅 게이트의 개념을 도입하였다.
즉, 본 발명에 따른 산화물 반도체 박막 트랜지스터는 기존의 플래쉬 메모리와 비교하여 채널층을 사용하여 박막 트랜지스터를 형성하고, 기존 산화물 반도체와 비교하여 게이트를 콘트롤 게이트/플로팅 게이트 등 2개의 게이트 전극을 형성하고, 구동 방법에 있어 상기 2개의 게이트 전극을 사용하여 산화물 반도체 박막 트랜지스터의 작동을 프로그래밍한다는 점에서 차이가 있다.
이하 본 발명을 도면을 참조하여 더욱 상세히 설명한다.
도 3은 본 발명의 실시예에 의한 산화물 반도체를 포함하는 박막 트랜지스터의 구조를 나타낸 단면도이다. 도 3에서는 바텀 게이트(bottom gate)형 박막 트랜지스터를 나타내었으나, 본 발명의 실시예에 의한 박막 트랜지스터는 탑 게이트(top gate)형 및 바텀 게이트형 박막 트랜지스터에 모두 적용될 수 있다.
도 3을 참조하면, 본 발명의 실시예에 의한 산화물 박막 트랜지스터는 기판(10), 상기 기판(10) 상에 콘트롤 게이트 전극(11)이 위치하고, 상기 콘트롤 게이트 전극(11) 상에는 제1 게이트 절연막(12)과 제2 게이트 절연막(13)이 순차적으로 형성된다. 상기 제2 게이트 절연막(13) 상에 플로팅 게이트 전극(14)이 형성되고, 그 상부에 기판(10) 전면에 걸쳐 제3 게이트 전극 절연막(15)이 형성된다. 또한, 상기 제3 게이트 절연막(15) 상에 채널 영역, 소오스 영역 및 드레인 영역을 제공하는 활성층으로 산화물 반도체층(16)이 형성된다. 소오스 영역 및 드레인 영역과 연결되도록 산화물 반도체층(16) 상에 소오스 및 드레인 전극(17, 18)이 각각 형성된 구조를 갖는다.
본 발명의 실시예에 의한 산화물 박막 트랜지스터를 형성하는 각 층의 형성 물질에 대해 설명하면 다음과 같다.
기판(10)은 본 발명에서 특별히 한정하지 않으며, 통상적으로 반도체 소자의 기판으로 사용되는 물질이면 어느 것이든 가능하다. 예를 들어 단일 실리콘, p-Si, 규산알칼리계 유리, 무알칼리 유리, 석영 유리 등의 유리 기판, 실리콘 기판, 아크릴, 폴리카보네이트, 폴리에틸렌 나프탈레이트(PEN) 등의 수지 기판, 폴리에틸렌 테레프탈레이트(PET), 폴리아마이드 등의 고분자가 사용될 수 있다. 그 두께 또한 통상적인 범위 내에서 사용하며, 일례로 0.1 내지 10mm, 0.3 내지 5mm가 바람직하다.
콘트롤 게이트 전극(11)은 전도성 물질을 사용할 수 있으며, 예를 들어 Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu 또는 이들의 합금을 포함하는 금속, 또는 금속 질화물 등을 사용할 수 있다. 상기 콘트롤 게이트 전극(11)은 이들을 단독 또는 2층 이상 적층하여 접촉 저항을 저감하거나 계면 강도를 향상시키는 것이 바람직하다.
콘트롤 게이트 전극(11) 상에 형성된 제1 게이트 절연막(12) 및 제2 게이트 절연막(13)은 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성할 수 있으며, 대표적으로 SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등의 금속 산화물, high-k 물질 또는 폴리(4-바이닐페놀)(PVP), 페릴렌 등의 유기 절연막이 가능하며, 이들을 단독 또는 2층 이상 적층된 다층 구조로 형성할 수 있다. 바람직하기로, 이들은 SiO2 또는 이보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4, 또는 이들의 혼합물을 사용할 수 있으며, 이들이 단층 또는 다층막 형태로 적층된다. 더욱 바람직하기로, 제1 게이트 절연막(12)은 SiO2가 가능하며, 제2 게이트 절연막(13)은 SiNx를 사용한다.
제2 게이트 절연막(13) 상에 형성된 플로팅 게이트 전극(14)은 콘트롤 게이트 전극에 대응하도록 위치하며, Ta, TaN, Ti, TiN 등의 금속 재질이 사용될 수 있다.
플로팅 게이트 전극(14) 상에 형성된 제3 게이트 절연막(15)은 상기 제1 및 제2 게이트 절연막(12, 13)과 동일 또는 이와 유사한 재질이 사용될 수 있다. 바람직하기로, 제3 게이트 절연막(15)은 SiO2/SiNx/SiO2의 다층 구조로 이루어지거나, SiO2에 비해 높은 유전율을 갖는 고유전 산화물(high-k), 즉 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등이 사용하여 플로팅 게이트 전극(14)에서 발생되는 간섭 현상을 억제하여 소자의 동작 특성이 양호해진다
산화물 반도체층(16)은 제3 게이트 절연막(15) 상에 콘트롤 게이트 전극(11)과 플로팅 게이트 전극(14)에 대응하도록 형성된다.
상기 산화물 반도체층(16)은 활성 영역으로 산화물 반도체 재질이 사용될 수 있으며, 이때 산화물 반도체 재질은 ZnO, IZO(Indium Zinc Oxide), SZO(Sr-doped ZnO), IGO(Indium gallium oxide) IGZO(Indium gallium zinc oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종이 가능하며, 필요에 따라 이들 조성에 1족(Cu, Ag, Au), 2족(Pd, Pt 또는 Ds) 또는 3족 전이 원소(Co, Ir 또는 Mt)를 더 도핑하여 사용할 수 있다.
소오스/드레인 전극(17, 18)은 전도성 물질을 사용하여 형성할 수 있으며, 예를 들어 Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물을 포함하여 단일층 또는 다층 구조를 가질 수 있다.
전술한 바의 구조를 갖는 본 발명에 따른 산화물 반도체 박막 트랜지스터는 2개의 게이트 전극, 즉 콘트롤 게이트 전극(11) 및 플로팅 게이트 전극(14)을 구비한다. 종래 산화물 반도체 박막 트랜지스터의 경우 산화물 반도체 박막 트랜지스터 작동시 전압이나 온도 등의 외부적 스트레스에 의해 동작 전압이 변화하는데, 이때 콘트롤 게이트 전극(11) 및 플로팅 게이트 전극(14)을 프로그래밍하여 상기 변화된 동작 전압을 원상태로 복구시킬 수 있다.
도 4를 참조하면, 본 발명에 따른 산화물 반도체 박막 트랜지스터의 구동 메커니즘을 보여주는 모식도로서, 음(또는 양) 게이트 전압을 인가 후 해지하면 산화물 반도체층(채널층) 내에 음전하가 유기된다(a, b 참조). 이때 플로팅 게이트 전극에 양전하 또는 선택에 따라 음전하를 주입함으로써 스크리닝 효과에 의해 동일한 동작 전압을 유지할 수 있다(c, d 참조). 이는 종래 2개의 게이트 전극을 구비한 더블 게이트 구조의 박막 트랜지스터와 차이가 있으며, 종래 동작 전압 변화에 따른 박막 트랜지스터의 신뢰성 문제를 해소할 수 있다.
전술한 바의 본 발명에 따른 콘트롤 게이트/플로팅 게이트를 구비한 산화물 반도체 박막 트랜지스터의 제조는 본 발명에서 특별히 한정하지 않으며, 공지된 바의 반도체 공정이 사용될 수 있다.
먼저, 기판을 마련한다. 이때 기판으로 실리콘 기판을 사용할 경우 열 산화 공정에 의해 그 표면에 절연막을 형성할 수 있다.
다음으로, 기판 상에 금속 또는 전도성 금속 산화물 등의 증착하여 콘트롤 게이트 전극 형성용 막을 형성한다.
이어서, 콘트롤 게이트 전극 형성용 막을 패터닝하여 콘트롤 게이트 전극을 형성한다.
다음으로, 콘트롤 게이트 전극 상부에 절연 물질을 도포하고 패터닝하여 제1 게이트 절연막( 및 제2 게이트 절연막을 순차적으로 형성한다.
다음으로, 제2 게이트 절연막 상에 형성된 플로팅 게이트 전극형성용 막을 형성 후 패터닝하여 플로팅 게이트 전극을 형성한다.
다음으로, 플로팅 게이트 전극을 포함하여 기판 전면에 걸쳐 제3 게이트 절연막을 형성한다.
다음으로, 콘트롤/플로팅 게이트 전극에 대응되도록 제3 게이트 절연막 상에 산화물 반도체층 형성용 막을 형성 후 패터닝하여 산화물 반도체층을 형성한다.
이어 도 3의 구조가 되도록, 상기 채널층의 양측부에 연결되도록 패터닝함으로써 소오스 전극 및 드레인 전극을 형성한다. 상기 소오스 및 드레인 전극은 상기 채널층을 덮도록 소정 금속층을 형성한 다음, 이를 패터닝함으로써 형성될 수 있다.
마지막으로, 400℃ 이하, 예를 들어 300℃의 온도에서 일반적인 퍼니스, RTA(rapid thermal annealing), 레이저 또는 핫플레이트 등을 이용하여 열처리 공정을 실시한다.
전술한 바와 같은 콘트롤 게이트/플로팅 게이트를 구비한 산화물 반도체 박막 트랜지스터에 도입함으로써, 동작 전압의 저하 문제를 해소할 수 있다.
상기 산화물 반도체 박막 트랜지스터는 활성층으로 투명한 반도체 산화물을 사용하기 때문에 얇고 투명한 전자 소자로서 다양한 분야, 일례로 투명 센서, 투명 RFID tag, 투명보안전자기기 등 정보인식용 부품과 투명 디지털/아날로그 IC 등의 정보처리용 부품 그리고 스마트 창, 투명 정보표시기의 정보표시용 부품 등 미래 IT 제품에 응용 가능하다. 또한, 원가가 낮고 공정이 단순하여 저가 제조가 가능하기 때문에 저가의 가전제품 시장부터 초박형 고품위의 고부가가치 IT 기기 시장에서도 경쟁력이 있다.
10, 110: 기판 11: 콘트롤 게이트 전극
12: 제1 게이트 절연막 13: 제2 게이트 절연막
14: 플로팅 게이트 전극 15: 제3 게이트 절연막
16,116: 채널층 17,18,117,118: 소오스/드레인 전극
111: 바텀 게이트 전극 112: 게이트 절연막
119: 탑 게이트 전극
12: 제1 게이트 절연막 13: 제2 게이트 절연막
14: 플로팅 게이트 전극 15: 제3 게이트 절연막
16,116: 채널층 17,18,117,118: 소오스/드레인 전극
111: 바텀 게이트 전극 112: 게이트 절연막
119: 탑 게이트 전극
Claims (6)
- 기판
상기 기판 상에 형성된 콘트롤 게이트 전극,
상기 게이트 전극을 포함하여 기판 전면에 걸쳐 형성된 제1 게이트 절연막,
상기 제1 게이트 절연막 상에 형성된 제2 게이트 절연막,
상기 제2 게이트 절연막 상에 형성된 플로팅 게이트 전극,
상기 플로팅 게이트 전극을 포함하여 기판 전면에 걸쳐 형성된 제3 게이트 전극 절연막,
상기 제3 게이트 절연막 상에 산화물 반도체로 형성된 산화물 반도체층, 및
상기 산화물 반도체층과 전기적으로 연결된 소오스/드레인 전극을 포함하는 산화물 반도체 박막 트랜지스터. - 제1항에 있어서, 상기 콘트롤 게이트 전극은 Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu 또는 이들의 합금을 포함하는 금속, 또는 금속 질화물로 이루어진 군에서 선택된 1종인 것인 산화물 반도체 박막 트랜지스터.
- 제1항에 있어서, 상기 제1 게이트 절연막은 SiO2이고, 제2 게이트 절연막은 SiNx이며, 제3 게이트 절연막은 SiO2/SiNx/SiO2의 다층 구조 또는 high-k 물질을 포함하는 것인 산화물 반도체 박막 트랜지스터.
- 제1항에 있어서, 상기 플로팅 게이트 전극은 Ta, TaN, Ti, TiN 및 이들의 조합으로 이루어진 군에서 선택된 1종인 것인 산화물 반도체 박막 트랜지스터.
- 제1항에 있어서, 상기 산화물 반도체층은 ZnO, IZO(Indium Zinc Oxide), SZO(Sr-doped ZnO), IGO(Indium gallium oxide) IGZO(Indium gallium zinc oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종의 금속 산화물인 것인 산화물 반도체 박막 트랜지스터.
- 제1항에 있어서, 상기 산화물 반도체 박막 트랜지스터는 음(또는 양) 게이트 전압을 인가 후 플로팅 게이트 전극에 양전하 (또는 음전하)를 주입하도록 프로그래밍하여 사용하는 것인 산화물 반도체 박막 트랜지스터.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9196213B2 (en) | 2014-01-22 | 2015-11-24 | Samsung Display Co., Ltd. | Gate driving circuit and display device having the same |
| US9478667B2 (en) | 2014-11-06 | 2016-10-25 | Samsung Display Co., Ltd. | Thin film transistor substrate, method of manufacturing the same, and liquid crystal display panel having the same |
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- 2010-12-02 KR KR1020100121827A patent/KR20120060364A/ko not_active Application Discontinuation
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