KR20120060048A

KR20120060048A - Method for fabricating array substrate for in-plane switching mode liquid crystal display device

Info

Publication number: KR20120060048A
Application number: KR1020100121613A
Authority: KR
Inventors: 이승철
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-12-01
Filing date: 2010-12-01
Publication date: 2012-06-11
Also published as: KR101792878B1

Abstract

PURPOSE: A method for manufacturing an array substrate for an in-plane switching mode liquid crystal display device is provided to eliminate a need of using a halftone mask, thereby eliminating additional costs. CONSTITUTION: A non pixel area and a pixel area are defined on a substrate. A gate line(106c) and a common line(106d) are formed on the non pixel area of the substrate. A pixel electrode(103b) is formed on the pixel area of the substrate. A gate insulating film, a semiconductor layer, and a second conductive metal layer are successively laminated on a frontal side of the substrate. The substrate includes the gate line, the common line, and the pixel electrode.

Description

횡전계 방식 액정표시장치용 어레이기판 제조방법{METHOD FOR FABRICATING ARRAY SUBSTRATE FOR IN-PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE}Method for manufacturing array substrate for transverse electric field type liquid crystal display device {METHOD FOR FABRICATING ARRAY SUBSTRATE FOR IN-PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로서, 보다 상세하게는 횡전계 방식 액정표시장치용 어레이기판 제조방법에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly, to a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device.

일반적으로 액정표시장치의 구동 원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.In general, the driving principle of the liquid crystal display device uses the optical anisotropy and polarization of the liquid crystal. Since the liquid crystal has a long structure, it has a directionality in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Therefore, when the molecular alignment direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular alignment direction of the liquid crystal by optical anisotropy, so that image information can be expressed.

현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동 행렬 액정표시장치(AM-LCD: Active Matrix LCD, 이하 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, an active matrix liquid crystal display device (AM-LCD: short term liquid crystal display device) in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner has the highest resolution and video performance. It is attracting attention.

상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(즉, 상부기판)과 화소전극이 형성된 어레이기판(즉, 하부기판)과, 상부기판 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상,하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.The liquid crystal display includes a color filter substrate (ie, an upper substrate) on which a common electrode is formed, an array substrate (ie, a lower substrate) on which a pixel electrode is formed, and a liquid crystal filled between the upper substrate and the lower substrate. In the apparatus, the liquid crystal is driven by an electric field applied up and down between the common electrode and the pixel electrode, and the characteristics such as transmittance and aperture ratio are excellent.

그러나, 상-하로 걸리는 전기장에 의한 액정 구동은 시야각 특성이 우수하지 못한 단점이 있다. 따라서, 상기의 단점을 극복하기 위해 새롭게 제안된 기술이 횡전계에 의한 액정 구동방법인데, 이 횡전계에 의한 액정 구동방법은 시야각 특성이 우수한 장점을 가지고 있다.However, the liquid crystal drive by the electric field that is applied up-down has a disadvantage that the viewing angle characteristics are not excellent. Therefore, a newly proposed technique for overcoming the above disadvantages is a liquid crystal driving method using a transverse electric field. The liquid crystal driving method using a transverse electric field has an advantage of excellent viewing angle characteristics.

이러한 횡 전계 방식 액정표시장치는 컬러필터기판과 어레이기판이 서로 대향하여 구성되며, 컬러필터기판 및 어레이기판 사이에는 액정층이 개재되어 있다.The transverse electric field type liquid crystal display device includes a color filter substrate and an array substrate facing each other, and a liquid crystal layer is interposed between the color filter substrate and the array substrate.

상기 어레이기판에는 투명한 절연기판에 정의된 다수의 화소마다 박막트랜지스터와 공통전극 및 화소전극으로 구성된다.The array substrate includes a thin film transistor, a common electrode, and a pixel electrode for each of a plurality of pixels defined in a transparent insulating substrate.

또한, 상기 공통전극과 화소전극은 동일 기판 상에 서로 평행하게 이격하여 구성된다.In addition, the common electrode and the pixel electrode are configured to be spaced apart from each other in parallel on the same substrate.

그리고, 상기 컬러필터기판은 투명한 절연기판 상에 게이트배선과 데이터배선과 박막트랜지스터에 대응하는 부분에 블랙매트릭스가 구성되고, 상기 화소에 대응하여 컬러필터가 구성된다.In the color filter substrate, a black matrix is formed at a portion corresponding to a gate wiring, a data wiring, and a thin film transistor on a transparent insulating substrate, and a color filter is formed corresponding to the pixel.

상기 액정층은 상기 공통전극과 화소전극의 수평 전계에 의해 구동된다.The liquid crystal layer is driven by a horizontal electric field of the common electrode and the pixel electrode.

상기 구성으로 이루어지는 횡전계 방식 액정표시장치에서, 휘도를 확보하기 위해 상기 공통전극과 화소전극을 투명전극으로 형성하나, 설계상 상기 공통전극과 화소전극 사이의 이격 거리에 의해, 상기 공통전극과 화소전극의 양단 일부만이 휘도 개선에 기여할 뿐, 대부분의 영역은 빛을 차단하는 결과가 된다.In the transverse electric field liquid crystal display device having the above configuration, the common electrode and the pixel electrode are formed as transparent electrodes in order to secure luminance, but by design, the common electrode and the pixel are separated by a distance between the common electrode and the pixel electrode. Only a part of both ends of the electrode contribute to the improvement of brightness, and most areas result in light blocking.

따라서, 이러한 휘도 개선 효과를 극대화시키기 위해 제안된 기술이 FFS (Fringe Field Switching) 기술이다. 상기 FFS 기술은 액정을 정밀하게 제어함으로써 색상 변이(Color shift)가 없고 높은 명암비(Contrast Ratio)를 얻을 수 있는 것이 특징이어서, 일반적인 횡전계 기술과 비교하여 높은 화면품질을 구현할 수 있는 장점이 있다.Therefore, the proposed technique to maximize the effect of improving the brightness is the FFS (Fringe Field Switching) technology. The FFS technology is characterized in that a high contrast ratio can be obtained without a color shift by precisely controlling the liquid crystal, and thus, there is an advantage in that a high screen quality can be realized compared to a general transverse electric field technology.

그런데, 종래의 FFS 방식의 액정표시장치는 좌,우 시야각에 있어서 광시야각을 구현할 수는 있지만, 대면적으로 갈수록 측면 시야각 및 상,하 시야각에 있어서는 좀더 개선되어야 한다.By the way, the conventional FFS type liquid crystal display device can implement a wide viewing angle in left and right viewing angles, but should be further improved in terms of side viewing angles and upper and lower viewing angles in large areas.

따라서, 이러한 측면 및 상,하 시야각과 함께 투과율을 개선하기 위해 제안된 기술이 AH-IPS(advanced horizontal in-plane switching) 방식 액정표시장치이다.Therefore, an AH-IPS (Advanced Horizontal In-plane Switching) type liquid crystal display device has been proposed to improve the transmittance along with these side and top and bottom viewing angles.

이러한 종래기술에 따른 횡전계 방식 액정표시장치에 대해 도 1을 참조하여 설명하면 다음과 같다.The transverse electric field type liquid crystal display device according to the related art will be described with reference to FIG. 1 as follows.

도 1은 종래기술에 따른 횡전계 방식 액정표시장치의 평면도이다.1 is a plan view of a transverse electric field type liquid crystal display device according to the related art.

종래기술에 따른 횡전계 방식 액정표시장치는, 도 1에 도시된 바와 같이, 기판(101) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선 (13c) 및 공통배선(13b)과; 상기 게이트배선(13c)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(21a)과; 상기 게이트배선(13c)과 데이터배선(21a)의 교차지점에 마련되고, 게이트전극(13a)과 액티브층 (미도시)과 드레인전극(21b) 및 소스전극(21c)을 포함하는 박막트랜지스터(T)를 포함하여 구성된다.As shown in FIG. 1, a transverse electric field type liquid crystal display device according to the related art includes a plurality of gate lines 13c and a common line 13b that extend in one direction and are spaced in parallel to each other on a substrate 101. ; A plurality of data wirings 21a intersecting the gate wirings 13c and defining pixel regions in the crossing regions; A thin film transistor T provided at the intersection of the gate wiring 13c and the data wiring 21a and including a gate electrode 13a, an active layer (not shown), a drain electrode 21b, and a source electrode 21c. It is configured to include).

상기 구성으로 이루어지는 종래기술에 따른 횡 전계 방식 액정표시장치 제조방법에 적용되는 제1 내지 제5 마스크 공정에 대해 도 2를 참조하여 개략적으로 설명하면 다음과 같다.The first to fifth mask processes applied to the lateral field type liquid crystal display device manufacturing method according to the related art having the above configuration will be described below with reference to FIG. 2.

도 2는 종래기술에 따른 횡 전계 방식액정표시장치의 제조공정흐름도 로서, 제1 내지 5 마스크 공정에 의해 제조되는 액정표시장치 제조방법을 개략적으로 나타내는 흐름도이다.FIG. 2 is a flowchart illustrating a manufacturing process of a transverse electric field type liquid crystal display device according to the related art, and schematically illustrates a method of manufacturing a liquid crystal display device manufactured by the first to fifth mask processes.

도 2에 도시된 바와 같이, 종래기술에 따른 횡 전계 방식액정표시장치 제조방법은, 게이트배선을 형성하기 위해 적용하는 제1 마스크 공정(S12)과; 활성층, 데이터라인, 소스전극 및 드레인전극을 형성하기 위한 제 2마스크 공정(S14)과; 화소전극을 형성하기 위해 적용하는 제3 마스크 공정 (S16)과; 공통배선 콘택홀을 형성하기 위해 적용하는 제4 마스크 공정(S18)과; 공통전극을 형성하기 위해 적용하는 제5 마스크 공정(S20)을 포함하여 이루어진다.As shown in FIG. 2, the method of manufacturing a transverse electric field liquid crystal display device according to the related art includes: a first mask process S12 applied to form a gate wiring; A second mask process (S14) for forming an active layer, a data line, a source electrode and a drain electrode; A third mask process (S16) applied to form the pixel electrode; A fourth mask process (S18) applied to form a common wiring contact hole; And a fifth mask process (S20) applied to form the common electrode.

상기 제1 내지 5 마스크공정을 통해 제조되는 종래 기술에 따른 횡 전계 방식 액정표시장치 제조방법에 대해 및 도 3a 내지 도 3n을 참조하여 설명하면 다음과 같다.A method of manufacturing a transverse electric field type liquid crystal display device according to the prior art manufactured through the first to fifth mask processes and with reference to FIGS. 3A to 3N will be described below.

도 3a 내지 3n은 도 1의 Ⅲ-Ⅲ선 및 Ⅲj-Ⅲj에 따른 단면도로서, 종래기술에 따른 횡 전계 방식액정표시장치의 제조공정 단면도들이다.3A to 3N are cross-sectional views taken along line III-III and IIIj-IIIj of FIG. 1, and are cross-sectional views illustrating a manufacturing process of a transverse electric field liquid crystal display device according to the related art.

도 3a에 도시된 바와 같이, 투명한 기판(11) 상에 스위칭 영역을 포함하는 다수의 화소영역이 정의하고, 상기 투명한 기판(11) 상에 제1 도전성 금속층(13)을 증착하고 그 위에 제1 감광막(15)을 도포한다.As shown in FIG. 3A, a plurality of pixel regions including a switching region are defined on the transparent substrate 11, and a first conductive metal layer 13 is deposited on the transparent substrate 11 and a first layer thereon. The photosensitive film 15 is applied.

그 다음, 도 3b에 도시된 바와 같이, 제1 마스크 공정(S12)으로서, 제1 마스크(미도시)를 이용한 포토리소그라피 공정기술을 통해 상기 제1 감광막(15)을 노광 및 현상한 후 이를 패터닝하여 제1 감광막패턴(15a)을 형성한다.Next, as shown in FIG. 3B, as the first mask process S12, the first photoresist film 15 is exposed and developed through a photolithography process technology using a first mask (not shown), and then patterned. The first photosensitive film pattern 15a is formed.

이어서, 도 3c에 도시된 바와 같이, 상기 제1 감광막패턴(15a)을 마스크로 상기 도전성 금속층(13)을 선택적으로 패터닝하여 게이트배선(13a)과 이 게이트배선(13a)으로부터 연장된 게이트전극(13b) 및 이 게이트배선(13a)과 평행하게 공통배선(13c)을 동시에 형성한다. Subsequently, as shown in FIG. 3C, the conductive metal layer 13 is selectively patterned using the first photosensitive film pattern 15a as a mask to form a gate wiring 13a and a gate electrode extending from the gate wiring 13a. 13b) and the common wiring 13c are formed simultaneously in parallel with this gate wiring 13a.

그 다음, 도 3d에 도시된 바와 같이, 상기 제 1 감광막패턴(15a)을 제거한 후 기판 전면에 게이트절연막(17), 비정질실리콘층(19), 불순물이 함유된 비정질실리콘층(미도시) 및 제2 도전성 금속층(21)을 차례로 증착한다.Next, as shown in FIG. 3D, after the first photoresist layer pattern 15a is removed, the gate insulating layer 17, the amorphous silicon layer 19, the amorphous silicon layer containing impurities (not shown) on the entire surface of the substrate, and The second conductive metal layer 21 is sequentially deposited.

이어서, 도 3e에 도시된 바와 같이, 상기 제2 도전성 금속층(21) 상에 제2 감광막(23)을 도포한다.Subsequently, as illustrated in FIG. 3E, a second photosensitive film 23 is coated on the second conductive metal layer 21.

그 다음, 제2 마스크, 즉 회절마스크를 이용한 제2 마스크 공정(S14)으로서, 광차단부(25a)와 반투과부(25b) 및 투과부(25c)로 이루어진 회절마스크(25)를 이용하여 상기 제2 감광막(23)에 노광 공정을 실시한다. 이때, 상기 회절마스크(25)의 광차단부(25a)는 데이터배선 형성 지역과 소스전극 및 드레인전극 형성 지역과 대응하는 상기 제2 감광막(25) 상측에 위치하며, 상기 회절마스크(25)의 반투과부 (25b)는 박막트랜지스터(T)의 채널지역, 즉 게이트전극(13b)과 대응하는 상기 제2 감광막(23) 상측에 위치한다. Next, as a second mask process (S14) using a second mask, that is, a diffraction mask, the first mask is formed using a diffraction mask 25 including a light blocking portion 25a, a transflective portion 25b, and a transmitting portion 25c. The photosensitive film 23 is subjected to an exposure step. In this case, the light blocking portion 25a of the diffraction mask 25 is located above the second photoresist layer 25 corresponding to the data wiring formation region and the source electrode and drain electrode formation region, The transflective portion 25b is positioned on the channel region of the thin film transistor T, that is, above the second photosensitive layer 23 corresponding to the gate electrode 13b.

이어서, 도 3f에 도시된 바와 같이, 상기 노광 공정 이후에 현상공정을 실시한 다음 상기 제2 감광막(23)을 선택적으로 패터닝하여 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역에 제1 패턴(23a)을 형성하고, 상기 박막트랜지스터 (T)의 채널지역에 제2 패턴(23b)을 형성한다. Subsequently, as illustrated in FIG. 3F, after the exposure process, the development process is performed, and then the second photoresist layer 23 is selectively patterned to form the first pattern 23a in the data wiring formation region and the source electrode and drain electrode formation region. ) And a second pattern 23b in the channel region of the thin film transistor T.

그 다음, 도 3g에 도시된 바와 같이, 상기 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역의 제1 패턴(23a)과 상기 박막트랜지스터(T)의 채널지역의 제2 패턴(23b)을 마스크로, 상기 제2 도전성 금속층(21)과 불순물이 함유된 비정질실리콘층(미도시), 비정질 실리콘층(19) 및 게이트절연막(17)을 선택적으로 패터닝하여 데이터배선(21a)을 형성함과 동시에, 소스전극 형성지역과 드레인전극 형성 지역을 각각 정의한다. Next, as shown in FIG. 3G, the first pattern 23a of the data wiring formation region, the source electrode and the drain electrode formation region and the second pattern 23b of the channel region of the thin film transistor T are masked. The second conductive metal layer 21 and the amorphous silicon layer (not shown) containing impurities, the amorphous silicon layer 19 and the gate insulating film 17 are selectively patterned to form the data wiring 21a. The source electrode forming region and the drain electrode forming region are respectively defined.

이어서, 에싱(ashing) 공정을 통해 상기 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역의 제1 패턴(23a)의 두께 일부와 상기 박막트랜지스터(T)의 채널지역의 제2 패턴(23b)을 완전히 제거하여 상기 박막트랜지스터(T)의 채널지역의 제2 패턴(23b) 아래의 제2 도전성 금속층(21) 부분을 노출시킨다. Subsequently, a portion of the thickness of the first pattern 23a of the data wiring forming region, the source electrode and the drain electrode forming region and the second pattern 23b of the channel region of the thin film transistor T are formed through an ashing process. The second conductive metal layer 21 under the second pattern 23b of the channel region of the thin film transistor T is completely removed to expose the portion of the second conductive metal layer 21.

이어서, 도 3h에 도시된 바와 같이, 상기 에싱 공정에 의해 두께 일부가 식각된 상기 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역의 제1 패턴 (23a)을 마스크로 상기 노출된 제2 도전성 금속층(21)과 그 하부의 불순물이 함유된 비정질실리콘층(미도시)을 식각함으로써 드레인전극(21b)과 이 드레인전극 (21b)과 이격된 소스전극(21c)을 형성한다.Subsequently, as shown in FIG. 3H, the exposed second conductive metal layer using the first pattern 23a of the data wiring formation region and the source electrode and drain electrode formation region, which are partially etched by the ashing process, as a mask. (21) and an amorphous silicon layer (not shown) containing impurities thereunder are formed to form a drain electrode 21b and a source electrode 21c spaced apart from the drain electrode 21b.

그 다음, 남아 있는 제2 감광막의 제1 패턴(23a)을 제거하고, 기판 전면에 투명 도전물질인 ITO층(27)을 스퍼터링방법으로 증착한 후 그 위에 다시 제3 감광막(29)을 도포한다.Next, the first pattern 23a of the remaining second photoresist film is removed, and an ITO layer 27, which is a transparent conductive material, is deposited on the entire surface of the substrate by a sputtering method, and then the third photoresist film 29 is applied thereon. .

이어서, 도 3i에 도시된 바와 같이, 제3 마스크 공정(S16)으로서, 제3 마스크(미도시)를 이용한 포토리소그라피 공정기술을 통해 상기 감광막(29)을 노광 및 현상한 후 이를 패터닝하여 제3 감광막패턴(29a)을 형성한다.Subsequently, as illustrated in FIG. 3I, as the third mask process S16, the photoresist layer 29 is exposed and developed through a photolithography process technology using a third mask (not shown), and then patterned. The photosensitive film pattern 29a is formed.

그 다음, 도 3j에 도시된 바와 같이, 상기 제3 감광막패턴(29a)을 마스크로 상기 ITO층(27)을 식각하여 상기 드레인전극(21b)과 직접 접촉하는 화소전극 (27a)을 형성한다. 이때, 상기 ITO(27) 식각시에 ITO 물질만 식각시킬 수 있는 식각용액, 예를들어 옥살산(oxalic acid)을 이용함으로써, 드레인전극(21b)과 소스전극(21c)은 식각되지 않고 ITO(27)만 식각된다.Next, as shown in FIG. 3J, the ITO layer 27 is etched using the third photoresist pattern 29a as a mask to form a pixel electrode 27a in direct contact with the drain electrode 21b. In this case, by using an etching solution capable of etching only ITO material, for example, oxalic acid, during the etching of the ITO 27, the drain electrode 21b and the source electrode 21c are not etched, but the ITO 27 is not etched. ) Is only etched.

이어서, 상기 제3 감광막패턴(29a)을 제거하고, 상기 화소전극(27a)을 포함한 기판 전면에 보호막(31)을 증착한 후, 그 위에 제4 감광막(33)을 도포한다.Subsequently, the third photoresist layer pattern 29a is removed, the protective layer 31 is deposited on the entire surface of the substrate including the pixel electrode 27a, and then the fourth photoresist layer 33 is coated thereon.

그 다음, 도 3k에 도시된 바와 같이, 제4 마스크 공정(S118)으로서, 제4 마스크(미도시)를 이용한 포토리소그라피 공정기술을 통해 상기 제4 감광막(33)을 노광 및 현상한 후 이를 패터닝하여 제4 감광막패턴(33a)을 형성한다.Next, as shown in FIG. 3K, as the fourth mask process S118, the fourth photoresist layer 33 is exposed and developed through a photolithography process technology using a fourth mask (not shown), and then patterned. The fourth photosensitive film pattern 33a is formed.

이어서, 도 3l에 도시된 바와 같이, 상기 제4 감광막패턴(33a)을 마스크로 상기 보호막(31)을 선택적으로 패터닝하여 상기 공통배선(13b)을 노출시키는 공통배선 콘택홀(35)을 형성한다.Subsequently, as shown in FIG. 3L, the passivation layer 31 is selectively patterned using the fourth photoresist pattern 33a as a mask to form a common wiring contact hole 35 exposing the common wiring 13b. .

그 다음, 상기 제4 감광막패턴(33a)을 제거하고, 상기 공통배선 콘택홀(33)을 포함한 기판 전면에 ITO층(37)을 증착한 후, 다시 그 위에 제5 감광막(미도시) 을 도포한다.Next, the fourth photoresist pattern 33a is removed, an ITO layer 37 is deposited on the entire surface of the substrate including the common wiring contact hole 33, and then a fifth photoresist layer (not shown) is applied thereon. do.

이어서, 도 3m에 도시된 바와 같이, 제5 마스크 공정(S120)으로서, 제5 마스크(미도시)를 이용한 포토리소그라피 공정기술을 통해 상기 제5 감광막(미도시)을 패터닝하여 제5 감광막패턴(39)을 형성한다.Subsequently, as illustrated in FIG. 3M, as the fifth mask process S120, the fifth photoresist layer (not shown) is patterned through a photolithography process technology using a fifth mask (not shown) to form a fifth photoresist pattern ( 39).

그 다음, 도 3n에 도시된 바와 같이, 상기 제5 감광막패턴(39)을 마스크로 상기 ITO층(37)을 패터닝하여 다수의 공통전극(37a, 37b) 및 이들 공통전극(37a, 37b)의 양측 단을 연결시켜 주는 공통전극 연결배선(37c)을 형성한다. Next, as shown in FIG. 3N, the ITO layer 37 is patterned using the fifth photoresist pattern 39 as a mask to form the plurality of common electrodes 37a and 37b and the common electrodes 37a and 37b. The common electrode connection wiring 37c connecting both ends is formed.

이어서, 도면에는 도시하지 않았지만, 상기 제5 감광막패턴(39a)을 제거함으로써 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판 제조공정을 완료한다. Subsequently, although not shown in the drawing, the fifth photosensitive film pattern 39a is removed to complete the manufacturing process of the array substrate for a transverse electric field type liquid crystal display device according to the prior art.

그러나, 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판 제조방법에 따르면, 게이트배선과 화소전극 형성시에 각각 별도의 마스크가 요구되며, 그로 인해 마스크 공정에 요구되는 감광막 도포공정, 감광막 노광 공정과 현상 공정, 및 게이트배선 및 화소전극을 형성하기 위한 식각 공정 등이 추가로 요구되기 때문에, 그만큼 액정표시장치용 어레이 기판 제조시에 공정 수가 증가하게 된다.However, according to the method of manufacturing an array substrate for a transverse electric field type liquid crystal display device according to the prior art, a separate mask is required at the time of gate wiring and pixel electrode formation, and thus a photoresist coating process and a photoresist exposure process are required for the mask process. Since an overdevelopment process and an etching process for forming the gate wiring and the pixel electrode are additionally required, the number of processes increases in manufacturing the array substrate for the liquid crystal display device.

따라서, 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판 제조방법은 게이트배선과 화소전극 형성시에 각각 별도의 마스크가 요구되고, 그로 인해 마스크 공정에 필요로 하는 층들이 증가함에 따라 패턴 간의 오버레이(overlay) 관리가 어렵게 된다.Therefore, according to the prior art, the method of manufacturing the array substrate for a transverse electric field type liquid crystal display device requires a separate mask for forming the gate wiring and the pixel electrode, and as a result, overlay between the patterns increases as the layers required for the mask process increase. Overlay management becomes difficult.

그러므로, 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판 제조방법은 적어도 5 마스크 공정을 통해 이루어지기 때문에 그만큼 공정 수가 증가하여 생산성이 감소한다.Therefore, the manufacturing method of the array substrate for a transverse electric field type liquid crystal display device according to the prior art is performed through at least five mask processes, thereby increasing the number of processes and decreasing productivity.

이에 본 발명은 상기 문제점들을 개선하기 위해 안출한 것으로서, 본 발명의 목적은 횡전계 방식의 액정표시장치를 4 마스크로 구현하여 공정을 단순화함으로써 생산성을 향상시킬 수 있는 횡전계 방식 액정표시장치용 어레이 기판 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to implement a transverse electric field type liquid crystal display device with four masks, thereby simplifying the process, thereby improving productivity. It is to provide a substrate manufacturing method.

상기 목적을 달성하기 위한 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판 제조방법은, 횡전계 방식 액정표시장치용 어레이기판 제조방법에 관한 것으로, 개시된 발명은 기판의 비화소영역에 제1 투명 도전물질층패턴과 제1 도전 금속층패턴의 적층 구조로 구성된 게이트배선 및 공통배선을 형성하고, 상기 기판의 화소영역에 상기 제1 투명 도전물질층패턴과 제1 도전 금속층패턴의 적층 구조로 구성된 화소전극을 형성하는 단계; 상기 기판 전면에 형성된 상기 제2 도전 금속층과 반도체층 및 게이트절연막과 함께 상기 화소전극의제1 도전 금속층패턴을 식각하여, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선과, 상기 게이트배선과 데이터배선의 교차 지점에 상기 데이터배선으로부터 돌출된 소스전극 및 이 소스전극과 이격된 드레인전극을 형성하는 단계; 상기 화소전극과 함께 상기 데이터배선으로부터 돌출된 소스전극 및 이 소스전극과 이격된 드레인전극을 포함한 기판 전면에 보호막을 형성하는 단계; 상기 보호막을 선택적으로 패터닝하여 상기 드레인전극과 화소전극을 노출시키는 화소전극 콘택홀과 함께 상기 공통배선을 노출시키는 공통배선 콘택홀을 동시에 형성하는 단계; 및 상기 보호막 상에 상기 공통배선 콘택홀을 통해 상기 공통배선과 전기적으로 연결되고 상기 화소전극과 오버랩되는 다수의 공통전극과 함께 상기 화소전극 콘택홀을 통해 상기 드레인전극과 화소전극을 전기적으로 연결하는 화소전극 연결패턴을 동시에 형성하는 단계를 포함하여 구성되는 특징으로 한다.The method for manufacturing an array substrate for a transverse electric field type liquid crystal display device according to the present invention for achieving the above object is directed to a method for manufacturing an array substrate for a transverse electric field type liquid crystal display device, the disclosed invention is a first transparent to the non-pixel region of the substrate A gate wiring and a common wiring formed of a stacked structure of a conductive material layer pattern and a first conductive metal layer pattern, and formed of a stacked structure of the first transparent conductive material layer pattern and the first conductive metal layer pattern in a pixel area of the substrate Forming an electrode; The first conductive metal layer pattern of the pixel electrode is etched together with the second conductive metal layer, the semiconductor layer, and the gate insulating layer formed on the entire surface of the substrate, the data line defining a pixel area crossing the gate line, and the gate line; Forming a source electrode protruding from the data line and a drain electrode spaced apart from the source electrode at an intersection point of the data line; Forming a protective film on the entire surface of the substrate including the source electrode protruding from the data line and the drain electrode spaced apart from the source electrode together with the pixel electrode; Selectively patterning the passivation layer to simultaneously form a common wiring contact hole exposing the common wiring together with a pixel electrode contact hole exposing the drain electrode and the pixel electrode; And electrically connecting the drain electrode and the pixel electrode through the pixel electrode contact hole together with a plurality of common electrodes electrically connected to the common wiring through the common wiring contact hole and overlapping the pixel electrode on the passivation layer. And simultaneously forming the pixel electrode connection patterns.

본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판 제조방법에 따르면 다음과 같은 효과가 있다.According to the array substrate manufacturing method for a transverse electric field type liquid crystal display device according to the present invention has the following effects.

본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판 제조방법에 따르면, 게이트배선과 화소전극 또는 공통전극층을 동시에 형성 가능함으로써 제조 공정 수를 저감시킬 수 있다.According to the method of manufacturing an array substrate for a transverse electric field type liquid crystal display device according to the present invention, the number of manufacturing processes can be reduced by simultaneously forming a gate wiring and a pixel electrode or a common electrode layer.

또한, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판 제조방법에 따르면, 마스크 저감을 위해 하프톤 마스크(Half Tone mask)를 사용하지 않아도 됨으로써 마스크 저감에 따른 추가 비용 발생이 없다.In addition, according to the method for manufacturing an array substrate for a transverse electric field type liquid crystal display device according to the present invention, there is no need to use a half tone mask for mask reduction, so there is no additional cost incurred by mask reduction.

따라서, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판 제조방법은 기존의 5 마스크 공정에 의한 액정표시장치 제조방법과 대비하여 2 내지 5 공정이 단축됨으로써 생산성이 향상된다.Accordingly, the method of manufacturing the array substrate for a transverse electric field type liquid crystal display device according to the present invention improves productivity by shortening 2 to 5 processes as compared to the conventional method for manufacturing a liquid crystal display device using a 5 mask process.

도 1은 종래기술에 따른 횡전계 방식 액정표시장치용 어레이 기판의 평면도이다.
도 2는 종래기술에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조공정 흐름도로서, 제1 내지 5 마스크 공정에 의해 제조되는 액정표시장치용 어레이기판 제조방법을 개략적으로 나타내는 흐름도이다.
도 3a 내지 3n은 도 1의 Ⅲ-Ⅲ선 및 Ⅲj-Ⅲj에 따른 단면도로서, 종래기술에 따른 횡 전계 방식액정표시장치의 제조공정 단면도들이다.
도 4는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 평면도이다.
도 5는 도4의 Ⅴ-Ⅴ선 및 Ⅶi-Ⅶi에 따른 단면도로서, 횡전계 방식 액정표시장치용 어레이 기판의 단면도이다.
도 6은 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조공정흐름도로서, 제1 내지 4 마스크 공정에 의해 제조되는 액정표시장치용 어레이 기판 제조방법을 개략적으로 나타내는 흐름도이다.
도 7a 내지 7n은 도4의 Ⅴ-Ⅴ선 및 Ⅶi-Ⅶi에 따른 공정 단면도로서, 본 발명에 따른 횡전계방식 액정표시장치용 어레이 기판의 제조공정 단면도들이다.1 is a plan view of an array substrate for a transverse electric field type liquid crystal display device according to the prior art.
FIG. 2 is a flowchart illustrating a manufacturing process of an array substrate for a transverse electric field type liquid crystal display device according to the prior art, and schematically illustrates a method for manufacturing an array substrate for liquid crystal display devices manufactured by the first to fifth mask processes.
3A to 3N are cross-sectional views taken along line III-III and IIIj-IIIj of FIG. 1, and are cross-sectional views illustrating a manufacturing process of a transverse electric field liquid crystal display device according to the related art.
4 is a plan view of an array substrate for a transverse electric field type liquid crystal display device according to the present invention.
FIG. 5 is a cross-sectional view taken along the line VV of FIG. 4 and the line VI-Xi, and is a cross-sectional view of an array substrate for a transverse electric field type liquid crystal display device.
6 is a flowchart illustrating a manufacturing process flow chart of an array substrate for a transverse electric field type liquid crystal display device according to the present invention, and schematically illustrates a method for manufacturing an array substrate for liquid crystal display devices manufactured by the first to fourth mask processes.
7A to 7N are cross-sectional views illustrating a line V-V line and a line VI-Xi of FIG. 4, which illustrate cross-sectional views of a manufacturing process of an array substrate for a transverse electric field type liquid crystal display device according to the present invention.

이하, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an array substrate for a transverse electric field type liquid crystal display device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 평면도이다.4 is a plan view of an array substrate for a transverse electric field type liquid crystal display device according to the present invention.

도 5는 도4의 Ⅴ-Ⅴ선 및 Ⅶi-Ⅶi에 따른 단면도로서, 횡전계 방식 액정표시장치용 어레이 기판의 단면도이다.FIG. 5 is a cross-sectional view taken along the line VV of FIG. 4 and the line VI-Xi, and is a cross-sectional view of an array substrate for a transverse electric field type liquid crystal display device.

본 발명에 따른 횡전계 방식 액정표시장치는, 도 4 및 5에 도시된 바와 같이, 기판(101) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(106c) 및 공통배선(106d)과; 상기 게이트배선(106c)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(113a)과; 상기 게이트배선 (106c)과 데이터배선(113a)의 교차지점에 마련되고, 게이트전극(106a)과 활성층 (미도시)과 소스전극(113c) 및 드레인전극(113b)을 포함하는 박막트랜지스터(T)를 포함하여 구성된다.In the transverse electric field type liquid crystal display device according to the present invention, as shown in FIGS. 4 and 5, the plurality of gate wirings 106c and common wirings 106d extending in one direction and spaced in parallel to each other on the substrate 101 are provided. )and; A plurality of data lines 113a intersecting the gate lines 106c and defining pixel regions in the intersecting regions; A thin film transistor T provided at the intersection of the gate wiring 106c and the data wiring 113a and including a gate electrode 106a, an active layer (not shown), a source electrode 113c, and a drain electrode 113b. It is configured to include.

여기서, 상기 게이트배선(106c)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 상기 데이터배선(113a)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트배선(106c) 및 데이터배선(113a)은 게이트절연막(미도시)을 사이에 두고 교차하여 각 화소 영역을 정의한다.The gate line 106c supplies a scan signal from a gate driver (not shown), and the data line 113a supplies a video signal from a data driver (not shown). The gate line 106c and the data line 113a cross each other with a gate insulating film (not shown) therebetween to define each pixel area.

상기 게이트배선(106c)은 기판(101) 위에 투명 도전층을 포함한 적어도 이중 이상의 복층 구조 또는 단층 구조로 형성된다. 예를 들면, 투명도전층을 이용한 제1 도전층과, 불투명한 금속을 이용한 제2 도전층이 적층된 복층 구조 또는 불투명한 금속을 이용한 단층 구조로 형성된다.The gate wiring 106c is formed on at least a double layer structure or a single layer structure including a transparent conductive layer on the substrate 101. For example, the first conductive layer using the transparent conductive layer and the second conductive layer using the opaque metal are laminated or a single layer structure using the opaque metal.

이때, 상기 제1 도전층으로는 ITO, IZO, 또는 ITZO이 사용되며, 제2 도전층으로는 Cu, Mo, Al, Cu합금, Mo합금, Al합금 등이 사용된다. In this case, ITO, IZO, or ITZO is used as the first conductive layer, and Cu, Mo, Al, Cu alloy, Mo alloy, Al alloy, and the like are used as the second conductive layer.

또한, 상기 박막 트랜지스터(T)는 상기 게이트배선(106c)에 공급되는 스캔 신호에 데이터배선(113a)에 공급되는 화소 신호가 화소전극(103b)에 충전되어 유지되게 한다. 이를 위해, 상기 박막트랜지스터(T)는 상기 게이트배선(106c)에 포함된 게이트전극(106a), 데이터배선(113a)에 접속된 소스전극(113c), 이 소스전극(113c)과 마주하며 화소전극(103b)과 접속된 드레인전극(113b), 게이트절연막(109)을 사이에 두고 게이트전극(106a)과 중첩되어 소스전극(113c)과 드레인전극(113b) 사이에 채널을 형성하는 활성층(111a)과, 소스전극(113c) 및 드레인전극(113b)과의 오믹 접촉을 위하여 채널을 제외한 활성층(113a) 위에 형성된 오믹접촉층(미도시)을 구비한다.In addition, the thin film transistor T keeps the pixel signal supplied to the data line 113a charged in the pixel electrode 103b with the scan signal supplied to the gate line 106c. To this end, the thin film transistor T includes a gate electrode 106a included in the gate wiring 106c, a source electrode 113c connected to the data wiring 113a, and a pixel electrode facing the source electrode 113c. The active layer 111a forming a channel between the source electrode 113c and the drain electrode 113b by overlapping the gate electrode 106a with the drain electrode 113b and the gate insulating film 109 connected to the 103b interposed therebetween. And an ohmic contact layer (not shown) formed on the active layer 113a except for the channel for ohmic contact with the source electrode 113c and the drain electrode 113b.

그리고, 상기 활성층(111a)과 오믹 접촉층(미도시)은 데이터배선(113a)을 따라 중첩된다.In addition, the active layer 111a and the ohmic contact layer (not shown) overlap the data line 113a.

그리고, 상기 데이터배선(113a)은 데이터패드(미도시)를 통해 데이터 드라이버(미도시)로부터의 화소 신호를 공급받는다. The data line 113a receives a pixel signal from a data driver (not shown) through a data pad (not shown).

또한, 상기 화소영역의 전면에는 상기 게이트배선(106c)과 데이터배선(113a) 과 이격된 공간을 두고 투명한 화소전극(103b)이 배치되어 있으며, 상기 화소전극 (103b) 및 데이터배선(113a) 상부에는 보호막(미도시, 도 5의 부호 119 참조)을 사이에 두고 다수의 막대 형상의 투명한 제1 공통전극(125a)들과 제2 공통전극 (125b)이 배치되어 있다.In addition, a transparent pixel electrode 103b is disposed on a front surface of the pixel region with a space spaced apart from the gate wiring 106c and the data wiring 113a, and the upper portion of the pixel electrode 103b and the data wiring 113a. A plurality of rod-shaped transparent first common electrodes 125a and second common electrodes 125b are disposed in the gap between the passivation layer (not shown in FIG. 5).

이때, 상기 막대 형상의 다수의 투명한 제1 공통전극(125a)들은 상기 데이터배선(113a)과 평행한 방향으로 배치되어 있으며, 이들 제1 공통전극(125a)은 서로 일정간격만큼 이격되어 있다. 또한, 상기 제1 공통전극(125a) 및 제2 공통전극 (125b)을 연결시켜 주는 공통전극 연결배선(125c)은 공통배선 콘택홀(123b)을 통해 상기 공통배선(106d)와 전기적으로 연결되어 있다.In this case, the plurality of transparent first common electrodes 125a having a rod shape are disposed in a direction parallel to the data line 113a, and the first common electrodes 125a are spaced apart from each other by a predetermined interval. In addition, the common electrode connecting wiring 125c connecting the first common electrode 125a and the second common electrode 125b is electrically connected to the common wiring 106d through the common wiring contact hole 123b. have.

그리고, 상기 다수의 막대 형상의 제1 공통전극(125a) 및 제2 공통전극 (125b)의 각 양측 단은 상기 게이트배선(106c)과 일부가 평행하게 배치된 공통전극 연결배선(125c)과 일체로 연결되어 있다. In addition, both ends of the plurality of rod-shaped first common electrodes 125a and the second common electrode 125b may be integrated with the common electrode connection wiring 125c in which a portion of the plurality of rod-shaped first common electrodes 125a and the second common electrode 125b are disposed in parallel with the gate wiring 106c. Is connected.

또한, 상기 공통배선(106d)과 공통전극(125a, 125b)들은 액정 구동을 위한 기준 전압, 즉 공통전극을 각 화소에 공급한다. 이때, 상기 공통배선(106d)은 상기 게이트배선(106c)과 같이 제1 및 2 도전층이 적층된 구조로 형성되는데, 상기 불투명한 제2 도전층으로 만 형성되기도 한다.In addition, the common wiring 106d and the common electrodes 125a and 125b supply a reference voltage for driving the liquid crystal, that is, a common electrode to each pixel. In this case, the common wiring 106d has a structure in which first and second conductive layers are stacked like the gate wiring 106c, but may be formed only of the opaque second conductive layer.

상기 화소전극(103b)은 각 화소영역에서 보호막(119)을 사이에 두고 상기 다수의 공통전극(125a)들과 중첩되어 프린지 필드(fringe field)를 형성한다. The pixel electrode 103b overlaps the plurality of common electrodes 125a in the pixel area with the passivation layer 119 therebetween to form a fringe field.

이렇게 하여, 박막트랜지스터(T)를 통해 화소전극(103b)에 비디오 신호가 공급되면, 공통전압이 공급된 공통전극들(125a)가 프린지 필드를 형성하여 박막트랜지스터 기판과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.In this way, when a video signal is supplied to the pixel electrode 103b through the thin film transistor T, the common electrodes 125a supplied with the common voltage form a fringe field to form a thin film transistor substrate and a color filter substrate (not shown). The liquid crystal molecules arranged in the horizontal direction in between rotate by the dielectric anisotropy. In addition, the light transmittance of the liquid crystal molecules passing through the pixel region is changed according to the degree of rotation, thereby realizing gradation.

상기 구성으로 이루어지는 본 발명에 따른 횡전계 방식 액정표시장치 제조방법에 적용되는 제1 내지 제4 마스크 공정에 대해 도 6을 참조하여 개략적으로 설명하면 다음과 같다.The first to fourth mask processes applied to the method for manufacturing a transverse electric field type liquid crystal display device according to the present invention having the above configuration will be described below with reference to FIG. 6.

도 6은 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조공정흐름도로서, 제1 내지 4 마스크 공정에 의해 제조되는 액정표시장치용 어레이 기판 제조방법을 개략적으로 나타내는 흐름도이다.6 is a flowchart illustrating a manufacturing process flow chart of an array substrate for a transverse electric field type liquid crystal display device according to the present invention, and schematically illustrates a method for manufacturing an array substrate for liquid crystal display devices manufactured by the first to fourth mask processes.

도 6에 도시된 바와 같이, 본 발명에 따른 횡 전계 방식액정표시장치 제조방법은, 게이트배선(미도시, 도 4의 106c 참조), 공통배선(미도시, 도 4의 106d 참조) 및 화소전극(미도시, 도 4의 103b 참조)을 형성하기 위해 적용하는 제1 마스크 공정(S112)과; 활성층(미도시, 도 5의 111a 참조), 데이터배선(미도시, 도 4의 113a 참조) 및 소스전극(미도시, 도 4의 113c 참조)과 드레인전극(도 4의 113b 참조)을 형성하기 위해 적용하는 제2 마스크 공정(S114)과; 상기 화소전극과 드레인전극을 전기적으로 연결하기 위한 화소전극 콘택홀(미도시; 도 7k의 123a 참조)과, 상기 공통배선과 다수의 공통전극(미도시, 도 7n의 125a, 125b 참조)들을 전기적으로 연결하기 위한 공통배선 콘택홀(미도시, 도 7n의 123b 참조)을 형성하기 위해 적용하는 제3 마스크 공정(S116)과; 상기 화소전극과의 사이에 전계를 발생시키는 다수의 공통전극들을 형성하기 위해 적용하는 제4 마스크 공정(S118)을 포함하여 이루어진다.As shown in FIG. 6, the method of manufacturing a transverse electric field liquid crystal display device according to the present invention includes a gate wiring (not shown, see 106c in FIG. 4), a common wiring (not shown in FIG. 4, 106d) and a pixel electrode. A first mask process S112 applied to form (not shown, 103b in FIG. 4); Forming an active layer (not shown, 111a in FIG. 5), data wiring (not shown, 113a in FIG. 4), a source electrode (not shown, 113c in FIG. 4) and a drain electrode (see 113b in FIG. 4) A second mask process (S114) applied for A pixel electrode contact hole (not shown; refer to 123a of FIG. 7K) for electrically connecting the pixel electrode and the drain electrode, and the common wiring and the plurality of common electrodes (not shown, refer to 125a and 125b of FIG. 7N). A third mask process (S116) applied to form a common wiring contact hole (not shown, see 123b in FIG. 7N) for connecting to the gate; And a fourth mask process (S118) applied to form a plurality of common electrodes generating an electric field between the pixel electrodes.

상기 제1 내지 4 마스크공정을 통해 제조되는 본 발명에 따른 액정표시장치 제조방법에 대해 및 도 7a 내지 도 7n을 참조하여 설명하면 다음과 같다.A method of manufacturing a liquid crystal display device according to the present invention manufactured through the first to fourth mask processes and with reference to FIGS. 7A to 7N will be described below.

도 7a 내지 7n은 도4의 Ⅴ-Ⅴ선 및 Ⅶi-Ⅶi에 따른 공정 단면도로서, 본 발명에 따른 횡전계방식 액정표시장치용 어레이 기판의 제조공정 단면도들이다.7A to 7N are cross-sectional views illustrating a line V-V line and a line VI-Xi of FIG. 4, which illustrate cross-sectional views of a manufacturing process of an array substrate for a transverse electric field type liquid crystal display device according to the present invention.

도 7a에 도시된 바와 같이, 투명한 기판(101) 상에 스위칭 영역을 포함하는 다수의 화소영역과 함께 비화소영역을 정의하고, 상기 투명한 기판(101) 상에 제1 투명 도전물질층 (103)과 제1 도전성 금속층(105)을 스퍼터링 방법에 의해 차례로 증착한다. 이때, 상기 제1 투명 도전물질층(103)으로는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 를 포함한 투명한 도전 물질 그룹 중에서 선택된 어느 하나를 사용한다. As shown in FIG. 7A, a non-pixel region is defined along with a plurality of pixel regions including a switching region on the transparent substrate 101, and a first transparent conductive material layer 103 is formed on the transparent substrate 101. And the first conductive metal layer 105 are sequentially deposited by the sputtering method. In this case, any one selected from the group of transparent conductive materials including indium tin oxide (ITO) and indium zinc oxide (IZO) is used as the first transparent conductive material layer 103.

또한, 상기 제1 도전성 금속층(105)으로는, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴 합금, 구리합금, 알루미늄 합금 등과 같이 금속물질이 단일층으로 이용하거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo합금/Al합금, Mo/Al 합금, Cu/Mo합금, Cu/Mo(Ti) 등과 같이 이중층 이상이 적층된 구조를 이용한다.In addition, as the first conductive metal layer 105, aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum alloy, copper alloy, aluminum Metal materials such as alloys are used as a single layer, Al / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Ti / Al A structure in which at least two layers are laminated such as (Nd) / Ti, Mo / Al, Mo alloy / Al alloy, Mo / Al alloy, Cu / Mo alloy, Cu / Mo (Ti) or the like is used.

그 다음, 상기 제1 도전성 금속층(105) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제1 감광막(107)을 형성한다.Next, a photoresist having a high transmittance is coated on the first conductive metal layer 105 to form a first photosensitive film 107.

이어서, 도 7b에 도시된 바와 같이, 제1 마스크 공정으로서, 제1 마스크(미도시)를 이용한 포토리소그라피 공정 기술을 통해 상기 제1 감광막(107)을 노광 및 현상한 후 이를 선택적으로 제거하여 제1 감광막패턴(107a)을 형성한다.Subsequently, as shown in FIG. 7B, as the first mask process, the first photoresist layer 107 is exposed and developed through a photolithography process technique using a first mask (not shown), and then selectively removed. 1 Photosensitive film pattern 107a is formed.

그 다음, 도 7c에 도시된 바와 같이, 상기 제1 감광막패턴(107a)을 차단막으로 상기 제1 도전성 금속층(105)과 제1 투명 도전 물질층(103)을 순차적으로 패터닝하여 게이트배선(미도시, 도 4의 106c 참조)과 이 게이트배선으로부터 연장된 게이트전극(106a)과 함께 이 게이트배선과 평행하게 이격된 공통배선(106d)을 형성하고, 이와 동시에 화소영역에 화소전극(103b)을 형성한다. 이때, 상기 게이트전극 (106a), 게이트배선(106c) 및 공통배선(106d)의 각 하부에는 제1 투명 도전물질층패턴(103a)이 형성되며, 상기 화소전극(103b) 상부에는 제 1 도전성 금속층패턴 (105b)이 형성된다. Subsequently, as shown in FIG. 7C, the first conductive metal layer 105 and the first transparent conductive material layer 103 are sequentially patterned using the first photoresist pattern 107a as a blocking layer to form a gate wiring (not shown). 4 and a common wiring 106d spaced in parallel with the gate wiring, together with the gate electrode 106a extending from the gate wiring, and at the same time, the pixel electrode 103b is formed in the pixel region. do. In this case, a first transparent conductive material layer pattern 103a is formed under each of the gate electrode 106a, the gate wiring 106c, and the common wiring 106d, and the first conductive metal layer is disposed on the pixel electrode 103b. The pattern 105b is formed.

그 다음, 도 7d에 도시된 바와 같이, 상기 제1 감광막패턴(107a)을 제거한 후 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO₂)으로 이루어진 게이트절연막(109)을 형성한다.Next, as shown in FIG. 7D, after removing the first photoresist layer pattern 107a, a gate insulating layer 109 made of silicon nitride (SiNx) or silicon oxide layer (SiO ₂ ) is formed on the entire surface of the substrate.

이어서, 상기 게이트절연막(109)이 형성된 기판 (101)의 전면에 비정질실리콘 층(a-Si:H)(111)과 불순물이 포함된 비정질실리콘층 (n+ 또는 p+)(미도시) 및 제2 도전성 금속층(113)를 차례로 적층한다. 이때, 상기 비정질실리콘 층(a-Si:H) (111)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+) (미도시)은 화학기상 증착법 (CVD; Chemical Vapor Deposition method)으로 증착하고, 상기 제2 도전성 금속층 (113)은 스퍼터링 방법으로 증착한다. 여기서는, 상기 증착 방법으로 화학기상 증착법, 스퍼터링 방법에 대해서만 기재하고 있지만, 필요에 따라서는 기타 다른 증착 방법을 사용할 수도 있다. 이때, 상기 제2 도전성 금속층 (113)으로는, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴 합금, 구리합금, 알루미늄 합금 등과 같이 금속물질이 단일층으로 이용하거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo합금/Al합금, Mo/Al 합금, Cu/Mo합금, Cu/Mo(Ti) 등과 같이 이중층 이상이 적층된 구조를 이용한다.Subsequently, an amorphous silicon layer (a-Si: H) 111 and an amorphous silicon layer (n + or p +) (not shown) and an impurity are formed on the entire surface of the substrate 101 on which the gate insulating film 109 is formed. The conductive metal layers 113 are sequentially stacked. In this case, the amorphous silicon layer (a-Si: H) (111) and the amorphous silicon layer (n + or p +) (not shown) containing impurities are deposited by a chemical vapor deposition method (CVD), and the The second conductive metal layer 113 is deposited by the sputtering method. Although the chemical vapor deposition method and the sputtering method are described only as the vapor deposition method here, other vapor deposition methods may be used as necessary. In this case, as the second conductive metal layer 113, aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum alloy, copper alloy, aluminum Metal materials such as alloys are used as a single layer, Al / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Ti / Al A structure in which at least two layers are laminated such as (Nd) / Ti, Mo / Al, Mo alloy / Al alloy, Mo / Al alloy, Cu / Mo alloy, Cu / Mo (Ti) or the like is used.

그 다음, 도 7e에 도시된 바와 같이, 상기 제2 도전성 금속층(113) 상에 투과성이 우수한 제2 감광막(115)을 도포한다.Next, as illustrated in FIG. 7E, a second photosensitive film 115 having excellent transmittance is coated on the second conductive metal layer 113.

이어서, 제2 마스크, 즉 회절마스크를 이용한 제2 마스크 공정(S114)으로서, 광차단부(117a)와 반투과부(117b) 및 투과부(117c)로 이루어진 회절마스크(117)를 이용하여 상기 제2 감광막(115)에 노광 공정을 실시한다. 이때, 상기 회절마스크 (117)의 광차단부(117a)는 데이터배선 형성 지역과 소스전극 및 드레인전극 형성 지역과 대응하는 상기 제2 감광막(115) 상측에 위치하며, 상기 회절마스크(117)의 반투과부(117b)는 박막트랜지스터(T)의 채널지역, 즉 게이트전극(106a)과 대응하는 상기 제2 감광막(115) 상측에 위치한다. 또한, 상기 회절마스크(117) 이외에 광의 회절 효과를 이용하는 마스크, 예를 들어 하프톤 마스크(Half-ton mask) 또는 기타 다른 마스크를 사용할 수도 있다. Subsequently, as a second mask process S114 using a second mask, that is, a diffraction mask, the second mask process includes a light diffusing mask 117a, a transflective portion 117b, and a transmissive portion 117c. An exposure process is performed on the photosensitive film 115. In this case, the light blocking portion 117a of the diffraction mask 117 is positioned above the second photoresist film 115 corresponding to the data wiring formation region and the source electrode and drain electrode formation region, and is formed of the diffraction mask 117. The transflective portion 117b is positioned above the channel region of the thin film transistor T, that is, the second photoresist film 115 corresponding to the gate electrode 106a. In addition to the diffraction mask 117, a mask using a diffraction effect of light, for example, a half-tone mask or other mask may be used.

그 다음, 도 7f에 도시된 바와 같이, 상기 노광 공정 이후에 현상공정을 실시한 다음 상기 제2 감광막(115)을 선택적으로 패터닝하여 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역에 제1 패턴(115a)을 형성하고, 상기 박막트랜지스터(T)의 채널지역에 제2 패턴(115b)을 형성한다. 이때, 상기 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역의 제1 패턴(115a)은 광이 투과되지 않은 상태이기 때문에 제2 감광막 두께를 그대로 유지하고 있지만, 상기 박막트랜지스터 (T)의 채널지역의 제2 패턴(115b)은 제2 감광막에 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 상기 박막트랜지스터 (T)의 채널지역의 제2 패턴(115b)은 상기 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역의 제1 패턴(115a)보다 얇은 두께를 갖게 된다.Next, as illustrated in FIG. 7F, after the exposure process, the development process is performed, and then the second photoresist film 115 is selectively patterned to form a first pattern (eg, a first pattern) in the data line formation region and the source electrode and drain electrode formation region. 115a) is formed, and a second pattern 115b is formed in the channel region of the thin film transistor T. At this time, since the first pattern 115a of the data line forming region and the source electrode and drain electrode forming region is not in the state of light transmission, the thickness of the second photoresist film is maintained, but the channel region of the thin film transistor T is maintained. In the second pattern 115b, a portion of the light is transmitted through the second photosensitive film and removed by a predetermined thickness. That is, the second pattern 115b of the channel region of the thin film transistor T has a thickness thinner than that of the first pattern 115a of the data wiring forming region and the source electrode and drain electrode forming region.

이어서, 도 7g에 도시된 바와 같이, 상기 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역의 제1 패턴(115a)과 상기 박막트랜지스터(T)의 채널지역의 제2 패턴(115b)을 마스크로, 상기 제2 도전성 금속층(113)과 불순물이 함유된 비정질실리콘층(미도시), 비정질 실리콘층(111) 및 게이트절연막(109)을 선택적으로 패터닝하여 데이터배선(113a)을 형성함과 동시에, 소스전극 형성지역과 드레인전극 형성 지역을 각각 정의한다. 이때, 상기 제2 도전성 금속층(113)과 불순물이 함유된 비정질실리콘층(미도시), 비정질 실리콘층(111) 및 게이트절연막(109)을 선택적으로 패터닝시에, 먼저 상기 제2 도전성 금속층(113)을 제1 습식 식각(wet etch) 공정을 통해 선택적으로 식각하고, 이어 다시 제1 건식 식각(dry etch) 공정을 통해 불순물이 함유된 비정질실리콘층(미도시)과 비정질실리콘층(111)과 함께 게이트절연막(109)을 식각한다. 이때, 상기 화소전극(103b) 상부에 있는 게이트절연막 (109)이 식각됨으로 인해, 그 하부의 제1 도전성 금속층패턴(105b)이 외부로 노출된다.Subsequently, as shown in FIG. 7G, the first pattern 115a of the data wiring formation region, the source electrode and the drain electrode formation region, and the second pattern 115b of the channel region of the thin film transistor T are used as masks. And selectively patterning the second conductive metal layer 113, an amorphous silicon layer (not shown) containing impurities, an amorphous silicon layer 111, and a gate insulating film 109 to form a data wiring 113a. The source electrode formation region and the drain electrode formation region are respectively defined. In this case, when selectively patterning the second conductive metal layer 113 and the amorphous silicon layer (not shown) containing impurities, the amorphous silicon layer 111 and the gate insulating film 109, first, the second conductive metal layer 113 ) Is selectively etched through a first wet etch process, and then an amorphous silicon layer (not shown) and an amorphous silicon layer 111 containing impurities through a first dry etch process. The gate insulating film 109 is etched together. In this case, since the gate insulating layer 109 on the pixel electrode 103b is etched, the lower first conductive metal layer pattern 105b is exposed to the outside.

그 다음, 에싱(ashing) 공정을 통해 상기 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역의 제1 패턴(115a)의 두께 일부와 상기 박막트랜지스터(T)의 채널지역의 제2 패턴(115b)을 완전히 제거하여 상기 박막트랜지스터(T)의 채널지역의 제2 패턴(115b) 아래의 제2 도전성 금속층(113) 부분을 노출시킨다. Subsequently, a portion of the thickness of the first pattern 115a of the data line forming region, the source electrode and the drain electrode forming region and the second pattern 115b of the channel region of the thin film transistor T are formed through an ashing process. Is completely removed to expose a portion of the second conductive metal layer 113 under the second pattern 115b of the channel region of the thin film transistor T.

이어서, 도 7h에 도시된 바와 같이, 상기 에싱 공정에 의해 두께 일부가 식각된 상기 데이터배선 형성지역과 소스전극 및 드레인전극 형성지역의 제1 패턴 (115a)을 마스크로 상기 노출된 제2 도전성 금속층(113)과 제1 도전성 금속층 (105b)을 제2 습식 식각 공정을 통해 식각함으로써 드레인전극(113b)과 이 드레인전극(113b)과 이격된 소스전극(113c)을 형성하고, 상기 화소전극(103a)을 노출시킨다.Subsequently, as shown in FIG. 7H, the exposed second conductive metal layer using the first pattern 115a of the data wiring formation region and the source electrode and drain electrode formation region, which are partially etched by the ashing process, as a mask. The drain electrode 113b and the source electrode 113c spaced apart from the drain electrode 113b are formed by etching the 113 and the first conductive metal layer 105b through the second wet etching process, and the pixel electrode 103a. ).

그 다음, 도면에는 도시하지 않았지만, 상기 채널 지역의 불순물이 함유된 비정질실리콘층(미도시) 부분도 건식 식각 공정을 통해 제거함으로써 활성층(111a)의 채널영역을 노출시키는 오믹콘택층(미도시)을 형성한다.Next, although not shown, an ohmic contact layer (not shown) exposing the channel region of the active layer 111a by removing a portion of the amorphous silicon layer (not shown) containing impurities in the channel region through a dry etching process. To form.

이어서, 도 7i에 도시된 바와 같이, 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO₂)으로 이루어진 보호막(119)을 형성한다.Subsequently, as shown in FIG. 7I, a protective film 119 made of silicon nitride (SiNx) or silicon oxide film (SiO ₂ ) is formed on the entire surface of the substrate.

그 다음, 상기 보호막(119) 상에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제2 감광막(121)을 형성한다.Next, a photoresist having a high transmittance is coated on the passivation layer 119 to form a second photoresist layer 121.

이어서, 도 7j에 도시된 바와 같이, 제3 마스크 공정(S116)으로서, 제3 마스크(미도시)를 이용한 포토리소그라피 공정기술을 통해 상기 제3 감광막(121)을 노광 및 현상한 후 이를 선택적으로 패터닝하여 제3 감광막패턴(121a)을 형성한다.Subsequently, as shown in FIG. 7J, as the third mask process S116, the third photoresist layer 121 is exposed and developed through a photolithography process technology using a third mask (not shown), and then selectively. Patterning is performed to form the third photoresist pattern 121a.

그 다음, 도 7k에 도시된 바와 같이, 상기 제3 감광막패턴(121a)을 마스크로 상기 보호막(119)을 선택적으로 제거하여 상기 드레인전극(113b) 일부와 함께 상기 화소전극(103b)을 노출시키는 화소전극 콘택홀(123a)과, 상기 공통배선(106d) 일부를 노출시키는 공통배선 콘택홀(123b)을 동시에 형성한다.Next, as shown in FIG. 7K, the protective layer 119 is selectively removed using the third photoresist pattern 121a as a mask to expose the pixel electrode 103b together with a portion of the drain electrode 113b. The pixel electrode contact hole 123a and the common wiring contact hole 123b exposing a part of the common wiring 106d are simultaneously formed.

이어서, 도 7l에 도시된 바와 같이, 상기 제3 감광막패턴(121a)을 제거하고, 상기 드레인 콘택홀(123a)과 공통배선 콘택홀(123b)을 포함한 보호막(119) 상에 제2 투명 도전물질층(125)을 증착한 후 상기 제2 투명 도전물질층(125) 상에 제4 감광막(127)을 도포한다.Subsequently, as shown in FIG. 7L, the third photoresist layer pattern 121a is removed, and a second transparent conductive material is formed on the passivation layer 119 including the drain contact hole 123a and the common wiring contact hole 123b. After depositing the layer 125, a fourth photosensitive film 127 is coated on the second transparent conductive material layer 125.

그 다음, 도 7m에 도시된 바와 같이, 제4 마스크 공정(S118)으로서, 제4 마스크(미도시)를 이용한 포토리소그라피 공정기술을 통해 상기 제4 감광막(127)을 노광 및 현상한 후 이를 선택적으로 패터닝하여 제4 감광막패턴(127a)을 형성한다.Next, as shown in FIG. 7M, as the fourth mask process S118, the fourth photoresist 127 is exposed and developed through a photolithography process technology using a fourth mask (not shown), and then selectively selected. The fourth photoresist pattern 127a is formed by patterning the photoresist pattern.

이어서, 도 7n에 도시된 바와 같이, 상기 제4 감광막패턴(127a)을 마스크로 상기 제2 투명 도전물질층(125)을 선택적으로 패터닝하여 다수의 제1 공통전극 (125a)들과 함께 제2 공통전극(125b) 및 이들 제1 공통전극(125a)과 제2 공통 전극 (125b)의 양측 단을 연결하는 공통전극 연결배선(125c)과 함께 상기 화소전극 (103b)과 드레인전극(113b)을 전기적으로 연결시켜 주는 화소전극 연결패턴(125d)을 동시에 형성한다. 이때, 상기 공통전극 연결배선(125c)은 상기 공통배선 콘택홀 (123b)을 통해 상기 공통배선(106d)과 전기적으로 연결된다. 또한, 상기 다수개의 제1 공통전극(125a)은 서로 이격되어져 상기 화소전극(103b)과 오버랩되어 있으며, 상기 제 2 공통전극(125b)은 상기 보호막(119)을 사이에 두고 상기 데이터배선 (113a)과 오버랩되어 있다. Subsequently, as shown in FIG. 7N, the second transparent conductive material layer 125 is selectively patterned using the fourth photoresist pattern 127a as a mask to form a second together with the plurality of first common electrodes 125a. The pixel electrode 103b and the drain electrode 113b are connected together with the common electrode 125b and the common electrode connection wiring 125c connecting both ends of the first and second common electrodes 125a and 125b. The pixel electrode connection patterns 125d for electrically connecting are simultaneously formed. In this case, the common electrode connection wiring 125c is electrically connected to the common wiring 106d through the common wiring contact hole 123b. In addition, the plurality of first common electrodes 125a are spaced apart from each other to overlap the pixel electrode 103b, and the second common electrode 125b is disposed between the passivation layer 119 and the data wiring 113a. ) And overlap.

그 다음, 도면에는 도시하지 않았지만, 상기 제4 감광막패턴(127a)을 제거함으로써 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판 제조공정을 완료한다. Next, although not shown in the drawing, the fourth photosensitive film pattern 127a is removed to complete the manufacturing process of the array substrate for a transverse electric field type liquid crystal display device according to the present invention.

이후에, 도면에는 도시하지 않았지만, 컬러필터 기판 제조 공정과 함께 어레이기판과 컬러필터 기판 사이에 액정층을 충진하는 공정을 수행함으로써 본 발명에 따른 횡전계 방식 액정표시장치를 제조하게 된다.Subsequently, although not shown in the drawings, a transverse electric field type liquid crystal display device according to the present invention is manufactured by performing a process of filling a liquid crystal layer between the array substrate and the color filter substrate together with the color filter substrate manufacturing process.

따라서, 본 발명에 따른 횡전계 방식 액정표시장치 제조방법에 따르면, 게이트배선과 화소전극 또는 공통전극층을 동시에 형성 가능함으로써 제조 공정 수를 저감시킬 수 있다.Therefore, according to the method of manufacturing the transverse electric field type liquid crystal display device according to the present invention, the gate wiring and the pixel electrode or the common electrode layer can be formed simultaneously, thereby reducing the number of manufacturing processes.

또한, 본 발명에 따른 횡전계 방식 액정표시장치 제조방법에 따르면, 마스크 저감을 위해 추가적인 하프톤 마스크(Half Tone mask)를 사용하지 않아도 되므로 마스크 저감에 따른 추가 비용 발생이 없다.In addition, according to the method of manufacturing a transverse electric field type liquid crystal display device according to the present invention, since there is no need to use an additional half tone mask for mask reduction, there is no additional cost incurred by mask reduction.

그리고, 본 발명에 따른 횡전계 방식 액정표시장치 제조방법은 기존의 5 마스크 공정에 의한 액정표시장치 제조방법과 대비하여 적어도 2 내지 5 공정이 단축됨으로써 생산성이 향상된다.In addition, in the method of manufacturing a transverse electric field type liquid crystal display device according to the present invention, productivity is improved by shortening at least 2 to 5 steps as compared with the conventional method of manufacturing a liquid crystal display device using a 5 mask process.

이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. Although preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom.

따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

101: 기판 103: 제1 투명 도전물질층
103b: 화소전극 105: 제1 도전성 금속층
106a: 게이트전극 106c: 게이트배선
106d: 공통 배선 107: 제1 감광막
107a: 제1 감광막패턴 109: 게이트절연막
111: 비정질실리콘층 111a: 활성층
113: 제2 도전성 금속층 113a: 데이터배선
113b: 드레인전극 113c: 소스전극
115: 제2 감광막 115a: 제1패턴
115b: 제2 패턴 117: 회절마스크
117a: 광차단부 1117b: 반투과부
117c: 투과부 119: 보호막
121: 제3 감광막 121a: 제3 감광막패턴
123a: 화소전극 콘택홀 123b: 공통배선 콘택홀
125: 제2 투명 도전물질층 125a: 제1 공통전극
125b: 제2 공통전극 125c: 공통전극 연결배선
125d: 화소전극 연결패턴 127: 제4 감광막
127a: 제4 감광막패턴101: substrate 103: first transparent conductive material layer
103b: pixel electrode 105: first conductive metal layer
106a: gate electrode 106c: gate wiring
106d: common wiring 107: first photosensitive film
107a: first photoresist pattern 109: gate insulating film
111: amorphous silicon layer 111a: active layer
113: second conductive metal layer 113a: data wiring
113b: drain electrode 113c: source electrode
115: second photosensitive film 115a: first pattern
115b: second pattern 117: diffraction mask
117a: light blocking portion 1117b: transflective portion
117c: transmission portion 119: protective film
121: third photosensitive film 121a: third photosensitive film pattern
123a: pixel electrode contact hole 123b: common wiring contact hole
125: second transparent conductive material layer 125a: first common electrode
125b: second common electrode 125c: common electrode connection wiring
125d: pixel electrode connection pattern 127: fourth photosensitive film
127a: fourth photosensitive film pattern

Claims

기판 상에 비화소영역과 화소영역을 정의하는 단계;
상기 기판의 비화소영역에 제1 투명 도전물질층패턴과 제1 도전 금속층패턴의 적층 구조로 구성된 게이트배선 및 공통배선을 형성하고, 상기 기판의 화소영역에 상기 제1 투명 도전물질층패턴과 제1 도전 금속층패턴의 적층 구조로 구성된 화소전극을 형성하는 단계;
상기 게이트배선과 공통배선 및 화소전극을 포함한 기판 전면에 게이트절연막과 반도체층 및 제2 도전 금속층을 차례로 적층하는 단계;
상기 제2 도전 금속층과 반도체층 및 게이트절연막과 함께 상기 화소전극의제1 도전 금속층패턴을 식각하여, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선과, 상기 게이트배선과 데이터배선의 교차 지점에 상기 데이터배선으로부터 돌출된 소스전극 및 이 소스전극과 이격된 드레인전극을 형성하는 단계;
상기 화소전극과 함께 상기 데이터배선으로부터 돌출된 소스전극 및 이 소스전극과 이격된 드레인전극을 포함한 기판 전면에 보호막을 형성하는 단계;
상기 보호막을 선택적으로 패터닝하여 상기 드레인전극과 화소전극을 노출시키는 화소전극 콘택홀과 함께 상기 공통배선을 노출시키는 공통배선 콘택홀을 동시에 형성하는 단계; 및
상기 보호막 상에 상기 공통배선 콘택홀을 통해 상기 공통배선과 전기적으로 연결되고 상기 화소전극과 오버랩되는 다수의 공통전극과 함께 상기 화소전극 콘택홀을 통해 상기 드레인전극과 화소전극을 전기적으로 연결하는 화소전극 연결패턴을 동시에 형성하는 단계를 포함하여 구성되는 횡전계 방식 액정표시장치용 어레이기판 제조방법.Defining a non-pixel region and a pixel region on the substrate;
A gate wiring and a common wiring formed of a stacked structure of a first transparent conductive material layer pattern and a first conductive metal layer pattern are formed in a non-pixel area of the substrate, and the first transparent conductive material layer pattern and a first wiring are formed in a pixel area of the substrate. Forming a pixel electrode having a stacked structure of one conductive metal layer pattern;
Sequentially depositing a gate insulating film, a semiconductor layer, and a second conductive metal layer on an entire surface of the substrate including the gate wiring, the common wiring, and the pixel electrode;
The first conductive metal layer pattern of the pixel electrode is etched together with the second conductive metal layer, the semiconductor layer, and the gate insulating layer to intersect the gate wiring to define a pixel region, and an intersection point of the gate wiring and the data wiring. Forming a source electrode protruding from the data line and a drain electrode spaced apart from the source electrode in the semiconductor device;
Forming a protective film on the entire surface of the substrate including the source electrode protruding from the data line and the drain electrode spaced apart from the source electrode together with the pixel electrode;
Selectively patterning the passivation layer to simultaneously form a common wiring contact hole exposing the common wiring together with a pixel electrode contact hole exposing the drain electrode and the pixel electrode; And
A pixel electrically connecting the drain electrode and the pixel electrode through the pixel electrode contact hole together with a plurality of common electrodes electrically connected to the common wiring through the common wiring contact hole and overlapping the pixel electrode on the passivation layer; A method of manufacturing an array substrate for a transverse electric field type liquid crystal display device comprising the step of simultaneously forming an electrode connection pattern.

제1 항에 있어서, 상기 게이트배선 및 공통배선과 함께 화소전극을 형성하는 단계는,
상기 기판 상에 제1 투명 도전물질층과 제1 도전 금속층을 차례로 증착하는 공정과;
상기 제1 투명 도전물질층과 제1 도전 금속층을 패터닝하여 상기 기판의 비화소영역에 제1 투명 도전물질층패턴과 제1 도전 금속층패턴의 적층 구조로 이루어진 게이트배선과 공통배선을 형성하고, 상기 기판의 화소영역에 제1 투명 도전물질층패턴과 제1 도전 금속층패턴의 적층 구조로 이루어진 화소전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.The method of claim 1, wherein forming the pixel electrode together with the gate wiring and the common wiring comprises:
Sequentially depositing a first transparent conductive material layer and a first conductive metal layer on the substrate;
Patterning the first transparent conductive material layer and the first conductive metal layer to form a gate wiring and a common wiring formed of a stacked structure of a first transparent conductive material layer pattern and a first conductive metal layer pattern in a non-pixel region of the substrate; And forming a pixel electrode having a stacked structure of a first transparent conductive material layer pattern and a first conductive metal layer pattern in a pixel region of the substrate.

제1 항에 있어서, 상기 데이터배선과 소스전극 및 드레인전극을 형성하는 단계는,
상기 제2 도전성 금속층 상에 감광막을 도포하는 공정과,
회절마스크를 이용한 마스크 공정을 통해 상기 감광막을 패터닝하여 제1 두께를 갖는 제1 영역과 제1 두께보다 얇은 제2 두께를 갖는 제2 영역으로 구성된 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로 상기 제2 도전성 금속층과 반도체층 및 게이트절연막을 차례로 식각하여 데이터배선을 형성하고, 상기 화소전극의 제1 도전 금속층패턴을 노출시키는 공정과,
에싱 공정을 실시하여 상기 감광막패턴의 제1 영역의 두께 일부와 제2 영역 전부를 제거하여 채널지역과 대응하는 상기 제2 도전 금속층을 노출시키는 공정과,
상기 노출된 제2 도전 금속층과 상기 화소전극의 제1 도전 금속층패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.The method of claim 1, wherein the forming of the data line, the source electrode, and the drain electrode includes:
Coating a photosensitive film on the second conductive metal layer;
Patterning the photosensitive film through a mask process using a diffraction mask to form a photosensitive film pattern including a first region having a first thickness and a second region having a second thickness thinner than the first thickness;
Etching the second conductive metal layer, the semiconductor layer, and the gate insulating layer in order using the photoresist pattern as a mask to form data wirings, and exposing the first conductive metal layer pattern of the pixel electrode;
Exposing the second conductive metal layer corresponding to the channel region by removing an entire portion of the thickness and the second region of the first region of the photoresist pattern by performing an ashing process;
And removing the exposed second conductive metal layer and the first conductive metal layer pattern of the pixel electrode.

제3 항에 있어서, 상기 제1 투명 도전층패턴으로 구성된 화소전극을 형성하는 단계는,
상기 감광막패턴을 마스크로 상기 제2 도전성 금속층과 반도체층 및 게이트절연막을 차례로 식각하여 데이터배선을 형성함과 동시에, 상기 화소전극의 제1 도전 금속층패턴이 노출되고,
에싱 공정을 통해 상기 감광막패턴의 제1 영역의 두께 일부와 제2 영역 전부를 제거하여 채널지역과 대응하는 상기 제2 도전 금속층이 노출된 이후에,
상기 노출된 제2 도전 금속층 제거시에 상기 화소전극의 제1 도전 금속층패턴이 함께 제거됨으로써 화소전극이 형성되는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법. The method of claim 3, wherein the forming of the pixel electrode formed of the first transparent conductive layer pattern comprises:
The second conductive metal layer, the semiconductor layer, and the gate insulating layer are sequentially etched using the photoresist pattern as a mask to form data wirings, and the first conductive metal layer pattern of the pixel electrode is exposed.
After the second conductive metal layer corresponding to the channel region is exposed by removing part of the thickness and the second region of the first region of the photoresist pattern through an ashing process,
And removing the exposed second conductive metal layer to remove the first conductive metal layer pattern of the pixel electrode, thereby forming a pixel electrode.

제3 항에 있어서, 상기 감광막패턴을 마스크로 상기 제2 도전성 금속층과 반도체층 및 게이트절연막을 차례로 식각하는 공정은,
상기 제2 도전성 금속층을 습식 식각공정에 의해 식각한 다음 상기 반도체층과 게이트절연막을 건식 식각공정에 의해 식각하는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.The process of claim 3, wherein the second conductive metal layer, the semiconductor layer, and the gate insulating film are sequentially etched using the photosensitive film pattern as a mask.
And etching the second conductive metal layer by a wet etching process and then etching the semiconductor layer and the gate insulating layer by a dry etching process.

제3 항에 있어서, 상기 노출된 제2 도전 금속층과 상기 화소전극의 제1 도전 금속층패턴을 제거하는 공정은 습식 식각공정에 의해 이루어지는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.4. The method of claim 3, wherein the removing of the exposed second conductive metal layer and the first conductive metal layer pattern of the pixel electrode is performed by a wet etching process.

제1 항에 있어서, 상기 제1 도전성 금속층과 제2 도전성 금속층은 알루미늄 (Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴 합금, 구리합금, 알루미늄 합금으로 이루어진 금속물질 중에서 어느 하나의 단일층으로 형성하거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al (Nd)/Ti, Mo/Al, Mo합금/Al합금, Mo/Al 합금, Cu/Mo합금, Cu/Mo(Ti)으로 이루어진 그룹 중에서 어느 하나의 이중층 이상이 적층된 구조로 형성하는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.The method of claim 1, wherein the first conductive metal layer and the second conductive metal layer are aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum alloy, A single layer of a metal material made of a copper alloy or an aluminum alloy, Al / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Ti / Al (Nd) / Ti, Mo / Al, Mo Alloy / Al Alloy, Mo / Al Alloy, Cu / Mo Alloy, Cu / Mo (Ti) A method of manufacturing an array substrate for a transverse electric field type liquid crystal display device, characterized in that it is formed in a structure.

제1 항에 있어서, 상기 횡전계 방식 액정표시장치용 어레이기판 제조공정은,
게이트배선, 공통배선 및 화소전극을 형성하기 위해 적용하는 제1 마스크 공정과;
활성층, 데이터배선 및 소스전극과 드레인전극을 형성하기 위해 적용하는 제2 마스크 공정과;
상기 화소전극과 드레인전극을 전기적으로 연결하기 위한 화소전극 콘택홀 과, 상기 공통배선과 다수의 공통전극들을 전기적으로 연결하기 위한 공통배선 콘택홀을 형성하기 위해 적용하는 제3 마스크 공정과;
상기 화소전극과의 사이에 전계를 발생시키는 다수의 공통전극들을 형성하기 위해 적용하는 제4 마스크 공정으로 이루어지는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.The process of claim 1, wherein the array substrate manufacturing process for a transverse electric field type liquid crystal display device comprises:
A first mask process applied to form gate wirings, common wirings, and pixel electrodes;
A second mask process applied to form an active layer, data wiring, and source and drain electrodes;
A third mask process applied to form a pixel electrode contact hole for electrically connecting the pixel electrode and a drain electrode, and a common wiring contact hole for electrically connecting the common wiring and the plurality of common electrodes;
And a fourth mask process applied to form a plurality of common electrodes generating an electric field between the pixel electrodes.