KR101888437B1 - Array substrate for liquid crystal display device and method for fabricating the same - Google Patents

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Abstract

본 발명은 액정표시장치용 어레이기판 및 그 제조방법에 관한 것으로, 개시된 발명은 기판의 일면에 투명도전층 및 금속층이 적층 구조로 위치하는 게이트배선 및 게이트전극과, 게이트배선 및 게이트전극을 포함하는 기판 상에 적층되고 동일 패턴을 갖는 게이트절연막 및 액티브층과, 그 액티브층 상에 위치하는 소스전극 및 드레인전극과 데이터배선을 포함한다. 또한, 기판의 일면에 상기 투명도전층과 동일층에 위치하고, 게이트절연막의 측면과 마주하는 측면을 갖으며 각 화소영역에 배치되는 화소전극과, 화소전극과 데이터배선을 포함한 기판 전면에 위치하고, 화소전극의 일부와 드레인전극의 일부를 각각 노출시키는 제1 및 제2 콘택홀을 갖는 패시베이션막과, 패시베이션막 상에 위치하고, 화소전극과 패시베이션막만 사이에 두고 오버랩하며 복수의 개구부를 갖는 공통전극과, 제1 및 제2 콘택홀을 통해 화소전극과 드레인전극을 접속시키는 화소전극 연결패턴을 더 포함한다. 공통전극의 일부는 데이터배선과 오버랩할 수 있다.The present invention relates to an array substrate for a liquid crystal display and a method of manufacturing the same, and the disclosed invention relates to a substrate including a gate wiring and a gate electrode in which a transparent conductive layer and a metal layer are stacked on one surface of a substrate, A gate insulating film and an active layer stacked on and having the same pattern, and source and drain electrodes and a data wiring located on the active layer. The pixel electrode is disposed on the same plane as the transparent conductive layer on the one surface of the substrate and has a side surface facing the side surface of the gate insulating film. The pixel electrode is disposed on the entire surface of the substrate including the pixel electrode and the data line. A common electrode which is disposed on the passivation film and overlaps the pixel electrode with only the passivation film and has a plurality of openings; And a pixel electrode connection pattern connecting the pixel electrode and the drain electrode through the first and second contact holes. Part of the common electrode may overlap with the data line.

Description

액정표시장치용 어레이기판 및 그 제조방법{ARRAY SUBSTRATE FOR LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}[0001] ARRAY SUBSTRATE FOR LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME [0002]

본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로서, 보다 상세하게는 FFS (Fringe Field Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for an FFS (Fringe Field Switching) type liquid crystal display device and a method of manufacturing the same.

일반적으로 액정표시장치의 구동 원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.Generally, the driving principle of a liquid crystal display device utilizes the optical anisotropy and polarization properties of a liquid crystal. Since the liquid crystal has a long structure, it has a directionality in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Therefore, when the molecular alignment direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular alignment direction of the liquid crystal by optical anisotropy, so that image information can be expressed.

현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동 행렬 액정표시장치(AM-LCD: Active Matrix LCD, 이하 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, an active matrix liquid crystal display (AM-LCD: liquid crystal display) in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner has excellent resolution and moving picture performance, It is attracting attention.

상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(즉, 상부기판)과 화소전극이 형성된 어레이기판(즉, 하부기판)과, 상부기판 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.The liquid crystal display comprises a color filter substrate (i.e., an upper substrate) on which a common electrode is formed, an array substrate (i.e., a lower substrate) on which pixel electrodes are formed, and a liquid crystal filled between the upper substrate and the lower substrate. In the device, the liquid crystal is driven by an electric field in which the common electrode and the pixel electrode are arranged in an up-down direction, and the characteristics such as transmittance and aperture ratio are excellent.

그러나, 상-하로 걸리는 전기장에 의한 액정 구동은 시야각 특성이 우수하지 못한 단점이 있다. 따라서, 상기의 단점을 극복하기 위해 새롭게 제안된 기술이 횡전계에 의한 액정 구동방법인데, 이 횡 전계에 의한 액정 구동방법은 시야각 특성이 우수한 장점을 가지고 있다.However, liquid crystal driving by an electric field applied in an up-down direction has a disadvantage that the viewing angle characteristic is not excellent. Therefore, in order to overcome the above disadvantages, a newly proposed technique is a liquid crystal driving method using a transverse electric field. The liquid crystal driving method using the transverse electric field has an advantage of excellent viewing angle characteristics.

도면에 도시하지 않았지만, 이러한 횡 전계 방식 액정표시장치는 컬러필터기판과 박막트랜지스터 기판이 서로 대향하여 구성되며, 이들 컬러필터기판 및 박막트랜지스터 기판 사이에 액정층이 개재되어 있다.Although not shown in the drawings, such a transverse electric field type liquid crystal display device has a color filter substrate and a thin film transistor substrate facing each other, and a liquid crystal layer interposed between the color filter substrate and the thin film transistor substrate.

상기 박막트랜지스터 기판에 정의된 다수의 화소마다 박막트랜지스터와 공통전극 및 화소전극이 형성된다. 이때, 상기 공통전극과 화소전극은 동일 기판상에 서로 평행하게 이격하여 구성된다.A thin film transistor, a common electrode, and a pixel electrode are formed for each of a plurality of pixels defined in the thin film transistor substrate. At this time, the common electrode and the pixel electrode are formed on the same substrate in parallel to each other.

그리고, 상기 컬러필터기판은 상기 박막트랜지스터 기판상에 형성된 게이트배선과 데이터배선 및 이들 배선들이 교차하는 지점에 형성된 박막트랜지스터에 대응하는 부분에 블랙매트릭스가 구성되고, 상기 화소에 대응하여 컬러필터가 구비되어 있다.In the color filter substrate, a black matrix is formed at a portion corresponding to a gate wiring formed on the thin film transistor substrate, a data wiring and a thin film transistor formed at a crossing point of the wiring, and a color filter is provided corresponding to the pixel .

따라서, 상기 액정층은 상기 공통전극과 화소전극의 수평 전계에 의해 구동된다.Therefore, the liquid crystal layer is driven by the horizontal electric field between the common electrode and the pixel electrode.

상기 구성으로 이루어지는 횡전계 방식 액정표시장치에서, 휘도를 확보하기 위해 상기 공통전극과 화소전극을 투명전극으로 형성하나, 설계상 상기 공통전극과 화소전극 사이의 이격 거리에 의해, 상기 공통전극과 화소전극의 양단 일부만이 휘도 개선에 기여할 뿐, 대부분의 영역은 빛을 차단하는 결과가 된다.In the transverse electric field type liquid crystal display device having the above structure, the common electrode and the pixel electrode are formed as transparent electrodes in order to secure the luminance, but by design, the distance between the common electrode and the pixel electrode, Only a part of both ends of the electrode contributes to the improvement of brightness, and most of the area is a result of blocking light.

따라서, 이러한 휘도 개선 효과를 극대화시키기 위해 제안된 기술이 에프에프에스 (Fringe Field Switching; 이하 FFS라 칭함) 기술이다. 상기 FFS 기술은 액정을 정밀하게 제어함으로써 색상 변이(Color shift)가 없고 높은 명암비(Contrast Ratio)를 얻을 수 있는 것이 특징이어서, 일반적인 횡 전계 기술과 비교하여 높은 화면품질을 구현할 수 있는 장점이 있다.Therefore, a technique proposed to maximize the luminance improvement effect is Fringe Field Switching (hereinafter referred to as FFS) technology. The FFS technique is characterized in that there is no color shift and a high contrast ratio can be obtained by precisely controlling the liquid crystal, so that it is possible to realize a high screen quality compared with a general transverse electric field technique.

이러한 높은 화면 품질을 구현할 수 있는 장점을 가진 종래기술에 따른 FFS 방식 액정표시장치에 대해 도 1 내지 3을 참조하여 설명하면 다음과 같다.A conventional FFS type liquid crystal display device having such a high image quality as described above will be described with reference to FIGS. 1 to 3. FIG.

도 1은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 박막트랜지스터 기판의 평면도이다.1 is a plan view of a thin film transistor substrate for an FFS type liquid crystal display according to the prior art.

도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 에프에프에스 (FFS) 방식 액정표시장치용 박막트랜지스터 기판의 개략적인 단면도이다.FIG. 2 is a cross-sectional view taken along the line II-II in FIG. 1, and is a schematic cross-sectional view of a thin film transistor substrate for an FFS type liquid crystal display according to the prior art.

도 3은 도 2의 "A"부 확대 단면도로서, 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 박막트랜지스터 기판의 화소전극 및 데이터배선 상부를 확대 도시한 개략적인 단면도이다.FIG. 3 is an enlarged cross-sectional view of a portion "A" of FIG. 2, which is a schematic cross-sectional view showing an enlarged view of a pixel electrode and a data wiring of a thin film transistor substrate for an FFS type liquid crystal display according to the prior art.

종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치는, 도 1 내지 3에 도시된 바와 같이, 투명한 기판(11) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(13)과 이 게이트배선(13)으로부터 연장된 게이트전극(13a); 상기 게이트전극(13a)을 포함한 기판 전면에 형성된 게이트절연막(15); 상기 게이트절연막(15) 상부에 형성되고, 상기 게이트배선(13)과 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(21)과; 상기 게이트배선(13)과 데이터배선 (21)의 교차지점에 마련되고, 상기 게이트전극(13a)과 상기 게이트절연막(15) 상부에 액티브층(19)과 서로 이격된 소스전극(21a) 및 드레인전극(21b)으로 구성된 박막트랜지스터(T)를 포함하여 구성된다.As shown in FIGS. 1 to 3, the FFS type liquid crystal display according to the related art includes a plurality of gate lines 13 extending in one direction and spaced apart from each other in parallel on a transparent substrate 11, A gate electrode 13a extending from the gate wiring 13; A gate insulating film 15 formed on the entire surface of the substrate including the gate electrode 13a; A plurality of data lines 21 formed on the gate insulating layer 15 and defining pixel regions in regions intersecting with the gate lines 13; A source electrode 21a and a drain electrode 21b which are provided at intersections of the gate wiring 13 and the data line 21 and are spaced apart from the active layer 19 above the gate electrode 13a and the gate insulating film 15, And a thin film transistor T composed of an electrode 21b.

여기서, 상기 화소전극(23)은 상기 게이트배선(13) 및 데이터배선(21)이 교차하여 이루는 화소영역과 위치하는 상기 게이트절연막(15) 상부에 배치되어 있으며, 상기 화소전극(23) 상부에는 상기 패시베이션막(25)을 사이에 두고 서로 이격된 다수의 막대 형상의 투명한 공통전극(29a)들이 배치되어 있다.The pixel electrode 23 is disposed on the gate insulating film 15 which is located in a pixel region formed by intersecting the gate wiring 13 and the data wiring 21, A plurality of rod-shaped transparent common electrodes 29a spaced apart from each other with the passivation film 25 therebetween are disposed.

또한, 상기 화소전극(23)은 상기 다수의 공통전극(29a)들과 오버랩되어 있으며, 상기 드레인전극(21b)과 직접적으로 연결되어 있다. The pixel electrode 23 overlaps with the plurality of common electrodes 29a and is directly connected to the drain electrode 21b.

더욱이, 상기 공통전극(29a)들 중 일부는 상기 데이터배선(21)과 오버랩되어 있다.In addition, some of the common electrodes 29a overlap with the data lines 21. [

한편, 도 3에 도시된 바와 같이, 상기 데이터배선(21)과 공통전극(29a) 사이에는 제1 두께(d1)의 패시베이션막(25)이 형성되어 있으며, 상기 화소전극(23)과 공통전극(29a) 사이에는 제2 두께(d2)의 패시베이션막(25)이 형성되어 있다. 이때, 상기 패시베이션막(25)의 제1 두께(d1)와 제2 두께(d2)는 동일한 값을 갖게 된다.3, a passivation film 25 having a first thickness d1 is formed between the data line 21 and the common electrode 29a, and a passivation film 25 having a first thickness d1 is formed between the pixel electrode 23 and the common electrode 29a. And a passivation film 25 having a second thickness d2 is formed between the first passivation film 29a. At this time, the first thickness d1 and the second thickness d2 of the passivation film 25 have the same value.

상기 구성에 따르면, 데이터 신호가 상기 박막트랜지스터(T)를 거쳐 화소전극(23)에 공급되면, 공통전압이 공급된 공통전극들(29a)이 프린지 필드(fringe field)를 형성하여 박막트랜지스터 기판과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다. According to the above configuration, when a data signal is supplied to the pixel electrode 23 through the thin film transistor T, the common electrodes 29a to which the common voltage is supplied form a fringe field, The liquid crystal molecules arranged in the horizontal direction between the color filter substrate (not shown) are rotated by dielectric anisotropy. The light transmittance of the liquid crystal molecules passing through the pixel region changes according to the degree of rotation, thereby realizing the gradation.

상기 구성으로 이루어지는 종래기술에 따른 프린지 필드(FFS) 방식 액정표시장치 제조방법에 대해 도 4a 내지 도 4e를 참조하여 상세히 설명한다.A method of manufacturing a fringe field (FFS) type liquid crystal display device according to the related art having the above structure will be described in detail with reference to FIGS. 4A to 4E.

도 4a 내지 4e는 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치의 제조 공정 단면도이다.4A to 4E are cross-sectional views illustrating manufacturing processes of a conventional FFS type liquid crystal display device according to the related art.

도 4a에 도시된 바와 같이, 투명한 절연기판(11) 상에 스위칭 영역을 포함하는 다수의 화소영역을 정의하고, 상기 절연기판(11) 상에 제1 도전 금속층(미도시)을 스퍼터링 방법에 의해 증착한 후, 포토리쏘 그라피 기술을 이용한 제1 마스크 공정을 통해 상기 제1 도전 금속층(미도시)을 선택적으로 패터닝하여 게이트배선 (13)과 이 게이트배선(13)으로 부터 돌출된 게이트전극(13a), 외부 구동회로부와 전기적으로 접속되는 게이트패드(13b)를 형성한다.4A, a plurality of pixel regions including a switching region are defined on a transparent insulating substrate 11, and a first conductive metal layer (not shown) is formed on the insulating substrate 11 by a sputtering method The first conductive metal layer (not shown) is selectively patterned through a first mask process using a photolithography technique to form a gate wiring 13 and a gate electrode 13a protruding from the gate wiring 13 ) And a gate pad 13b electrically connected to the external driving circuit portion are formed.

그 다음, 도 4b에 도시된 바와 같이, 상기 게이트배선(13)을 포함한 기판 전면에 게이트절연막(15)을 증착하고, 이어 그 위에 비정질실리콘층(a-Si:H)(미도시)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(미도시)을 차례로 증착한 후, 상기 불순물이 포함된 비정질실리콘층(미도시) 상부에 제2 도전 금속층(미도시)을 증착한다.4B, a gate insulating film 15 is deposited on the entire surface of the substrate including the gate wiring 13, and then an amorphous silicon layer (a-Si: H) (not shown) and impurities And a second conductive metal layer (not shown) is deposited on the amorphous silicon layer (not shown) containing the impurities in this order.

이어서, 포토리쏘 그라피 기술을 이용한 제2 마스크 공정을 통해 상기 제2 도전 금속층(미도시)과, 불순물이 포함된 비정질 실리콘층(미도시) 및 비정질 실리콘층(미도시)을 선택적으로 제거하여 액티브층(17), 오믹콘택층(19)과 함께 상기 게이트배선(13)과 수직으로 교차하는 데이터배선(21), 소스전극(21a) 및 드레인전극(21b)을 형성한다. 이때, 상기 데이터배선(21) 형성시에, 이 데이터배선(21)으로부터 연장되어 외부 구동회로부와 전기적으로 접속되는 데이터패드(21c)도 함께 형성된다.Then, the second conductive metal layer (not shown), the amorphous silicon layer (not shown) and the amorphous silicon layer (not shown) containing impurities are selectively removed through a second mask process using a photolithography technique, The data line 21, the source electrode 21a and the drain electrode 21b which are perpendicular to the gate line 13 are formed together with the layer 17 and the ohmic contact layer 19. [ At this time, at the time of forming the data line 21, a data pad 21c extending from the data line 21 and electrically connected to the external driving circuit is also formed.

그 다음, 도 4c에 도시된 바와 같이, 상기 소스전극(21a), 드레인전극(21b) 및 데이터배선(21)을 포함한 기판 전면에 제1 투명 도전물질층(미도시)을 증착한 후, 포토리쏘 그라피 기술을 이용한 제3 마스크 공정을 통해 상기 제1 투명 도전물질층(미도시)을 선택적으로 식각하여 상기 드레인전극(21c)과 직접적으로 연결되는 화소전극(23)을 형성한다. 이때, 상기 화소전극(23)은 상기 게이트배선(13)과 데이터배선(21)이 수직으로 교차하여 이루는 화소영역에 형성된다. 또한, 상기 화소전극(23)은 상기 드레인전극(21c)과 직접적으로 연결시키지 않고, 상기 게이트배선 (13)과 동일 평면상에 형성할 수도 있지만, 만일 그렇게 하는 경우에 상기 화소전극(23)과 후속 공정에서 형성될 공통전극(미도시, 도 2의 29a 참조) 사이에는 게이트절연막(15)과 후속공정에서 형성될 패시베이션막(미도시, 도 4d의 25 참조)이 형성됨으로 인해, 그만큼 절연막, 즉 게이트절연막과 패시베이션막의 전체 두께가 증가하게 되므로 구동전압이 증가하게 된다. 따라서, 기존에는 이러한 구동전압이 증가하는 것을 방지하기 위해, 상기 화소전극(23)과 공통전극(29a) 사이에 게이트절연막을 제외하고 패시베이션막만 존재하도록 하여, 상기 화소전극(23)을 상기 드레인전극(21b)과 직접 연결한 것이다.4C, a first transparent conductive material layer (not shown) is deposited on the entire surface of the substrate including the source electrode 21a, the drain electrode 21b, and the data line 21, The first transparent conductive material layer (not shown) is selectively etched through a third mask process using a lithography technique to form a pixel electrode 23 directly connected to the drain electrode 21c. At this time, the pixel electrode 23 is formed in a pixel region formed by vertically crossing the gate line 13 and the data line 21. The pixel electrode 23 may be formed on the same plane as the gate line 13 without being directly connected to the drain electrode 21c but may be formed on the pixel electrode 23, A gate insulating film 15 and a passivation film (not shown in FIG. 4D, not shown) to be formed in a subsequent process are formed between the common electrode (not shown, see 29a in FIG. 2) to be formed in the subsequent process, That is, the total thickness of the gate insulating film and the passivation film increases, and thus the driving voltage increases. Therefore, in order to prevent such a driving voltage from increasing, a passivation film is left between the pixel electrode 23 and the common electrode 29a except for the gate insulating film, And is directly connected to the electrode 21b.

이어서, 도 4d에 도시된 바와 같이, 상기 화소전극(23)을 포함한 기판 전면에 패시베이션막(25)을 증착한다.Then, as shown in FIG. 4D, a passivation film 25 is deposited on the entire surface of the substrate including the pixel electrode 23. Next, as shown in FIG.

그 다음, 포토리쏘 그라피 기술을 이용한 제4 마스크 공정을 통해 상기 패시베이션막(25) 및 게이트절연막(15)을 선택적으로 식각하여, 상기 게이트패드(13b) 및 데이터패드(21c)를 각각 노출시키는 게이트패드 콘택홀(27a)과 데이터패드 콘택홀(27b)를 형성한다.Then, the passivation film 25 and the gate insulating film 15 are selectively etched through a fourth mask process using a photolithography technique to expose the gate pad 13b and the data pad 21c, respectively, Thereby forming a pad contact hole 27a and a data pad contact hole 27b.

이어서, 도 4e에 도시된 바와 같이, 상기 게이트패드 콘택홀(27a)과 데이터패드 콘택홀(27b)을 포함한 상기 패시베이션막(25) 상부에 제2 투명 도전물질층(미도시)을 증착한 후, 포토리쏘 그라피 기술을 이용한 제5 마스크 공정을 통해 상기 제2 투명 도전물질층(미도시)을 선택적으로 식각하여 상기 서로 이격된 다수의 공통전극(29a)과 함께 상기 게이트패드 콘택홀(27a) 및 데이터패드 콘택홀(27b)과 각각 전기적으로 연결되는 게이트패드 연결패선(29b) 및 데이트패드 연결패턴(29c)을 형성한다.Next, as shown in FIG. 4E, a second transparent conductive material layer (not shown) is deposited on the passivation film 25 including the gate pad contact hole 27a and the data pad contact hole 27b , The second transparent conductive material layer (not shown) is selectively etched through a fifth mask process using a photolithography technique to form the gate pad contact hole 27a together with the plurality of common electrodes 29a spaced apart from each other, And a gate pad connection line 29b and a data pad connection pattern 29c which are electrically connected to the data pad contact hole 27b, respectively.

이렇게 하여, 종래기술에 따른 에프에프에스 방식 액정표시장치용 박막트랜지스터 어레이기판 제조공정을 완료하게 된다. Thus, the manufacturing process of the thin film transistor array substrate for the FFE type liquid crystal display according to the related art is completed.

이후에, 도면에는 도시하지 않았지만, 컬러필터 기판 제조공정과 함께 어레이기판과 컬러필터 기판 사이에 액정층을 충진하는 공정을 수행함으로써 에프에프에스 방식 액정표시장치를 제조하게 된다.Thereafter, although not shown in the drawing, an FFE-type liquid crystal display device is manufactured by performing a process of filling the liquid crystal layer between the array substrate and the color filter substrate together with the color filter substrate manufacturing process.

상기한 바와 같이, 종래기술에 따른 액정표시장치용 어레이기판 제조시, 5회에 걸친 마스크 공정이 실시되기 때문에 마스크 공정에 소요되는 비용이 증가되고, 그로 인해 제조 공정시간이 증가됨으로 인해 제조비용이 증가하게 되는 문제점이 있다. 특히, 화소전극을 형성하기 위해 별도의 마스크를 사용해야 하기 때문에 그만큼 마스크 공정 수가 증가하게 된다.As described above, since the mask process is performed five times during the manufacture of the array substrate for a liquid crystal display according to the related art, the cost required for the mask process is increased and the manufacturing process time is increased. There is a problem that it increases. In particular, since a separate mask must be used to form the pixel electrode, the number of mask processes increases accordingly.

또한, 드레인전극과 화소전극의 직접 접촉으로 인해 드레인전극의 습식 식각 공정이 추가되기 때문에 그만큼 제조 공정 수가 증가하게 된다.In addition, since the wet etching process of the drain electrode is added due to the direct contact between the drain electrode and the pixel electrode, the number of manufacturing processes increases accordingly.

그리고, 소스전극 및 드레인전극을 형성한 후 화소전극을 형성하기 위한 공정 진행시에 발생하는 백채널(back channel)의 오염을 방지하기 위한 애싱(ashing) 공정이 추가로 요구되기 때문에 그 만큼 제조 공정 수가 증가하게 된다.In addition, since an ashing process is further required to prevent contamination of a back channel occurring during the process for forming the pixel electrode after the source electrode and the drain electrode are formed, .

이에 본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 마스크 공정 수를 줄이고, 데이터배선 부하(data line load) 및 구동전압을 개선시킬 수 있는 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems occurring in the prior art, and it is an object of the present invention to provide an array substrate for an FFE-type liquid crystal display device capable of reducing the number of mask processes and improving data line load and driving voltage, .

상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판은 기판의 일면에 투명도전층 및 금속층이 적층 구조로 위치하는 게이트배선 및 게이트전극과, 게이트배선 및 게이트전극을 포함하는 기판 상에 적층되고 동일 패턴을 갖는 게이트절연막 및 액티브층과, 그 액티브층 상에 위치하는 소스전극 및 드레인전극과 데이터배선을 포함한다. 또한, 기판의 일면에 상기 투명도전층과 동일층에 위치하고, 게이트절연막의 측면과 마주하는 측면을 갖으며 각 화소영역에 배치되는 화소전극과, 화소전극과 데이터배선을 포함한 기판 전면에 위치하고, 화소전극의 일부와 드레인전극의 일부를 각각 노출시키는 제1 및 제2 콘택홀을 갖는 패시베이션막과, 패시베이션막 상에 위치하고, 화소전극과 패시베이션막만 사이에 두고 오버랩하며 복수의 개구부를 갖는 공통전극과, 제1 및 제2 콘택홀을 통해 화소전극과 드레인전극을 접속시키는 화소전극 연결패턴을 더 포함한다. 공통전극의 일부는 데이터배선과 오버랩할 수 있다.According to an aspect of the present invention, there is provided an array substrate for a liquid crystal display, including: a substrate; a gate wiring and a gate electrode on a surface of the substrate, wherein a transparent conductive layer and a metal layer are stacked; A gate insulating film and an active layer having the same pattern, source and drain electrodes located on the active layer, and a data line. The pixel electrode is disposed on the same plane as the transparent conductive layer on the one surface of the substrate and has a side surface facing the side surface of the gate insulating film. The pixel electrode is disposed on the entire surface of the substrate including the pixel electrode and the data line. A common electrode which is disposed on the passivation film and overlaps the pixel electrode with only the passivation film and has a plurality of openings; And a pixel electrode connection pattern connecting the pixel electrode and the drain electrode through the first and second contact holes. Part of the common electrode may overlap with the data line.

게이트 배선으로부터 연장된 게이트 패드와, 패시베이션막 및 게이트 패드 상에 위치하고 패시베이션막을 관통하는 제3 컨택홀을 통해 게이트 패드와 접속되는 게이트 연결패턴과, 데이터 배선으로부터 연장된 데이터 패드와, 패시베이션막 및 데이터 패드 상에 위치하고 패시베이션막을 관통하는 제4 컨택홀을 통해 데이터 패드와 접속되는 데이터 연결 패턴을 더 포함한다. 데이터 패드의 하부에는 데이터 배선을 따라 연장된 액티브층 및 게이트절연막이 더 위치한다.A gate connection pattern formed on the passivation film and the gate pad and connected to the gate pad through a third contact hole passing through the passivation film, a data pad extending from the data wiring, a passivation film and data And a data connection pattern located on the pad and connected to the data pad through a fourth contact hole passing through the passivation film. At the bottom of the data pad, an active layer extending along the data line and a gate insulating film are further located.

본 발명에 따른 액정표시장치용 어레이기판 제조방법은, 기판의 일면에 투명도전층 및 금속층이 적층 구조로 게이트배선 및 게이트전극과, 투명도전층과 동일층인 화소전극을 형성하는 제1 마스크 공정과, 제1 마스크 공정이 완료된 기판 상에 동일 패턴을 갖고 적층되는 게이트절연막 및 액티브층과, 그 액티브층 상에 위치하는 소스전극 및 드레인전극과 데이터배선을 형성하는 제2 마스크 공정과, 제2 마스크 공정이 완료된 기판 전면에 패시베이션막을 형성하고, 화소전극의 일부와 드레인전극의 일부를 각각 노출시키는 제1 및 제2 컨택홀을 패시베이션막에 형성하는 제3 마스크 공정과, 제3 마스크 공정이 완료된 패시베이션막 상에, 화소전극과 패시베이션막만 사이에 두고 오버랩하며 복수의 개구부를 갖는 공통전극과, 제1 및 제2 콘택홀을 통해 화소전극과 드레인전극을 접속시키는 화소전극 연결패턴을 형성하는 제4 마스크 공정을 포함한다. 여기서, 게이트절연막의 측면과 화소전극의 측면이 마주한다.
제1 마스크 공정에서 게이트배선으로부터 연장된 게이트 패드가 더 형성된다. 제2 마스크 공정에서 데이터배선으로부터 연장된 데이터 패드가 더 형성된다. 제3 마스크 공정에서 게이트 패드 일부를 노출시키는 제3 컨택홀과 데이터 패드의 일부를 노출시키는 제4 컨택홀이 패시베이션막에 더 형성된다. 제4 마스크 공정에서 제3 컨택홀을 통해 게이트 패드와 접속하는 게이트 연결패턴과 제4 컨택홀을 통해 데이터 패드와 접속하는 데이터 연결 패턴이 더 형성된다. 데이터 패드의 하부에는 데이터 배선을 따라 연장된 액티브층 및 게이트절연막이 더 위치한다.A method of manufacturing an array substrate for a liquid crystal display according to the present invention includes a first mask process for forming a gate wiring and a gate electrode in a laminated structure of a transparent conductive layer and a metal layer on one surface of a substrate and a pixel electrode which is the same layer as the transparent conductive layer, A second mask process for forming a source electrode and a drain electrode and a data line on the active layer, a second mask process for forming a data line, A third masking step of forming a passivation film on the entire surface of the completed substrate and forming first and second contact holes on the passivation film that respectively expose a part of the pixel electrode and a part of the drain electrode, A common electrode overlapping the pixel electrode and the passivation film only and having a plurality of openings, and a common electrode overlapping the first and second contact holes A fourth mask process to form a pixel electrode connection pattern for connecting the predetermined electrode and the drain electrode. Here, the side surface of the gate insulating film and the side surface of the pixel electrode face each other.
In the first mask process, a gate pad further extending from the gate wiring is formed. In the second mask process, further data pads extending from the data lines are formed. In the third mask process, a third contact hole exposing a part of the gate pad and a fourth contact hole exposing a part of the data pad are further formed in the passivation film. In the fourth mask process, a data connection pattern for connecting to the data pad through the fourth contact hole and the gate connection pattern connecting to the gate pad through the third contact hole is further formed. At the bottom of the data pad, an active layer extending along the data line and a gate insulating film are further located.

본 발명에 따른 액정표시장치용 어레이기판 제조시, 게이트배선과 화소전극을 하나의 마스크를 이용하여 형성하고, 액티브층과 소스전극 및 드레인전극을 하나의 마스크를 이용하여 형성할 수 있어, 기존의 5회 마스크 공정 대신에 4회 마스크 공정으로 제조가 가능하게 됨으로써 마스크 비용이 감소되며, 그로 인해 제조 공정 시간이 단축되어 제조비용이 절감된다.The gate wiring and the pixel electrode can be formed by using one mask and the active layer and the source electrode and the drain electrode can be formed by using one mask at the time of manufacturing the array substrate for a liquid crystal display according to the present invention, The masking process can be manufactured by the 4-times masking process instead of the 5-time masking process, thereby reducing the mask cost, thereby shortening the manufacturing process time and reducing the manufacturing cost.

또한, 본 발명에 따른 액정표시장치용 어레이기판에 따르면, 기존에는 이러한 구동전압이 증가하는 것을 방지하기 위해 화소전극과 공통전극 사이에 게이트절연막을 제외하고 패시베이션막만 존재하도록 하기 위해서는, 별도의 마스크를 추가로 이용하여 화소전극을 드레인전극과 직접 연결하도록 하였으나, 본 발명에서는 별도의 마스크를 추가하지 않더라도 소스전극 및 드레인전극 형성시에 상기 화소전극 상부에 형성되는 게이트절연막을 과도 식각하여 상기 화소전극과 공통전극 사이에는 패시베이션막만 형성됨으로써, 상기 화소전극과 공통전극 사이에 개재되는 절연막의 두께를 감소시킴으로써 구동전압이 증가하는 것을 방지할 수 있게 된다. In addition, according to the array substrate for a liquid crystal display according to the present invention, in order to prevent the driving voltage from increasing, in order to leave only the passivation film between the pixel electrode and the common electrode except for the gate insulating film, The pixel electrode is directly connected to the drain electrode. However, in the present invention, when a source electrode and a drain electrode are formed, the gate insulating layer formed over the pixel electrode may be etched excessively, Only the passivation film is formed between the common electrode and the common electrode, thereby reducing the thickness of the insulating film interposed between the pixel electrode and the common electrode, thereby preventing the driving voltage from increasing.

그리고, 본 발명에 따른 액정표시장치용 어레이기판에 따르면, 소스전극 및 드레인전극과 액티브층 형성시에 상기 화소전극 상부에 형성되는 게이트절연막을 과도 식각하여 상기 화소전극과 공통전극 사이에 개재되는 절연막의 두께를 적절하게 유지시켜 소비전력을 개선시키고, 상기 데이터배선 상부에 형성되는 패시베이션막의 두께를 일정하게 유지시킬 수 있으므로, 데이터배선 부하(data line load)를 개선시킬 수 있다. According to the array substrate for a liquid crystal display device according to the present invention, the source electrode and the drain electrode and the gate insulating film formed over the pixel electrode at the time of forming the active layer are transiently etched to form an insulating film The thickness of the passivation film formed on the data wiring can be kept constant, thereby improving the data line load.

도 1은 종래기술에 따른 액정표시장치용 박막트랜지스터 기판의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 액정표시장치용 박막트랜지스터 기판의 개략적인 단면도이다.
도 3은 도 2의 "A"부 확대 단면도로서, 종래기술에 따른 액정표시장치용 박막트랜지스터 기판의 화소전극 및 데이터배선 상부를 확대 도시한 개략적인 단면도이다.
도 4a 내지 4e는 종래기술에 따른 액정표시장치의 제조 공정 단면도이다.
도 5는 본 발명에 따른 액정표시장치용 박막트랜지스터 기판의 평면도이다.
도 6은 도 5의 VI-VI선에 따른 단면도로서, 본 발명에 따른 액정표시장치용 박막트랜지스터 기판의 개략적인 단면도이다.
도 7은 도 6의 "B"부 확대 단면도로서, 본 발명에 따른 액정표시장치용 박막트랜지스터 기판의 화소전극 및 데이터배선 상부를 확대 도시한 개략적인 단면도이다.
도 8a 내지 8q는 본 발명에 따른 액정표시장치의 제조 공정 단면도이다.1 is a plan view of a thin film transistor substrate for a liquid crystal display according to the prior art.
FIG. 2 is a cross-sectional view taken along a line II-II in FIG. 1, and is a schematic cross-sectional view of a thin film transistor substrate for a liquid crystal display according to the related art.
Fig. 3 is an enlarged cross-sectional view of the portion "A" of Fig. 2, which is an enlarged schematic cross-sectional view of a pixel electrode and an upper portion of a data line of a thin film transistor substrate for a liquid crystal display according to the prior art.
4A to 4E are cross-sectional views illustrating a manufacturing process of a conventional liquid crystal display device.
5 is a plan view of a thin film transistor substrate for a liquid crystal display according to the present invention.
6 is a cross-sectional view taken along the line VI-VI of FIG. 5, and is a schematic cross-sectional view of a thin film transistor substrate for a liquid crystal display according to the present invention.
FIG. 7 is an enlarged cross-sectional view of the "B" portion of FIG. 6, which is an enlarged schematic cross-sectional view of a pixel electrode and a data wiring line of the thin film transistor substrate for a liquid crystal display according to the present invention.
8A to 8Q are cross-sectional views illustrating a manufacturing process of a liquid crystal display device according to the present invention.

이하, 본 발명의 제1 실시 예에 따른 액정표시장치용 어레이 기판에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an array substrate for a liquid crystal display according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 액정표시장치용 박막트랜지스터 기판의 평면도이다.5 is a plan view of a thin film transistor substrate for a liquid crystal display according to the present invention.

도 6은 도 5의 VI-VI선에 따른 단면도로서, 본 발명에 따른 액정표시장치용 박막트랜지스터 기판의 개략적인 단면도이다.6 is a cross-sectional view taken along the line VI-VI of FIG. 5, and is a schematic cross-sectional view of a thin film transistor substrate for a liquid crystal display according to the present invention.

도 7은 도 6의 "B"부 확대 단면도로서, 본 발명에 따른 액정표시장치용 박막트랜지스터 기판의 화소전극 및 데이터배선 상부를 확대 도시한 개략적인 단면도이다.FIG. 7 is an enlarged cross-sectional view of the "B" portion of FIG. 6, which is an enlarged schematic cross-sectional view of a pixel electrode and a data wiring line of the thin film transistor substrate for a liquid crystal display according to the present invention.

본 발명에 따른 액정표시장치용 어레이기판은, 도 5 내지 7에 도시된 바와 같이, 투명한 절연기판(101)의 일면에 일 방향으로 형성된 게이트배선(106a)과 이 게이트배선(106a)으로부터 연장된 게이트전극(106b)과; 상기 게이트전극(106b) 상부에 적층된 게이트절연막(111)과 액티브층(113a) 및 상기 액티브층(113a) 상부에 형성되고 서로 이격된 소스전극(117c) 및 드레인전극 (117d)과; 상기 게이트절연막(111) 상부에 형성되고, 상기 게이트배선(106a)과 수직으로 교차하는 데이터배선(117a)과; 상기 게이트배선(106a)과 데이터배선(117a)이 교차하여 이루는 화소영역에 해당하는 상기 절연기판(101)상에 형성된 화소전극 (103a)과; 상기 화소전극(103a)과 데이터배선(117a)을 포함한 기판 전면에 형성되고, 상기 화소전극(103a)과 드레인전극(117d)을 노출시키는 패시베이션막(123)과; 상기 패시베이션막(123) 상부에 형성되고, 상기 화소전극(103a)과 오버랩되는 다수의 공통전극(129a, 129b)과 함께 상기 화소전극(103a)과 드레인전극(117d)을 전기적으로 연결하는 화소전극 연결패턴(129c)을 포함하여 구성된다.5 to 7, the array substrate for a liquid crystal display according to the present invention includes a gate wiring 106a formed on one surface of a transparent insulating substrate 101 in one direction and a gate wiring 106a extending from the gate wiring 106a A gate electrode 106b; A gate insulating layer 111 and an active layer 113a stacked on the gate electrode 106b and a source electrode 117c and a drain electrode 117d formed on the active layer 113a and spaced apart from each other; A data line 117a formed on the gate insulating layer 111 and perpendicularly intersecting the gate line 106a; A pixel electrode 103a formed on the insulating substrate 101 corresponding to a pixel region formed by intersecting the gate wiring 106a and the data wiring 117a; A passivation film 123 formed on the entire surface of the substrate including the pixel electrode 103a and the data line 117a and exposing the pixel electrode 103a and the drain electrode 117d; A plurality of common electrodes 129a and 129b formed on the passivation film 123 and overlapping the pixel electrode 103a and a plurality of common electrodes 129a and 129b formed on the passivation film 123 and electrically connected to the pixel electrode 103a and the drain electrode 117d, And a connection pattern 129c.

여기서, 상기 화소전극(103a)은 상기 게이트배선(106a) 및 데이터배선(117a)과 이격된 공간에 해당하는 상기 절연기판(101)의 화소영역 전면에 형성된다. 이때, 상기 화소전극(103a) 상부에는 패시베이션막(123)만 형성되어 있고, 게이트 절연막(111)은 형성되지 않는다. 특히, 상기 게이트절연막(111)은 상기 게이트전극 (106a) 상부와, 데이터배선(117a) 하부에 형성된다.The pixel electrode 103a is formed on the entire surface of the pixel region of the insulating substrate 101 corresponding to the space separated from the gate wiring 106a and the data wiring 117a. At this time, only the passivation film 123 is formed on the pixel electrode 103a, and the gate insulating film 111 is not formed. In particular, the gate insulating film 111 is formed on the gate electrode 106a and the data line 117a.

또한, 상기 화소전극(103a) 상측에는 상기 패시베이션막(123)을 사이에 두고 서로 일정간격만큼 이격되게 다수의 막대 형상의 투명한 공통전극(129a, 129b)들이 배치되어 있다. 이때, 상기 공통전극(129a)은 상기 화소영역에 배치된 대면적의 화소전극(129a)과 오버랩되어 있으며, 상기 공통전극(129b)은 상기 데이터배선(117a)과 오버랩되어 있다. 상기 공통전극(129b)의 선폭은 상기 데이터배선(117a)의 선폭과 동일하거나 넓게 형성된다. 이때, 도 7에 도시된 바와 같이, 상기 데이터배선 (117a)과 공통전극(129b) 사이의 패시베이션막(123)의 제1 두께(d1)와, 상기 화소전극(103a)과 공통전극(129a)사이의 패시베이션막(123)의 제2 두께(d2)는 서로 동일한 값을 갖는다.In addition, a plurality of bar-shaped transparent common electrodes 129a and 129b are disposed above the pixel electrode 103a with a certain distance therebetween, with the passivation film 123 interposed therebetween. At this time, the common electrode 129a overlaps with the large-area pixel electrode 129a disposed in the pixel region, and the common electrode 129b overlaps with the data line 117a. The line width of the common electrode 129b is formed to be equal to or wider than the line width of the data line 117a. 7, the first thickness d1 of the passivation film 123 between the data line 117a and the common electrode 129b and the first thickness d1 of the passivation film 123 between the pixel electrode 103a and the common electrode 129a, The second thickness d2 of the passivation film 123 between the first and second passivation films 123 and 123 has the same value.

그리고, 상기 화소전극 연결패턴(129c)은 상기 드레인 콘택홀(127a)과 화소전극 콘택홀(127b)을 통해 상기 화소전극(103a)과 드레인전극(117d)을 전기적으로 연결시켜 준다.The pixel electrode connection pattern 129c electrically connects the pixel electrode 103a and the drain electrode 117d through the drain contact hole 127a and the pixel electrode contact hole 127b.

따라서, 상기 다수의 공통전극(129a, 129b)으로는 액정 구동을 위한 기준 전압, 즉 공통전압을 각 화소에 공급한다. 상기 공통전극(129a, 129b)은 각 화소 영역에서 상기 패시베이션막(123)을 사이에 두고 상기 대면적의 화소전극(103a)과 중첩되어 프린지 필드(fringe field)를 형성한다. Therefore, a reference voltage for driving the liquid crystal, that is, a common voltage is supplied to each of the plurality of common electrodes 129a and 129b. The common electrodes 129a and 129b overlap the pixel electrode 103a of the large area through the passivation film 123 in each pixel region to form a fringe field.

또한, 도 6에 도시된 바와 같이, 상기 박막트랜지스터(T)는 절연기판(101) 상에 형성된 게이트배선(106a)으로부터 수직방향으로 연장된 게이트전극(106b)과 이 게이트전극(106b) 상부에 형성된 게이트절연막(111)과 액티브층(113a) 및 오믹콘택층(115a)과 함께 상기 액티브층(113a)의 채널영역만큼 서로 이격된 소스전극(117c) 및 드레인전극(117d)으로 이루어진다. 6, the thin film transistor T includes a gate electrode 106b extending in the vertical direction from the gate wiring 106a formed on the insulating substrate 101, and a gate electrode 106b extending from the gate electrode 106b on the gate electrode 106b. And a source electrode 117c and a drain electrode 117d spaced apart from each other by the channel region of the active layer 113a together with the gate insulating film 111, the active layer 113a and the ohmic contact layer 115a.

그리고, 상기 게이트배선(106a)의 일단에는 이 게이트배선(106a)으로부터 연장되어 외부 구동회로부와 연결되는 게이트패드(106c)가 형성된다.A gate pad 106c extending from the gate wiring 106a and connected to the external driving circuit is formed at one end of the gate wiring 106a.

더욱이, 상기 데이터배선(117a)의 일단에는 이 데이터배선(117a)으로부터 연장되어 외부 구동회로부와 연결되는 데이터패드(117b)가 형성된다.Furthermore, a data pad 117b extending from the data line 117a and connected to the external driving circuit is formed at one end of the data line 117a.

또한, 도 6에 도시된 바와 같이, 상기 패시베이션막(123) 상부에 형성되는 게이트패드 연결패턴(129d)과 데이트패드 연결패턴(129e)은 상기 패시베이션막 (123)에 형성된 게이트패드 콘택홀(127c) 및 데이터패드 콘택홀(127d)을 통해 상기 게이트패드(106c)와 데이터패드(117b)에 각각 연결된다.6, a gate pad connection pattern 129d and a data pad connection pattern 129e formed on the passivation film 123 are formed on the gate pad contact holes 127c And a data pad contact hole 127d, respectively, to the gate pad 106c and the data pad 117b.

더욱이, 도면에는 도시하지 않았지만, 상기 다수의 공통전극(129a, 129b)을 포함한 기판 전면에는 하부 배향막(미도시)이 형성되어 있다.Further, although not shown in the drawing, a lower alignment film (not shown) is formed on the entire surface of the substrate including the common electrodes 129a and 129b.

한편, 상기 박막트랜지스터 기판, 즉 절연기판(101)과 서로 이격되어 합착되는 칼라필터 기판(141) 상에는 화소영역을 제외한 지역으로 광이 투과되는 것을 차단시켜 주기 위한 블랙매트릭스(BM; black matrix)(143)이 형성되어 있다.On the other hand, a black matrix (BM) is formed on the color filter substrate 141 which is spaced apart from the TFT substrate, that is, the insulating substrate 101, to prevent light from being transmitted to regions other than the pixel region 143 are formed.

또한, 상기 칼라필터 기판(141)의 화소영역에는 적색(Red), 녹색(Green), 청색(Blue) 색상의 칼라필터층(145)들이 형성되어 있다. 이때, 상기 적색(Red), 녹색(Green), 청색(Blue) 색상의 칼라필터층(145)들 사이의 칼라필터 기판(141)에는 상기 블랙매트릭스(143)이 형성되어 있다. In addition, color filter layers 145 of red, green, and blue colors are formed in the pixel region of the color filter substrate 141. At this time, the black matrix 143 is formed on the color filter substrate 141 between the color filter layers 145 of red, green, and blue colors.

여기서, 상기 칼라필터 기판(141)과 박막트랜지스터 기판인 절연기판(101)의 합착시에, 상기 블랙매트릭스(143)는 상기 절연기판(101)의 화소영역을 제외한 지역, 예를 들어 박막트랜지스터(T), 게이트배선(106a) 및 데이터배선(117a) 상부와 오버랩되게 배치된다. 이때, 상기 데이터배선(117a)와 오버랩되는 블랙매트릭스(117b)의 선폭은 상기 데이터배선(117a)과 동일하거나 좁게 형성될 수도 있다. 특히, 상기 데이터배선(117a) 상부에는 공통전극(129b)이 덮여 있어 광을 어느 정도 차단해 주는 역할을 하기 때문에, 상기 블랙매트릭스(117b)를 상기 데이터배선(117a) 상부를 완전히 오버랩되지 않도록 형성해도 무방하다. Here, when the color filter substrate 141 and the insulating substrate 101 as a thin film transistor substrate are attached to each other, the black matrix 143 is formed in an area excluding the pixel region of the insulating substrate 101, for example, T, the gate wiring 106a, and the data wiring 117a. At this time, the line width of the black matrix 117b overlapping the data line 117a may be the same as or narrower than the data line 117a. Particularly, since the common electrode 129b is covered on the data line 117a to shield the light to some extent, the black matrix 117b is formed so that the upper portion of the data line 117a is not completely overlapped Also,

또한, 도면에는 도시하지 않았지만, 상기 칼라필터층(145) 상에는 액정을 일정한 방향으로 배열되도록 하는 상부 배향막(미도시)이 형성되어 있다. Although not shown in the figure, an upper alignment film (not shown) is formed on the color filter layer 145 to align the liquid crystal in a predetermined direction.

이렇게 하여, 상기 박막트랜지스터(T)를 통해 화소전극(103a)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극(129a, 129b)과 화소전극(103a) 사이에 프린지 필드(fringe field)가 형성되어, 절연기판(101)과 칼라필터기판(141) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 됨으로써, 액정분자들이 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.Thus, when a data signal is supplied to the pixel electrode 103a through the thin film transistor T, a fringe field is formed between the common electrode 129a and the common electrode 129b and the pixel electrode 103a The liquid crystal molecules arranged in the horizontal direction between the insulating substrate 101 and the color filter substrate 141 are rotated by dielectric anisotropy so that the light transmittance of the liquid crystal molecules passing through the pixel region varies depending on the degree of rotation Thereby realizing the gradation.

따라서, 본 발명에 따른 액정표시장치용 어레이기판에 따르면, 기존에는 이러한 구동전압이 증가하는 것을 방지하기 위해 화소전극과 공통전극 사이에 게이트절연막을 제외하고 패시베이션막만 존재하도록 하기 위해서는, 별도의 마스크를 추가로 이용하여 화소전극을 드레인전극과 직접 연결하도록 하였으나, 본 발명에서는 별도의 마스크를 추가하지 않더라도 소스전극 및 드레인전극 형성시에 상기 화소전극 상부에 형성되는 게이트절연막을 과도 식각하여 상기 화소전극과 공통전극 사이에는 패시베이션막만 형성됨으로써, 상기 화소전극과 공통전극 사이에 개재되는 절연막의 두께를 적절하게 유지시킴으로써 구동전압이 증가하는 것을 방지할 수 있게 된다. Therefore, in order to prevent the increase of the driving voltage, the array substrate for a liquid crystal display according to the present invention requires a separate mask The pixel electrode is directly connected to the drain electrode. However, in the present invention, when a source electrode and a drain electrode are formed, the gate insulating layer formed over the pixel electrode may be etched excessively, Only the passivation film is formed between the common electrode and the common electrode so that the thickness of the insulating film interposed between the pixel electrode and the common electrode is appropriately maintained to prevent the driving voltage from increasing.

그리고, 본 발명에 따른 액정표시장치용 어레이기판에 따르면, 소스전극 및 드레인전극과 액티브층 형성시에 상기 화소전극 상부에 형성되는 게이트절연막을 과도 식각하여 상기 화소전극과 공통전극 사이에 개재되는 절연막의 두께를 일정하게 유지시켜 소비전력을 개선시키고, 상기 데이터배선 상부에 형성되는 패시베이션막의 두께를 일정하게 유지시킬 수 있으므로, 데이터배선 부하(data line load)를 개선시킬 수 있다. According to the array substrate for a liquid crystal display device according to the present invention, the source electrode and the drain electrode and the gate insulating film formed over the pixel electrode at the time of forming the active layer are transiently etched to form an insulating film The thickness of the passivation film formed on the data line can be maintained constant, thereby improving the data line load.

상기 구성으로 이루어지는 본 발명에 따른 액정표시장치용 어레이기판 제조방법에 대해 도 8a 내지 도 8q를 참조하여 설명하면 다음과 같다.A method of manufacturing an array substrate for a liquid crystal display according to the present invention will be described with reference to FIGS. 8A to 8Q.

도 8a 내지 8q는 본 발명에 따른 액정표시장치용 어레이기판의 제조 공정 단면도이다.8A to 8Q are cross-sectional views illustrating a manufacturing process of an array substrate for a liquid crystal display according to the present invention.

도 8a에 도시된 바와 같이, 투명한 절연기판(101) 상에 스위칭 영역을 포함하는 다수의 화소영역이 정의하고, 상기 절연기판(101) 상에 제1 투명 도전물질층 (103)과 제1 도전성 금속층(105)을 스퍼터링 방법에 의해 차례로 증착한다. 이때, 상기 제1 투명 도전물질층(103)으로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 그룹 중에서 선택된 어느 하나를 사용한다. 또한, 상기 제1 도전성 금속층(205)으로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬 (Cr), 티타늄(Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다. 8A, a plurality of pixel regions including a switching region are defined on a transparent insulating substrate 101, and on the insulating substrate 101, a first transparent conductive material layer 103 and a first conductive The metal layers 105 are sequentially deposited by a sputtering method. Here, the first transparent conductive material layer 103 may be formed of any one selected from the group consisting of indium tin oxide (ITO) and indium zinc oxide (IZO). The first conductive metal layer 205 may be formed of a metal such as aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum tungsten At least one selected from the group of conductive metals including titanium (MoTi), copper / moly titanium (Cu / MoTi) is used.

그 다음, 상기 제1 도전성 금속층(105) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제1 감광막(107)을 형성한다.Then, a photo-resist having a high transmittance is coated on the first conductive metal layer 105 to form a first photoresist layer 107.

이어서, 도 8b에 도시된 바와 같이, 광차단부(109a)와 반투과부(109b) 및 투과부(109c)로 이루어진 제1 회절마스크(109)를 이용하여 상기 제1 감광막(107)에 노광공정을 진행한다. 이때, 상기 제1 회절마스크(109)는 빛의 회절 현상을 이용하여 투과율을 조절할 수 있는 마스크로서, 슬릿 마스크(slit mask)와 하프톤 마스크 (Half-ton mask)를 포함한다. 여기서는 슬릿 마스크를 회절마스크로 사용하는 경우를 예로 들어 설명하기로 한다. 8B, the first photoresist layer 107 is subjected to an exposure process using a first diffraction mask 109 composed of a light intercepting portion 109a, a transflective portion 109b and a transmissive portion 109c Go ahead. At this time, the first diffraction mask 109 is a mask capable of adjusting the transmittance using the diffraction phenomenon of light, and includes a slit mask and a half-tone mask. Here, a case where a slit mask is used as a diffraction mask will be described as an example.

상기 제1 회절마스크(109)의 광차단부(109a)는 게이트배선과 게이트전극 및 게이트패드 형성 지역과 대응하는 상기 제1 감광막(107) 상측에 위치하며, 상기 제1 회절마스크(109)의 반투과부(109b)는 화소전극 형성 지역과 대응하는 상기 제1 감광막(107) 상측에 위치한다. The light blocking portion 109a of the first diffraction mask 109 is located above the first photoresist 107 corresponding to the gate wiring, the gate electrode, and the gate pad formation region, The transflective portion 109b is located above the first photoresist 107 corresponding to the pixel electrode formation region.

그 다음, 도 8c에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제1 감광막(107)을 선택적으로 제거하여 게이트배선과 게이트전극 및 게이트패드 형성 지역과 대응하는 제1 패턴부(107a)과, 화소전극 형성 지역과 대응하는 제2 패턴부(107b)를 형성한다. Next, as shown in FIG. 8C, the first photoresist layer 107 is selectively removed through the exposure process and then a developing process to form a first pattern corresponding to the gate wiring, the gate electrode, And a second pattern portion 107b corresponding to the pixel electrode formation region are formed.

이때, 상기 제1 패턴부(107a)는 광이 투과되지 않은 상태이기 때문에 제1 감광막(107) 두께를 그대로 유지하고 있지만, 상기 제2 패턴부(107b)은 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 상기 제1 패턴부(107b)는 상기 제2 패턴부 (107a)보다 얇은 두께를 갖는다.At this time, since the first pattern portion 107a does not transmit light, the thickness of the first photoresist layer 107 is maintained as it is. However, the second pattern portion 107b is partially removed, do. That is, the first pattern portion 107b has a thickness smaller than that of the second pattern portion 107a.

이어서, 상기 제1 감광막의 제1 패턴부(107a) 및 제2 패턴부(107b)를 마스크로 상기 제1 도전성 금속층(105) 및 제1 투명 도전물질층(103)을 패터닝하여 게이트배선(106a), 이 게이트배선(106a)으로부터 돌출된 게이트전극(106b)과 게이트패드(106d) 및 화소전극(103a)을 형성한다. Subsequently, the first conductive metal layer 105 and the first transparent conductive material layer 103 are patterned using the first pattern portion 107a and the second pattern portion 107b of the first photoresist film as a mask to form the gate wiring 106a ), A gate electrode 106b, a gate pad 106d, and a pixel electrode 103a protruding from the gate wiring 106a are formed.

이때, 상기 제1 도전 금속층(105) 및 제1 투명 도전물질층(103)의 패터닝시에 상기 화소전극(103a) 상에 더미 도전 금속층 패턴(105b)도 함께 형성된다. At this time, a dummy conductive metal layer pattern 105b is also formed on the pixel electrode 103a when the first conductive metal layer 105 and the first transparent conductive material layer 103 are patterned.

또한, 상기 화소전극(103a)은, 도 5에 도시된 바와 같이, 화소영역의 전면에 상기 게이트배선(106a) 및 데이터배선(미도시, 117a)과 이격되어 배치되어 있다. The pixel electrode 103a is disposed on the entire surface of the pixel region so as to be spaced apart from the gate wiring 106a and the data wiring (not shown) as shown in Fig.

그 다음, 도 8d에 도시된 바와 같이, 애싱(ashing) 공정을 실시하여 상기 게이트배선(106a)과 게이트전극(106b) 및 게이트패드(106c) 상의 제1 패턴부(107a) 일부와 함께 상기 더미 도전금속층 패턴(105c) 상의 제2 패턴부(107b)를 제거하여, 상기 더미 도전 금속층패턴(105b)을 노출시킨다. 8D, an ashing process is performed to form a portion of the first pattern portion 107a on the gate wiring 106a and the gate electrode 106b and the gate pad 106c, The second pattern portion 107b on the conductive metal layer pattern 105c is removed to expose the dummy conductive metal layer pattern 105b.

이어서, 도 8e에 도시된 바와 같이, 에싱 공정에 의해 두께 일부가 식각된 제1 패턴부(107a)를 차단막으로, 상기 노출된 더미 도전 금속층패턴(106c)을 제거하여 상기 화소전극(103a)을 노출시킨다.Next, as shown in FIG. 8E, the exposed portion of the dummy conductive metal layer pattern 106c is removed using the first pattern portion 107a, which is partially etched by the ashing process, as a blocking film, thereby forming the pixel electrode 103a Exposed.

그 다음, 상기 게이트배선(106a)과 게이트전극(106b) 및 게이트패드(106c) 상의 제1 패턴부(107a)를 제거한다. Then, the first pattern portion 107a on the gate wiring 106a and the gate electrode 106b and the gate pad 106c is removed.

이어서, 도 8f에 도시된 바와 같이, 상기 남아 있는 제1 패턴부(107a)를 제거한 후, 상기 화소전극(103a)을 포함한 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 게이트절연막(111)을 형성하고, 상기 게이트절연막 (111) 상에 비정질실리콘 층(a-Si:H)(113)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(115) 및 제2 도전 금속층(117)를 차례로 적층한다. Then, the gate is also made, the remaining first to remove the pattern portion (107a), a silicon nitride (SiNx) or silicon oxide (SiO 2) over the entire surface of the substrate including the pixel electrode (103a), which, as illustrated in 8f An amorphous silicon layer (n + or p +) 115 containing an amorphous silicon layer (a-Si: H) 113 and an impurity is formed on the gate insulating film 111 and a second conductive metal layer (117) are stacked in this order.

이때, 상기 비정질실리콘 층(a-Si:H)(113)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+) (115)은 화학기상 증착법(CVD; Chemical Vapor Deposition method)으로 증착하고, 상기 제2 도전 금속층(117)은 스퍼터링 방법으로 증착한다. At this time, the amorphous silicon layer (n + or p +) 115 containing the amorphous silicon layer (a-Si: H) 113 and the impurities is deposited by a chemical vapor deposition (CVD) method, 2 conductive metal layer 117 is deposited by a sputtering method.

여기서는, 상기 증착 방법으로 화학기상 증착법, 스퍼터링 방법에 대해서만 기재하고 있지만, 필요에 따라서는 기타 다른 증착 방법을 사용할 수도 있다. 또한, 상기 제2 도전 금속층(117)으로는, 알루미늄 (Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다. Although only the chemical vapor deposition method and the sputtering method are described above as the deposition method, other deposition methods may be used if necessary. The second conductive metal layer 117 may be formed of a metal such as aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum tungsten At least one selected from the group of conductive metals including titanium (MoTi), copper / moly titanium (Cu / MoTi) is used.

그 다음, 도 8g에 도시된 바와 같이, 상기 제2 도전 금속층(117) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제2 감광막(119)을 형성한다.Next, as shown in FIG. 8G, a photo-resist having a high transmittance is coated on the second conductive metal layer 117 to form a second photoresist layer 119.

이어서, 광차단부(121a)와 반투과부(121b) 및 투과부(121c)로 이루어진 제2 회절마스크(121)를 이용하여 상기 제2 감광막(119)에 노광 공정을 진행한다. 이때, 상기 제2 회절마스크(121)는 빛의 회절 현상을 이용하여 투과율을 조절할 수 있는 마스크로서, 슬릿 마스크(slit mask)와 하프톤 마스크(Half-ton mask)를 포함한다. 여기서는 슬릿 마스크를 회절마스크로 사용하는 경우를 예로 들어 설명하기로 한다. Subsequently, the second photoresist layer 119 is exposed using a second diffraction mask 121 composed of a light shielding portion 121a, a transflective portion 121b and a transmissive portion 121c. In this case, the second diffraction mask 121 is a mask capable of adjusting transmittance using diffraction of light, and includes a slit mask and a half-tone mask. Here, a case where a slit mask is used as a diffraction mask will be described as an example.

이때, 상기 제2 회절마스크(121)의 광차단부(121a)는 데이터배선, 소스전극 및 드레인전극 형성 지역과 함께 데이터패드 형성 지역과 대응하는 상기 제2 감광막(119) 상측에 위치하며, 상기 제2 회절마스크(121)의 반투과부(121b)는 박막트랜지스터의 채널 형성 지역과 대응하는 상기 제2 감광막(119) 상측에 위치한다. At this time, the light blocking portion 121a of the second diffraction mask 121 is located above the second photoresist layer 119 corresponding to the data pad formation region together with the data wiring, the source electrode, and the drain electrode formation region, The transflective portion 121b of the second diffraction mask 121 is located above the second photoresist film 119 corresponding to the channel formation region of the thin film transistor.

이어서, 도 8h에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제2 감광막(119)을 식각하여 데이터배선, 소스전극 및 드레인전극 형성지역과 대응하는 제1 패턴부(119a)와 채널 형성지역과 대응하는 제2 패턴부 (119b)를 형성한다. Next, as shown in FIG. 8H, the second photoresist layer 119 is etched through the exposure process and then the development process to form a first pattern portion 119a corresponding to the data line, the source electrode, and the drain electrode formation region And a second pattern portion 119b corresponding to the channel forming region.

이때, 상기 제1 패턴부(119a)는 광이 투과되지 않은 상태이기 때문에 제2 감광막(119) 두께를 그대로 유지하고 있지만, 상기 제2 패턴부(119b)는 광의 일부가 투과되므로 일정 두께만큼 제거된다. 즉, 상기 제2 패턴부(119b)는 상기 제1 패턴부(119a)에 비해 얇은 두께를 갖는다.At this time, since the first pattern portion 119a does not transmit light, the thickness of the second photoresist layer 119 is maintained. However, since the second pattern portion 119b transmits a part of the light, do. That is, the second pattern portion 119b is thinner than the first pattern portion 119a.

그 다음, 상기 제2 감광막의 제1 패턴부(119a)와 제2 패턴부(119b)를 식각 마스크로 상기 제2 도전 금속층(117), 불순물이 포함된 비정질실리콘층(115) 및 비정질실리콘층(113)을 순차적으로 패터닝하여 상기 게이트배선(106a)과 수직으로 교차하는 데이터배선(106a) 및 데이터패드(106b)와 함께, 상기 게이트전극(105c)에 대응하는 게이트절연막(111) 상부에 액티브층(113a)과 오믹콘택층(115a)을 형성한다. Next, the first pattern portion 119a and the second pattern portion 119b of the second photoresist layer are patterned by using the second conductive metal layer 117, the amorphous silicon layer 115 containing impurities and the amorphous silicon layer The data line 106a and the data pad 106b perpendicularly intersecting the gate line 106a are sequentially patterned to form an active layer 113 on the gate insulating layer 111 corresponding to the gate electrode 105c, Thereby forming a layer 113a and an ohmic contact layer 115a.

계속해서 상기 제2 감광막의 제1 패턴부(119a)와 제2 패턴부(119b)를 식각 마스크로, 상기 게이트절연막(111)을 과도 식각(over etch)하여 상기 화소전극 (103a) 상부에 덮여져 있는 게이트절연막(111)을 제거한다. 이때, 상기 게이트절연막(111)은 상기 화소전극(103a) 상부를 제외한 상기 액티브층(113a) 하부와 후속공정에서 형성될 데이터배선(117a) 및 데이터패드(117b) 상부에만 남게 된다.Subsequently, the first pattern portion 119a and the second pattern portion 119b of the second photoresist film are overetched with the gate insulating film 111 using an etching mask to cover the pixel electrode 103a The gate insulating film 111 is removed. At this time, the gate insulating layer 111 remains only under the active layer 113a except for the upper portion of the pixel electrode 103a and only over the data line 117a and the data pad 117b to be formed in a subsequent process.

이어서, 8i에 도시된 바와 같이, 애싱(ashing) 공정을 통해 상기 소스전극 및 드레인전극 형성지역과 대응하는 제1 패턴부(119a) 일부 두께와 함께 상기 채널 형성지역과 대응하는 제2 패턴부(119b)를 완전히 제거한다. 이때, 상기 채널영역 상부에 오버랩되는 제2 도전 금속층(117) 상면이 외부로 노출된다. Next, as shown in FIG. 8I, a first pattern portion 119a corresponding to the source electrode and drain electrode forming regions is partially etched through an ashing process to form a second pattern portion corresponding to the channel forming region 119b. At this time, the upper surface of the second conductive metal layer 117 overlapping the channel region is exposed to the outside.

그 다음, 상기 두께 일부가 제거된 제1 패턴부(119a)를 식각 마스크로 상기 제2 도전 금속층(117)의 노출된 부분을 식각하여 서로 이격된 소스전극(117c) 및 드레인전극(117d)을 각각 형성한다. 이때, 상기 채널영역 상부에 있는 오믹콘택층 (115a) 부위가 외부로 노출된다.Then, the exposed portion of the second conductive metal layer 117 is etched using the first pattern portion 119a having a portion of the thickness removed to form the source electrode 117c and the drain electrode 117d, Respectively. At this time, the portion of the ohmic contact layer 115a above the channel region is exposed to the outside.

이어서, 도 8j에 도시된 바와 같이, 상기 소스전극(117c) 및 드레인전극 (117d) 사이에 노출된 오믹콘택층(115a)도 식각하여 서로 이격시킨다. 이때, 상기 식각된 오믹콘택층(115a) 하부에 있는 액티브층(113a)에는 채널영역이 형성된다. Next, as shown in FIG. 8J, the ohmic contact layer 115a exposed between the source electrode 117c and the drain electrode 117d is also etched away from each other. At this time, a channel region is formed in the active layer 113a under the etched ohmic contact layer 115a.

그 다음, 도 8k에 도시된 바와 같이, 상기 제2 감광막의 제1 패턴부(119a)를 제거한 다음, 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 무기 절연물질 또는 유기 절연물질을 증착하여 패시베이션막 (passivation(123)을 형성하고, 이어 상기 패시베이션막(123) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제3 감광막(125)을 형성한다. 이때, 여기서는 상기 패시베이션막(123)으로 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 무기 절연물질을 사용하는 경우를 예로 들어 설명한다.8K, the first pattern portion 119a of the second photoresist layer is removed, and then an inorganic insulating material made of silicon nitride (SiNx) or silicon oxide (SiO 2 ) or an organic insulating material A passivation layer 123 is formed by depositing a material on the passivation layer 123 and then a photo-resist having high transmittance is applied on the passivation layer 123 to form a third photoresist layer 125. Here, An example in which an inorganic insulating material made of silicon nitride (SiNx) or silicon oxide (SiO 2 ) is used as the passivation film 123 will be described.

이어서, 도 8l에 도시된 바와 같이, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제3 감광막(125)을 제거하여 제3 감광막패턴(125a)을 형성한다. Next, as shown in FIG. 8L, a third photoresist pattern 125a is formed by removing the third photoresist 125 by performing an exposure and a development process by a photolithography process technique using an exposure mask (not shown) do.

그 다음, 도 8m에 도시된 바와 같이, 제3 감광막패턴(125a)을 마스크로 상기 패시베이션막(123)을 선택적으로 식각하여 상기 드레인전극(117d)을 노출시키는 드레인 콘택홀(127a)과, 상기 화소전극(103a)을 노출시키는 화소전극 콘택홀(127b)을 형성한다. 이때, 상기 게이트패드(106c)를 노출시키는 게이트패드 콘택홀(127c)과 데이터패드(117b)를 노출시키는 데이터패드 콘택홀 (127d)도 함께 형성된다.Next, as shown in FIG. 8M, a drain contact hole 127a for selectively etching the passivation film 123 using the third photoresist pattern 125a as a mask to expose the drain electrode 117d, And a pixel electrode contact hole 127b exposing the pixel electrode 103a is formed. At this time, a gate pad contact hole 127c exposing the gate pad 106c and a data pad contact hole 127d exposing the data pad 117b are also formed.

이어서, 도 8n에 도시된 바와 같이, 상기 제3 감광막패턴(125a)을 제거하고, 상기 드레인 콘택홀(127a)과 화소전극 콘택홀(127b)을 포함한 패시베이션막(123) 상부에 제2 투명 도전물질층(129)을 DC 마그네트론 스퍼터링법(magnetron sputtering)으로 증착한다. 이때, 상기 제2 투명 도전물질층(129)으로는 ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나를 사용한다. 8N, the third photoresist pattern 125a is removed, and a second transparent conductive layer 125 is formed on the passivation film 123 including the drain contact hole 127a and the pixel electrode contact hole 127b, The material layer 129 is deposited by DC magnetron sputtering. At this time, as the second transparent conductive material layer 129, any one selected from a transparent material group including indium tin oxide (ITO) and indium zinc oxide (IZO) is used.

그 다음, 상기 제2 투명 도전물질층(129) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제4 감광막(131)을 형성한다. Then, a photo-resist having a high transmittance is applied on the second transparent conductive material layer 129 to form a fourth photoresist layer 131.

이어서, 도 8o에 도시된 바와 같이, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제4 감광막(131)을 제거함으로써 제4 감광막패턴(131a)을 형성한다. Next, as shown in FIG. 8O, the fourth photoresist pattern 131 is removed by performing an exposure and a development process by a photolithography process technique using an exposure mask (not shown) to form a fourth photoresist pattern 131a do.

그 다음, 도 8p에 도시된 바와 같이, 상기 제4 감광막패턴(131a)을 마스크로 상기 제2 투명 도전물질층(129)을 식각하여, 서로 이격된 다수의 공통전극(129a, 129b)과 함께 상기 드레인 콘택홀(127a)과 화소전극 콘택홀(127b)을 통해 상기 화소전극(103b)과 상기 드레인전극(117d)을 전기적으로 연결시켜 주는 화소전극 연결패턴(129c)을 동시에 형성한다. 이때, 상기 다수의 공통전극(129a, 129b)과 화소전극 연결패턴(129c) 형성시에, 상기 게이트패드 콘택홀(127c)과 데이터패드 콘택홀 (127d)을 통해 상기 게이트패드(106c) 및 데이터패드(117b)에 각각 연결되는 게이트패드 연결패턴(129d)과 데이터패드 연결패턴(129e)도 함께 형성한다.Next, as shown in FIG. 8P, the second transparent conductive material layer 129 is etched using the fourth photoresist pattern 131a as a mask to form a plurality of common electrodes 129a and 129b spaced apart from each other A pixel electrode connection pattern 129c for electrically connecting the pixel electrode 103b and the drain electrode 117d through the drain contact hole 127a and the pixel electrode contact hole 127b is formed at the same time. At the time of forming the common electrodes 129a and 129b and the pixel electrode connection pattern 129c, the gate pad 106c and data (not shown) are formed through the gate pad contact hole 127c and the data pad contact hole 127d, A gate pad connection pattern 129d and a data pad connection pattern 129e, which are respectively connected to the pads 117b, are also formed.

이어서, 도면에는 도시하지 않았지만, 상기 제4 감광막패턴(131a)을 제거하고, 상기 다수의 공통전극(129a, 129b)을 포함한 기판 전면에 하부 배향막(미도시)을 형성함으로써, 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이 기판 제조공정을 완료하게 된다. Although not shown in the drawing, the fourth photoresist pattern 131a is removed and a lower orientation film (not shown) is formed on the entire surface of the substrate including the plurality of common electrodes 129a and 129b, Thereby completing the array substrate fabrication process for the FFS type liquid crystal display device.

그 다음, 도 8q에 도시된 바와 같이, 상기 박막트랜지스터 기판, 즉 절연기판(101)과 서로 이격되어 합착되는 칼라필터 기판(141) 상에 화소영역을 제외한 지역으로 광이 투과되는 것을 차단시켜 주기 위해 블랙매트릭스(BM; black matrix) (143)를 형성한다.Next, as shown in FIG. 8Q, on the color filter substrate 141 which is separated from and adhered to the TFT substrate, that is, the insulating substrate 101, light is blocked from being transmitted to regions excluding the pixel region A black matrix (BM) 143 is formed.

이어서, 상기 칼라필터 기판(141)의 화소영역에 적색(Red), 녹색(Green), 청색(Blue) 색상의 칼라필터층(145)을 형성한다. 이때, 상기 적색(Red), 녹색 (Green), 청색(Blue) 색상의 칼라필터층들(145) 사이의 칼라필터 기판(141)에는 상기 블랙매트릭스(143)가 위치한다. Next, a color filter layer 145 of red, green, and blue colors is formed in the pixel region of the color filter substrate 141. At this time, the black matrix 143 is located on the color filter substrate 141 between the red, green, and blue color filter layers 145.

이때, 상기 블랙매트릭스(143)는, 상기 칼라필터 기판(141)과 박막트랜지스터 기판인 절연기판(101)의 합착시에, 상기 절연기판(101)의 화소영역을 제외한 지역, 예를 들어 박막트랜지스터(T), 게이트배선(106a) 및 데이터배선(117a) 상부와 오버랩되게 배치한다. 특히, 상기 데이터배선(117a) 상부에는 공통전극(129b)이 덮여 있어 광을 어느 정도 차단해 주는 역할을 하기 때문에, 상기 블랙매트릭스(117b)를 상기 데이터배선(117a) 상부를 완전히 오버랩되지 않도록 형성해도 무방하다. At this time, the black matrix 143 is formed in a region excluding the pixel region of the insulating substrate 101, for example, a thin film transistor (TFT) substrate, when the color filter substrate 141 and the insulating substrate 101, (T), the gate wiring 106a, and the data wiring 117a. Particularly, since the common electrode 129b is covered on the data line 117a to shield the light to some extent, the black matrix 117b is formed so that the upper portion of the data line 117a is not completely overlapped Also,

그 다음, 도면에는 도시하지 않았지만, 상기 칼라필터층(145) 상에는 액정을 일정한 방향으로 배열시켜 주기 위해 상부 배향막(미도시)을 형성함으로써 컬러필터 어레이기판을 제조하는 공정을 완료한다. Then, although not shown in the drawings, an upper alignment layer (not shown) is formed on the color filter layer 145 to arrange the liquid crystal in a predetermined direction, thereby completing the process of manufacturing the color filter array substrate.

이어서, 도면에는 도시하지 않았지만, 상기 절연기판(101)과 컬러필터 기판 (141) 사이에 액정층(151)을 형성함으로써 본 발명에 따른 액정표시장치를 제조하게 된다.Although not shown in the drawing, a liquid crystal display according to the present invention is manufactured by forming the liquid crystal layer 151 between the insulating substrate 101 and the color filter substrate 141.

상기한 바와 같이, 본 발명에 따른 액정표시장치용 어레이기판에 따르면, 게이트배선과 화소전극을 하나의 마스크를 이용하여 형성하고, 액티브층과 소스전극 및 드레인전극을 하나의 마스크를 이용하여 형성할 수 있어, 기존의 5회 마스크 공정 대신에 4회 마스크 공정으로 에프에프에스 방식 액정표시장치 제조가 가능하게 됨으로써 마스크 비용이 감소되며, 그로 인해 제조 공정 시간이 단축되어 제조비용이 절감된다.As described above, according to the array substrate for a liquid crystal display according to the present invention, the gate wiring and the pixel electrode are formed using a single mask, and the active layer, the source electrode, and the drain electrode are formed using one mask And it is possible to manufacture an FFE-type liquid crystal display device by a 4-mask process instead of the existing 5-times mask process, thereby reducing the mask cost, thereby shortening the manufacturing process time and reducing the manufacturing cost.

또한, 본 발명에 따른 액정표시장치용 어레이기판에 따르면, 기존에는 이러한 구동전압이 증가하는 것을 방지하기 위해 화소전극과 공통전극 사이에 게이트절연막을 제외하고 패시베이션막만 존재하도록 하기 위해서는, 별도의 마스크를 추가로 이용하여 화소전극을 드레인전극과 직접 연결하도록 하였으나, 본 발명에서는 별도의 마스크를 추가하지 않더라도 소스전극 및 드레인전극 형성시에 상기 화소전극 상부에 형성되는 게이트절연막을 과도 식각하여 상기 화소전극과 공통전극 사이에는 패시베이션막만 형성됨으로써, 상기 화소전극과 공통전극 사이에 개재되는 절연막의 두께를 적절하게 유지시킴으로써 구동전압이 증가하는 것을 방지할 수 있게 된다. In addition, according to the array substrate for a liquid crystal display according to the present invention, in order to prevent the driving voltage from increasing, in order to leave only the passivation film between the pixel electrode and the common electrode except for the gate insulating film, The pixel electrode is directly connected to the drain electrode. However, in the present invention, when a source electrode and a drain electrode are formed, the gate insulating layer formed over the pixel electrode may be etched excessively, Only the passivation film is formed between the common electrode and the common electrode so that the thickness of the insulating film interposed between the pixel electrode and the common electrode is appropriately maintained to prevent the driving voltage from increasing.

그리고, 본 발명에 따른 액정표시장치용 어레이기판에 따르면, 소스전극 및 드레인전극과 액티브층 형성시에 상기 화소전극 상부에 형성되는 게이트절연막을 과도 식각하여 상기 화소전극과 공통전극 사이에 개재되는 절연막의 두께를 일정하게 유지시켜 소비전력을 개선시키고, 상기 데이터배선 상부에 형성되는 패시베이션막의 두께를 일정하게 유지시킬 수 있으므로, 데이터배선 부하(data line load)를 개선시킬 수 있다. According to the array substrate for a liquid crystal display device according to the present invention, the source electrode and the drain electrode and the gate insulating film formed over the pixel electrode at the time of forming the active layer are transiently etched to form an insulating film The thickness of the passivation film formed on the data line can be maintained constant, thereby improving the data line load.

이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments.

따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also within the scope of the present invention.

101: 절연기판 103a: 화소전극
103b: 게이트전극 106a: 게이트배선
106b: 게이트전극 106c: 게이트패드
109: 제1 회절마스크 111: 게이트절연막
113a: 액티브층 115a: 오믹콘택층
117a: 데이터배선 117b: 데이터패드
117c: 소스전극 117d: 드레인전극
121: 제2 회절마스크 123: 패시베이션막
127a: 드레인 콘택홀 127b: 화소전극 콘택홀
127c: 게이트패드 콘택홀 127d: 데이터패드 콘택홀
129a, 129b: 공통전극 129c: 화소전극 연결패턴
129d: 게이트패드 연결패턴 129e: 데이터패드 연결패턴
141: 칼라필터 기판 143: 블랙매트릭스
145: 칼라필터층 151: 액정층
101: insulating substrate 103a: pixel electrode
103b: gate electrode 106a: gate wiring
106b: gate electrode 106c: gate pad
109: first diffraction mask 111: gate insulating film
113a: active layer 115a: ohmic contact layer
117a: Data line 117b: Data pad
117c: source electrode 117d: drain electrode
121: second diffraction mask 123: passivation film
127a: drain contact hole 127b: pixel electrode contact hole
127c: gate pad contact hole 127d: data pad contact hole
129a, 129b: common electrode 129c: pixel electrode connection pattern
129d: gate pad connection pattern 129e: data pad connection pattern
141: Color filter substrate 143: Black matrix
145: color filter layer 151: liquid crystal layer

Claims (10)

기판의 일면에 투명도전층 및 금속층이 적층 구조로 위치하는 게이트배선 및 게이트전극;
상기 게이트배선 및 게이트전극을 포함하는 기판 상에 적층되고 동일 패턴을 갖는 게이트절연막 및액티브층과, 그 액티브층 상에 위치하는 소스전극 및 드레인전극과 데이터배선;
상기 기판의 일면에 상기 투명도전층과 동일층에 위치하고, 상기 게이트절연막의 측면과 마주하는 측면을 갖으며 각 화소영역에 배치되는 화소전극;
상기 화소전극과 데이터배선을 포함한 기판 전면에 위치하고, 상기 화소전극의 일부와 상기 드레인전극의 일부를 각각 노출시키는 제1 및 제2 콘택홀을 갖는 패시베이션막; 및
상기 패시베이션막 상에 위치하고, 상기 화소전극과 상기 패시베이션막만 사이에 두고 오버랩하며 복수의 개구부를 갖는 공통전극과, 상기 제1 및 제2 콘택홀을 통해 상기 화소전극과 드레인전극을 접속시키는 화소전극 연결패턴을 포함하는 액정표시장치용 어레이기판.A gate wiring and a gate electrode having a transparent conductive layer and a metal layer stacked on one surface of the substrate;
A gate insulating film and an active layer stacked on the substrate including the gate wiring and the gate electrode and having the same pattern, a source electrode and a drain electrode located on the active layer, and a data line;
A pixel electrode disposed on one surface of the substrate, the pixel electrode being located on the same layer as the transparent conductive layer and having a side surface facing the side surface of the gate insulating film and disposed in each pixel region;
A passivation film located on the entire surface of the substrate including the pixel electrode and the data line and having first and second contact holes exposing a part of the pixel electrode and a part of the drain electrode; And
A common electrode which is located on the passivation film and overlaps with the pixel electrode and the passivation film only and has a plurality of openings and a pixel electrode which connects the pixel electrode and the drain electrode through the first and second contact holes, And a connection pattern. 제 1 항에 있어서,
상기 게이트 배선으로부터 연장된 게이트 패드와, 상기 패시베이션막 및 상기 게이트 패드 상에 위치하고 상기 패시베이션막을 관통하는 제3 컨택홀을 통해 상기 게이트 패드와 접속되는 게이트 연결패턴과,
상기 데이터 배선으로부터 연장된 데이터 패드와, 상기 패시베이션막 및 상기 데이터 패드 상에 위치하고 상기 패시베이션막을 관통하는 제4 컨택홀을 통해 상기 데이터 패드와 접속되는 데이터 연결 패턴을 더 포함하고,
상기 데이터 패드의 하부에는 상기 데이터 배선을 따라 연장된 상기 액티브층 및 게이트절연막이 더 위치하는 액정표시장치용 어레이기판.The method according to claim 1,
A gate connection pattern formed on the passivation film and the gate pad and connected to the gate pad through a third contact hole passing through the passivation film;
And a data connection pattern connected to the data pad through the passivation film and the fourth contact hole located on the data pad and passing through the passivation film,
And the active layer and the gate insulating film extending along the data line are further disposed under the data pad. 삭제delete 제 1 항에 있어서,
상기 공통전극의 일부는 상기 데이터배선과 오버랩하는 액정표시장치용 어레이기판.The method according to claim 1,
And a part of the common electrode overlaps with the data line. 기판의 일면에 투명도전층 및 금속층이 적층 구조로 게이트배선 및 게이트전극과, 상기 투명도전층과 동일층인 화소전극을 형성하는 제1 마스크 공정과;
상기 제1 마스크 공정이 완료된 기판 상에 동일 패턴을 갖고 적층되는 게이트절연막 및 액티브층과, 그 액티브층 상에 위치하는 소스전극 및 드레인전극과 데이터배선을 형성하는 제2 마스크 공정과;
상기 제2 마스크 공정이 완료된 기판 전면에 패시베이션막을 형성하고, 상기 화소전극의 일부와 상기 드레인전극의 일부를 각각 노출시키는 제1 및 제2 컨택홀을 상기 패시베이션막에 형성하는 제3 마스크 공정과; 및
상기 제3 마스크 공정이 완료된 패시베이션막 상에, 상기 화소전극과 상기 패시베이션막만 사이에 두고 오버랩하며 복수의 개구부를 갖는 공통전극과, 상기 제1 및 제2 콘택홀을 통해 상기 화소전극과 드레인전극을 접속시키는 화소전극 연결패턴을 형성하는 제4 마스크 공정을 포함하고,
상기 게이트절연막의 측면과 상기 화소전극의 측면이 마주하는 액정표시장치용 어레이기판 제조방법.A first masking step of forming a gate wiring and a gate electrode in a laminated structure of a transparent conductive layer and a metal layer on one surface of a substrate and a pixel electrode which is the same layer as the transparent conductive layer;
A second mask process for forming a source electrode and a drain electrode on the active layer and a data line, the gate insulating film and the active layer being stacked on the substrate with the same pattern on the substrate on which the first mask process is completed;
A third masking step of forming a passivation film on the entire surface of the substrate on which the second masking process is completed and forming first and second contact holes on the passivation film to expose a part of the pixel electrode and a part of the drain electrode respectively; And
A common electrode which overlaps the pixel electrode and the passivation film only and has a plurality of openings on the passivation film having completed the third masking process; and a common electrode which overlaps the pixel electrode and the drain electrode through the first and second contact holes, And a fourth mask process for forming a pixel electrode connection pattern for connecting the pixel electrode connection pattern,
Wherein a side surface of the gate insulating film and a side surface of the pixel electrode face each other. 제 5 항에 있어서,
상기 제1 마스크 공정에서 상기 게이트배선으로부터 연장된 게이트 패드가 더 형성되고,
상기 제2 마스크 공정에서 상기 데이터배선으로부터 연장된 데이터 패드가 더 형성되고,
상기 제3 마스크 공정에서 상기 게이트 패드 일부를 노출시키는 제3 컨택홀과 상기 데이터 패드의 일부를 노출시키는 제4 컨택홀이 상기 패시베이션막에 더 형성되고,
상기 제4 마스크 공정에서 상기 제3 컨택홀을 통해 상기 게이트 패드와 접속하는 게이트 연결패턴과 상기 제4 컨택홀을 통해 상기 데이터 패드와 접속하는 데이터 연결 패턴이 더 형성되며,
상기 데이터 패드의 하부에는 상기 데이터 배선을 따라 연장된 상기 액티브층 및 게이트절연막이 더 위치하는 액정표시장치용 어레이기판 제조방법.6. The method of claim 5,
A gate pad extending from the gate wiring is further formed in the first mask process,
A data pad extending from the data line is further formed in the second mask process,
A third contact hole exposing a part of the gate pad and a fourth contact hole exposing a part of the data pad in the third mask process are further formed on the passivation film,
A gate connection pattern for connecting to the gate pad through the third contact hole in the fourth mask process, and a data connection pattern for connecting to the data pad through the fourth contact hole,
And the active layer and the gate insulating film extending along the data line are further disposed under the data pad. 삭제delete 삭제delete 삭제delete 삭제delete
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