KR20120058216A - 전력 반도체 소자 - Google Patents

전력 반도체 소자 Download PDF

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이용성
홍경국
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이종석
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Abstract

본 발명은 실리콘 카바이드 물질에 이온주입을 수행할 경우에 발생하는 격자결함과 계면결함을 없애고 전력 반도체 소자의 항복에 있어서 원자재가 가지고 있는 고유의 임계 전계까지 충분히 견딜 수 있는 에지 터미네이션 구조를 설계하고자 하는 전력 반도체 소자를 제공한다. 본 발명에 따른 전력 반도체 소자는 n형의 반도체 기판상에 구비된 n형의 에피층, 상기 n형의 에피층 상부에 구비된 p형의 에피 패턴, 노출된 상기 n형의 에피층 및 상기 p형의 에피 패턴 상부에 구비되되, 상기 p형의 에피 패턴의 일단부를 노출시키는 절연막 및 상기 n형의 에피층, 상기 p형의 에피층 및 상기 절연막 상부에 구비되되, 상기 p형의 에피 패턴의 일단부보다 길게 확장된 금속 물질을 포함하는 것을 특징으로 한다.

Description

전력 반도체 소자{Electricity Semiconductor Device}
본 발명은 전력 반도체 소자에 관한 것으로, 특히 전력 반도체 소자의 항복 전압을 개선하는 구조에 관한 기술이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이와 같은 전력 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서 도통 상태에서의 전력 손실을 줄이기 위하여 낮은 온저항 또는 낮은 포화전압이 요구된다. 또한, 오프 상태 또는 스위치가 오프되는 순간에 전력 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압 특성이 기본적으로 요구된다.
이 항복전압은 공핍 영역의 곡률의 영향을 받는 것으로 알려져 있다. 플래너 접합에 있어서 평평한 접합부분보다 작은 곡률을 갖는 부분에 전계가 집중되는 전계밀집(electric field crowding) 효과로 인하여 접합부의 평평한 부분보다 곡률이 작은 에지부에 전계가 집중된다. 따라서 에지부에서 항복현상이 쉽게 발생하고 전체 공핍 영역에 의하여 결정되는 항복전압이 감소된다. 이와 같이 접합부의 에지부에 전계가 집중되는 현상을 완화하고 표면 전계를 감소시켜 항복전압을 높이기 위한 여러 가지 기술들이 제안되고 있다.
여기서, 전력용 반도체 소자를 제조함에 있어서 반도체 소자의 정격전압에 따라 사용되는 원자재의 에피(Epi) 영역 또는 드리프트(drift) 영역의 농도와 두께가 결정된다. 항복전압 이론에 의해 요구되는 원자재의 농도 및 두께와 함께 원하는 수준의 적합한 항복전압을 얻기 위해서는 pn 접합 구조를 적절히 활용하여 pn 접합의 리버스 바이어스 모드에서의 공핍층 확장에 따라 유기되는 전계를 알맞게 분산시켜 반도체 및 유전체의 경계면에서 표면 전계가 높아지는 것을 최소화하며 전력 반도체 소자의 항복에 있어서 원자재가 가지고 있는 고유의 임계 전계까지 충분히 견딜 수 있도록 하는 에지 터미네이션의 디자인이 필요하다.
특히, 실리콘 카바이드 물질을 이용한 전력 반도체 소자의 제작에 있어서 에지 터미네이션 설계 시 이온주입을 이용한다면 이로 인한 격자결함과 후속 고온 열처리 공정에 의한 계면결함 등의 심각한 문제를 발생시키므로 가급적 이온주입 방법을 배제한 새로운 에지 터미네이션 디자인을 해야한다.
본 발명은 실리콘 카바이드 물질에 이온 주입을 수행할 경우에 발생하는 격자결함과 계면결함을 없애고 전력 반도체 소자의 항복에 있어서 원자재가 가지고 있는 고유의 임계전계까지 충분히 견딜 수 있는 에지 터미네이션 구조를 설계하고자 하는 데에 그 목적이 있다.
본 발명은 n형의 반도체 기판상에 구비된 n형의 에피층, 상기 n형의 에피층 상부에 구비된 p형의 에피 패턴, 노출된 상기 n형의 에피층 및 상기 p형의 에피 패턴 상부에 구비되되, 상기 p형의 에피 패턴의 일단부를 노출시키는 절연막 및 상기 n형의 에피층, 상기 p형의 에피층 및 상기 절연막 상부에 구비되되, 상기 p형의 에피 패턴의 일단부보다 길게 확장된 금속 물질을 포함하는 것을 특징으로 하는 전력 반도체 소자를 제공한다.
바람직하게는, 상기 p형의 에피 패턴은 에피택셜(Epitaxial) 성장 방법을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 금속 물질은 티타늄(Ti), 니켈(Ni) 또는 백금(Pt)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 금속 물질과 접하는 상기 p형의 에피 패턴 및 상기 n형의 에피층과 접하는 영역에 구비된 쇼트키 콘택을 더 포함하는 것을 특징으로 한다.
본 발명은 이온 주입과 확산 공정을 실시하지 않음으로써 공정을 단순화하여 제조비용을 줄일 수 있으며, p-에피층의 길이와 필드플레이트 역할을 하는 금속의 길이를 조절하여 에지 터미네이션 크기를 감소시킬 수가 있다. 이러한 에지 터미네이션의 크기의 감소는 웨이퍼당 제작되는 반도체 소자의 수를 늘리고 수율을 상승시키는 장점을 가진다.
도 1은 본 발명에 따른 전력 반도체 소자를 도시한 단면도.
도 2는 본 발명에 따른 전력 반도체 소자의 전계 분포를 나타낸 그래프.
도 3은 본 발명에 따른 전력 반도체 소자의 항복전압을 비교한 그래프.
이하, 첨부된 도면을 참조하여 본 발명의 실시를 위한 구체적인 내용을 설명한다.
도 1은 본 발명에 따른 전력 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, p-에피 구조에서 p-에피 패턴(120)의 끝단에 걸리는 전계 피크(Current Peak)를 완화시켜 주기 위해서 도 1과 같이 필드 플레이트(150) 구조를 p-에피 패턴(120)의 일단부에 적용하여 전계 피크를 줄여줌으로써 항복전압을 향상시키는 기술이다.
구체적으로 보면, n형의 반도체 기판(100) 상부에 n형의 에피층(110)을 형성하고, n형의 에피층(110) 상부에 p형의 에피 패턴(120)을 형성한다. 이때, p형의 에피 패턴(120)은 에피택셜(Epitaxial) 성장 방법을 이용하는 것이 바람직하다.
다음으로, 노출된 n형의 에피층(110) 및 p형의 에피 패턴(120) 상부에 절연막(130)을 형성한다. 여기서, p형의 에피 패턴(120)의 일단부를 노출되도록 절연막(130)을 형성한다. 이때, 절연막(130)은 산화막(oxide)을 포함하는 것이 바람직하다.
그리고, n형의 에피층(110), p형의 에피 패턴(120) 및 절연막(130) 상부에 금속 물질(140)을 형성한다. 여기서, 금속 물질(140)은 티타늄(Ti), 니켈(Ni) 또는 백금(Pt)을 포함하는 것이 바람직하고, p형의 에피 패턴(120), n형의 에피층(110) 및 금속 물질(140)이 접하는 영역에 쇼트키 금속 콘택(145)이 형성된다. 여기서, 금속 물질(140)은 p형의 에피 패턴(120)의 끝단보다 더 길게 확장되어 형성된 구조인 것을 특징으로 한다. 이러한 p-에피 패턴(120)의 상부에 형성된 절연막(130)과 티타늄(Ti), 니켈(Ni) 또는 백금(Pt) 물질을 포함하는 금속 물질(140)을 p-에피 패턴(120)의 주변까지 확장시켜 필드 플레이트의 효과를 높이고 항복전압을 고유의 임계 전계가 견딜 수 있도록 하는 장점을 갖는다.
이후, 반도체 기판(100)의 하부에 금속 물질을 증착하여 오믹(ohmic) 콘택층(160)을 형성한다.
도 2는 도 1과 같은 전력 반도체 소자의 전계 분포를 나타낸 그래프를 도시한 것이다.
도 2를 참조하면, p-에피층만 형성한 경우와 필드 플레이트를 적용한 경우의 전계 분포를 비교한 것이다.
여기서, p-에피 JTE(Junction Termimation Extention)만을 적용했을 때의 전계 피크보다 p-에피 JTE 구조에 필드 플레이트를 추가로 적용하였을 때의 전계 피크가 낮아짐을 알 수가 있으며, 필드 플레이트 끝단으로 전계가 분산되어 전계 피크가 낮아지고 항복전압도 높아지게 된다.
도 3은 본 발명에 따른 전력 반도체 소자의 항복전압을 비교한 그래프를 도시한 것이다.
도 3을 참조하면, 이상적인 구조의 항복전압은 쇼트키 배리어 다이오드 소자의 두께와 도핑농도에 의해 정해진다. N-에피층의 두께는 5㎛, 도핑농도는 1×1015㎝-3이므로 항복전압은 853V이다. 여기서, 필드 플레이트만 적용한 구조의 항복전압은 n-에피층의 두께가 5㎛, 도핑농도가 1×1015㎝-3, 그리고 산화막 두께 0.2㎛, 필드 플레이트의 길이 10㎛일 때 항복전압은 425V가 된다. 여기서, p-에피층 만을 적용한 JTE 구조의 n-에피층의 두께와 도핑농도는 각각 5㎛, 1×1015㎝-3로 하여 다른 구조의 소자와 동일한 조건으로 한다.
여기서, p-에피 JTE 구조에 필드 플레이트를 적용한 소자는 p-에피층의 너비와 필드 플레이트의 길이를 변화시켜가면서 항복전압을 시뮬레이션한 결과 p-에피층의 너비가 10㎛, 필드 플레이트의 길이 5㎛일 때가 가장 높은 항복전압을 나타내었다. 약 819V로 이상적인 경우 대비 96%로 거의 이상적인 경우의 항복전압을 얻을 수가 있다.
즉, 종합적으로 보면 p-에피층의 너비보다는 필드 플레이트의 길이에 더 큰 영향을 받음을 알 수가 있다. p 에피층의 너비가 5㎛에서 10㎛로 변화해도 항복전압의 차이는 거의 없는 반면 필드 플레이트의 길이가 3㎛에서 5㎛로 변화했을 때 대략 50V정도 차이가 있었다. 그러나, 이러한 항복전압 차이보다는 가급적 소자의 셀의 크기를 줄이는 것이 더 유리하기 때문에 p-에피층의 너비를 5㎛, 필드 플레이트의 길이를 3㎛로 하는 것이 소자의 면적 크기를 많이 줄일 수 있기 때문에 유리하다. 이 경우의 최대 항복전압은 773V로 이상적인 경우 대비 91%, 필드 플레이트 구조 대비 180%, p-에피 JTE 구조 대비 112%이다. P-에피 JTE 구조일 경우 p-에피층의 도핑농도가 1×1017㎝-3일 때 가장 높은 항복전압을 나타냈으나 필드 플레이트를 추가로 적용한 구조에서는 p-에피층의 도핑농도가 2×1017㎝-3일 때 가장 높은 항복전압을 나타냈다. 그 이유는 p-에피 JTE 구조에서 p-에피층의 도핑농도가 2×1017㎝-3일 때의 전계 분포를 보면 알 수가 있다. 이 경우에는 쇼트키 금속 콘택 에지(edge)보다 p-에피 JTE 에지에서의 전계가 더 크므로 이 상승한 전계를 필드 플레이트를 통해 완화시켜줌으로써 항복전압이 더 높아지는 것으로 판단된다.
전술한 바와 같이, 본 발명에 의한 전력 반도체 소자의 에지 터미네이션의 설계를 이온 주입에 의한 p 영역을 형성하는 방법 대신에 에피택셜(epitaxial) 성장 방법을 통하여 p-에피층을 형성시켜 정션 터미네이션을 확장하는 효과를 가지고, p-에피층의 상부에 형성된 산화막과 티타늄(Ti), 니켈(Ni) 또는 백금(Pt) 물질을 포함하는 금속물질을 p-에피층 주변까지 확장시켜 필드 플레이트의 효과도 가짐으로써 항복전압을 고유의 임계 전계가 견딜 수 있는 이상적인 항복전압의 95%이상까지 달성하는 기술이다.
더불어, 본 발명은 이온 주입과 확산 공정을 실시하지 않음으로써 공정을 단순화하여 제조비용을 줄일 수 있으며, p-에피층의 길이와 필드플레이트 역할을 하는 금속의 길이를 조절하여 에지 터미네이션 크기를 감소시킬 수가 있다. 이러한 에지 터미네이션의 크기의 감소는 웨이퍼당 제작되는 반도체 소자의 수를 늘리고 수율을 상승시키는 장점을 가진다. 또한, 본 발명에 따른 기술은 티타늄(Ti), 니켈(Ni) 또는 백금(Pt) 물질을 전극으로 하는 금속 물질을 p-에피층의 외부영역까지 확장시킴으로써 기존의 p-에피층이 쇼트키 접합에 집중되는 전계를 p-에피층 끝단에서 완화시켜 주고, 또다시 확장된 쇼트키 접합이 한 번 더 완화시켜주어 항복전압의 상승 효과를 갖는다. 이러한 기술을 이용하면 p-에피층의 너비를 줄이고 기존의 동일한 항복전압을 얻을 수가 있기 때문에 종단 영역의 길이가 줄어들어 소자의 면적이 작아지는 장점을 가진다. 따라서 웨이퍼당 제작되는 소자의 수가 증가하여 전력 반도체 소자의 수율 향상 및 원가절감 효과를 갖는다.
이상, 본 발명은 비록 한정된 구성과 도면에 의해 설명되었으나, 본 발명의 기술적 사상은 이러한 것에 한정되지 않으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해, 본 발명의 기술적 사상과 하기 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형 실시가 가능할 것이다.

Claims (5)

  1. n형의 반도체 기판상에 구비된 n형의 에피층;
    상기 n형의 에피층 상부에 구비된 p형의 에피 패턴;
    노출된 상기 n형의 에피층 및 상기 p형의 에피 패턴 상부에 구비되되, 상기 p형의 에피 패턴의 일단부를 노출시키는 절연막; 및
    상기 n형의 에피층, 상기 p형의 에피층 및 상기 절연막 상부에 구비되되, 상기 p형의 에피 패턴의 일단부보다 길게 확장된 금속 물질;
    을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  2. 제 1 항에 있어서,
    상기 p형의 에피 패턴은 에피택셜(Epitaxial) 성장 방법을 이용하는 것을 특징으로 하는 전력 반도체 소자.
  3. 제 1 항에 있어서,
    상기 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  4. 제 1 항에 있어서,
    상기 금속 물질은 티타늄(Ti), 니켈(Ni) 또는 백금(Pt)을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  5. 제 1 항에 있어서,
    상기 금속 물질과 접하는 상기 p형의 에피 패턴 및 상기 n형의 에피층과 접하는 영역에 구비된 쇼트키 콘택을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
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