KR20120051406A - 다이나믹 논리 게이트를 가지는 디지털 논리 회로 - Google Patents

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KR20120051406A
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Abstract

중앙처리장치의 고속 연산에 적합한 디지털 논리 회로가 개시된다. 그러한 디지털 논리 회로는, 제1 클럭신호에 응답하여 복수의 제1 입력 데이터를 논리 게이팅하는 제1 다이나믹 논리 게이트를 포함한다. 상기 제1 다이나믹 논리 게이트에는 키퍼회로가 채용되지 않는다. 또한, 디지털 논리 회로는, 펄스 신호들에 응답하여 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 복수의 제2 입력 데이터를 논리 게이팅하는 제2 다이나믹 논리 게이트와, 상기 제2 다이나믹 논리 게이트의 게이팅 출력을 래치하기 위한 래칭 디바이스를 포함한다. 본 발명의 실시 예에 따른 디지털 논리 회로는 키퍼 회로를 다이나믹 논리 게이트에 채용하지 않으므로 게이트 딜레이가 감소된다. 또한 디지털 논리 회로는 고속 게이팅 동작을 수행하면서도 누설이나 입력 노이즈에 상대적으로 강한 특성을 가진다.

Description

다이나믹 논리 게이트를 가지는 디지털 논리 회로 {Digital logic circuit with dynamic logic gate}
본 발명은 디지털 논리 회로에 관한 것으로, 보다 구체적으로 다이나믹 논리 게이트를 가지는 디지털 논리 회로에 관한 것이다.
모바일(mobile) CPU에 대한 고속 동작 성능 요구가 점점 증가함에 따라, CPU 내에서 논리 연산을 하기 위해 채용되는 논리 게이트(logic gate)에 대한 중요성이 점점 커지고 있다.
스태틱(Static)논리 게이트를 이용한 전형적인 회로 설계 방식에서는 노이즈 저항성이 큰 안정적인 회로가 구현될 수 있고 STA(static timing analysis)가 비교적 쉽게 수행될 수 있다. 그러나, 1 스테이지(stage)에서 받을 수 있는 입력의 개수가 수개 이하로 제한이 되고, 스텍(stack)의 증가로 인해 동작속도가 현저하게 느릴 수 있다.
한편, 다이나믹 논리 게이트를 이용한 회로 설계 방식 중에서, 동작 속도의 개선을 위해 일반적으로 많이 사용되는 도미노 게이트(domino gate)의 경우에는 기존 합성(synthesis)방식에의 적용이 어렵고, 리키지(leakage)나 입력 노이즈(input noise)에 취약하다. 도미노 게이트의 성능을 개선하기 위해 키퍼(keeper)를 사용하는 경우, 파이팅(fighting)에 의해 게이트 딜레이(gate delay)가 크게 늘어나게 되는 문제가 있다.
따라서 키퍼를 논리 게이트에 사용하지 않으면서도 보다 고속으로 논리 게이팅을 수행할 수 있는 디지털 논리 회로가 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 동작 성능이 우수하고 상대적으로 전력 소모량이 적은 다이나믹 논리 게이트를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 합성(synthesis)방식에의 적용이 쉽고 리키지나 입력 노이즈에 강한 특성을 지닌 디지털 논리 회로를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 키퍼회로를 논리 게이트에 사용하지 않으면서도 보다 고속으로 논리 게이팅을 수행할 수 있는 디지털 논리 회로를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 논리 게이트를 플립 플롭에 임베디드(embedded)하기 쉽게 하여 칩 디자인의 속도를 높이는 기술을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 일 양상에 따른 디지털 논리 회로는, 제1 클럭신호에 응답하여 복수의 제1 입력 데이터를 논리 게이팅하는 제1 다이나믹 논리 게이트; 제1,2 펄스 신호들에 응답하여 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 복수의 제2 입력 데이터를 논리 게이팅하는 제2 다이나믹 논리 게이트; 상기 제2 다이나믹 논리 게이트의 게이팅 출력을 래치하기 위한 래칭 디바이스; 및 상기 제1 클럭 신호를 수신하여 상기 제1,2 펄스 신호들을 생성하는 펄스 신호 생성부를 포함한다.
본 발명의 실시 예에서, 상기 제1 다이나믹 논리 게이트는, 상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터; 상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및 상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 복수의 제1 입력 데이터를 수신하는 풀다운 네트워크를 구비할 수 있다.
본 발명의 실시 예에서, 상기 제2 다이나믹 논리 게이트는, 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터; 상기 제2 펄스신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및 상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 상기 복수의 제2 입력 데이터를 수신하는 풀다운 네트워크를 구비한다.
본 발명의 실시 예에서, 상기 펄스 신호 생성부는 상기 제1 클럭 신호를 지연하여 상기 제1 펄스 신호를 생성하는 딜레이부와, 상기 제1 클럭 신호를 지연 및 게이팅하여 상기 제2 펄스 신호를 생성하는 펄스 발생기를 포함할 수 있다.
본 발명의 실시 예의 다른 양상에 따른 디지털 논리 회로는,
제1 클럭신호에 응답하여 복수의 제1 입력 데이터를 논리 게이팅하는 제1 다이나믹 논리 게이트; 제1 펄스 신호에 응답하여 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 복수의 제2 입력 데이터를 논리 게이팅하는 제2 다이나믹 논리 게이트; 상기 제2 다이나믹 논리 게이트의 게이팅 출력을 래치하기 위한 래칭 디바이스; 및 상기 제1 클럭 신호를 수신하여 상기 제1 펄스 신호를 생성하는 펄스 신호 생성부를 포함한다.
본 발명의 실시 예에서, 상기 제1 다이나믹 논리 게이트는, 상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터; 상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및 상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 복수의 제1 입력 데이터를 수신하는 풀다운 네트워크를 구비할 수 있다.
본 발명의 실시 예에서, 상기 제2 다이나믹 논리 게이트는, 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터; 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및 상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 상기 복수의 제2 입력 데이터를 수신하는 풀다운 네트워크를 구비할 수 있다.
본 발명의 실시 예에서, 상기 펄스 신호 생성부는 상기 제1 클럭 신호를 지연 및 게이팅하여 상기 제1 펄스 신호를 생성하는 펄스 발생기를 포함할 수 있다.
본 발명의 실시 예에서, 상기 제2 다이나믹 논리 게이트는, 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터; 지연 펄스 신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 상기 방전 트랜지스터의 드레인 단자에 연결된 서브 방전 트랜지스터; 상기 제1 펄스신호를 지연하여 상기 지연 펄스 신호를 생성하는 딜레이부; 및 상기 프리차아지 트랜지스터의 드레인 단자와 상기 서브 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 상기 복수의 제2 입력 데이터를 수신하는 풀다운 네트워크를 구비할 수 있다.
본 발명의 실시 예에서, 상기 펄스 신호 생성부는 상기 제1 클럭 신호를 지연하여 상기 제1 펄스 신호를 생성하는 딜레이부를 구비할 수 있다.
본 발명의 실시 예에서, 상기 래칭 디바이스는, 제1 입력단으로 상기 제2 다이나믹 논리 게이트의 게이팅 출력을 수신하고 제2 입력단으로 피드백 낸드 출력신호를 수신하여 낸드 응답을 출력단으로 생성하는 제1 낸드 게이트와; 상기 제1 낸드 게이트의 출력단에 제1 입력단이 연결되고 제2 입력단이 반전 딜레이된 제1 클럭신호에 연결되어 상기 피드백 낸드 출력신호를 생성하는 제2 낸드 게이트를 포함할 수 있다.
본 발명의 실시 예에서, 상기 래칭 디바이스는, 상기 제1 펄스신호가 제1 천이 구간을 유지하는 동안에 상기 제2 다이나믹 논리 게이트의 게이팅 출력을 반전 래치할 수 있다.
본 발명의 실시 예의 또 다른 양상에 따른 디지털 논리 회로는,
제1 클럭신호와 상기 제1 클럭신호가 차례로 지연된 제2 내지 제N 클럭신호들에 차례로 응답하여 복수의 제1-N 입력 데이터를 차례로 논리 게이팅하는 N 스테이지 다이나믹 논리 게이트; 제1,2 펄스 신호들에 응답하여 상기 N 스테이지 다이나믹 논리 게이트의 마지막 게이팅 출력과 복수의 마지막 입력 데이터를 논리 게이팅하는 제2 다이나믹 논리 게이트; 상기 제2 다이나믹 논리 게이트의 게이팅 출력을 래치하기 위한 래칭 디바이스; 및 상기 제N 클럭 신호를 수신하여 상기 제1,2 펄스 신호들을 생성하는 펄스 신호 생성부를 포함한다.
본 발명의 실시 예에서, 상기 N 스테이지 다이나믹 논리 게이트의 첫 번째 스테이지 논리 게이트는, 상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터; 상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및 상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 복수의 제1 입력 데이터를 수신하는 풀다운 네트워크를 구비할 수 있다.
본 발명의 실시 예에서, 상기 제2 다이나믹 논리 게이트는, 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터; 상기 제2 펄스신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및 상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 N 스테이지 다이나믹 논리 게이트의 마지막 게이팅 출력과 복수의 마지막 입력 데이터를 수신하는 풀다운 네트워크를 구비할 수 있다.
본 발명의 실시 예에서, 상기 펄스 신호 생성부는 상기 제N 클럭 신호를 지연하여 상기 제1 펄스 신호를 생성하는 딜레이부와, 상기 제N 클럭 신호를 지연 및 게이팅하여 상기 제2 펄스 신호를 생성하는 펄스 발생기를 포함할 수 있다.
본 발명의 실시 예에서, 상기 N 스테이지 다이나믹 논리 게이트의 두 번째 스테이지 논리 게이트는, 상기 제1 클럭신호가 지연된 제2 클럭신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터; 상기 제2 클럭신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및 상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트의 첫 번째 게이팅 출력과 상기 복수의 제2 입력 데이터를 수신하는 풀다운 네트워크를 구비할 수 있다.
본 발명의 실시 예에서, 상기 래칭 디바이스는, 펄스 래치나 플립플롭일 수 있다.
본 발명의 실시 예에서, 상기 제2 다이나믹 논리 게이트는, 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터; 상기 제1 펄스신호 또는 제2 펄스신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및 상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 N 스테이지 다이나믹 논리 게이트의 마지막 게이팅 출력과 복수의 마지막 입력 데이터를 수신하는 풀다운 네트워크를 구비할 수 있다.
본 발명의 실시 예에서, 상기 래칭 디바이스는, 상기 제1 펄스신호가 제1 천이 구간을 유지하는 동안에 상기 제2 다이나믹 논리 게이트의 게이팅 출력을 반전 래치할 수 있다.
본 발명의 일 실시 예 적인 구성에 따르면, 키퍼 회로를 다이나믹 논리 게이트에 채용하지 않으므로 게이트 딜레이가 감소된다. 또한 본 발명의 실시 예에 따른 디지털 논리 회로는 고속 게이팅 동작을 수행하면서도 누설이나 입력 노이즈에 상대적으로 강한 특성을 가진다.
도 1은 본 발명의 제1 실시 예에 따른 디지털 논리 회로도,
도 2는 본 발명의 제2 실시 예에 따른 디지털 논리 회로도,
도 3은 도 2중 펄스 래치의 일 구현 예시도,
도 4는 도 2중 펄스 발생기의 일 구현 예시도,
도 5는 본 발명의 제3 실시 예에 따른 디지털 논리 회로도,
도 6은 본 발명의 제4 실시 예에 따른 디지털 논리 회로도,
도 7은 본 발명의 제5 실시 예에 따른 디지털 논리 회로도,
도 8은 도 5중 래칭 디바이스의 일 구현 예시도,
도 9는 도 6,7중 래칭 디바이스의 일 구현 예시도,
도 10는 도 5,7중 펄스 발생기의 일 구현 예시도,
도 11은 도 5의 변형 실시 예에 따른 디지털 논리 회로도,
도 12는 도 6의 변형 실시 예에 따른 디지털 논리 회로도,
도 13은 도 7의 변형 실시 예에 따른 디지털 논리 회로도,
도 14는 도 13의 회로 구현 예에 따른 구체 회로도,
도 15 및 도 16은 도 14의 게이팅 동작 결과를 보여주는 시뮬레이션 파형도들,
도 17은 프로세서에 적용된 본 발명의 디지털 논리 회로의 응용 예시도, 및
도 18은 모바일 기기에 적용된 본 발명의 디지털 논리 회로의 응용 예시도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결 된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 다이나믹 논리 게이트의 세부적인 동작이나 기능 그리고, 펄스 발생기나 래치 회로에 대한 일반적인 동작은 본 발명의 요지를 모호하지 않도록 하기 위해 생략됨을 유의(note)하라.
도 1은 본 발명의 제1 실시 예에 따른 디지털 논리 회로도이고, 도 2는 본 발명의 제2 실시 예에 따른 디지털 논리 회로도이다.
먼저, 도 1을 참조하면, 디지털 논리 회로는, N 스테이지 다이나믹 논리 게이트(50)와, 및 플립 플롭부(140)를 포함한다.
상기 N 스테이지 다이나믹 논리 게이트(50)는 제1 클럭신호(CLK)와 상기 제1 클럭신호(CLK)가 차례로 지연된 제2 내지 제N 클럭신호들(CLK1-CLKN)에 차례로 응답하여 복수의 제1-N 입력 데이터를 차례로 논리 게이팅하기 위해, N 스테이지의 종속(cascade)접속된 다이나믹 논리 게이트들(10,11,..,14)을 포함한다.
상기 플립 플롭부(140)는 상기 N 스테이지 다이나믹 논리 게이트(14)의 게이팅 출력을 인가되는 딜레이 클럭에 따라 래치하기 위한 D 타입의 플립 플롭(100)과, 상기 제N 클럭신호를 지연하여 상기 딜레이 클럭을 생성하는 딜레이부(24)를 포함한다.
상기 N 스테이지 다이나믹 논리 게이트(50)의 첫단에 위치된 상기 다이나믹 논리 게이트(10)는, 프리차아지 트랜지스터(M0), 방전 트랜지스터(M1), 및 풀다운 네트워크(10a)를 구비한다.
상기 프리차아지 트랜지스터(M0)는 상기 제1 클럭신호(CLK)를 게이트 단자로 수신하고 소오스 단자가 전원전압(VDD) 공급단에 연결된 PMOS 트랜지스터일 수 있다.
상기 방전 트랜지스터(M1)는 상기 제1 클럭신호(CLK)를 게이트 단자로 수신하고 소오스 단자가 접지단(VSS)에 연결된 NMOS 트랜지스터일 수 있다.
상기 풀다운 네트워크(10a)는 상기 프리차아지 트랜지스터(MO)의 드레인 단자와 상기 방전 트랜지스터(M1)의 드레인 단자 간에 연결되며 복수의 제1 입력 데이터(INPUTS)를 수신한다. 상기 풀다운 네트워크(10a)가 예를 들어 3입력 낸드(NAND)게이팅을 수행할 경우에는 서로의 채널이 직렬로 연결된 3개의 NMOS 트랜지스터로 구성될 수 있다. 또한, 상기 풀다운 네트워크(10a)가 예를 들어 3입력 노아(NOR)게이팅을 수행할 경우에는 서로의 채널이 병렬로 연결된 3개의 NMOS 트랜지스터로 구성될 수 있다. 비록 도면에서는 상기 풀다운 네트워크(10a)가 상기 프리차아지 트랜지스터(M0)와 상기 방전 트랜지스터(M1) 사이에 연결되었으나, 상기 방전 트랜지스터(M1)와 접지단(VSS) 사이에 연결될 수도 있다.
상기 다이나믹 논리 게이트(10)의 동작을 간략히 설명하면 다음과 같다. 먼저, 복수의 제1 입력 데이터가 1,1,1로 인가되고 NAND 게이팅을 하는 경우라고 가정한다. 상기 제1 클럭신호(CLK)가 로우(LOW)로 되는 구간에서 충전 단계가 수행되고 상기 제1 클럭신호(CLK)가 하이(HIGH)로 되는 구간에서 실행 단계가 수행된다.
충전 단계에서, 상기 프리차아지 트랜지스터(M0)는 턴온되고, 상기 방전 트랜지스터(M1)는 턴오프되어, 출력단 즉 상기 프리차아지 트랜지스터(M0)의 드레인 단자의 전압 레벨은 상승한다. 결국, 논리 레벨 하이(HIGH)가 상기 출력단에서 출력된다.
한편, 실행 단계에서, 상기 프리차아지 트랜지스터(M0)는 턴오프되고, 상기 방전 트랜지스터(M1)는 턴온된다. 또한, 상기 풀다운 네트워크(10a)내의 3개의 NMOS 트랜지스터들도 턴온된다. 이에 따라, 상기 출력단의 전압레벨은 접지와 연결되는 전류 경로를 따라 방전된다. 결국, 논리 레벨 로우(LOW)가 상기 출력단에서 출력된다. 결국, 3입력 낸드 연산의 결과는 논리 로우가 된다. 만약, 복수의 제1 입력 데이터가 1,0,1로 인가된 경우라면 상기 출력단의 논리는 하이로서 출력될 것이다.
3입력 노아 연산의 경우에 상기 복수의 제1 입력 데이터가 1,0,0로 인가되면 상기 출력단의 논리는 로우로서 출력됨을 알 수 있다.
상기 출력단의 게이팅 출력은 두번째 스테이지의 다이나믹 논리 게이트(11)에 인가된다. 상기 두번째 스테이지의 다이나믹 논리 게이트(11)의 풀다운 네트워크(10a)는 상기 1 스테이지 다이나믹 논리 게이트(10)의 게이팅 출력과 복수의 제2 입력 데이터를 받아 설정된 논리 연산을 수행한다. 이 경우에 프리차아지 트랜지스터(M2)와 방전 트랜지스터(M3)는 딜레이부(20)를 통해 출력되는 상기 제2 클럭신호(CLK1)에 응답하여 동작된다. 즉, 상기 충전 단계와 실행 단계가 상기 제2 클럭신호(CLK1)의 상태에 따라 수행된다.
도 1과 같은 회로는, 각 게이트 스테이지에서 동일한 클럭을 사용하게 되는 도미노 게이트와는 달리, 클럭신호를 딜레이 체인(delay chain)을 통해 차례로 지연하여 각 게이트 스테이지에 인가하고, 마지막 단에서 플립 플롭(Flip-Flop)을 이용하여 게이팅 출력을 캡쳐(capture)하는 방식을 취함을 알 수 있다.
여기서, 딜레이 체인을 구성하는 각 딜레이의 지연량은 다이나믹 게이트(dynamic gate) 1단의 전파 딜레이(propagation delay)와 비슷하게 설정되거나, 조금 크게 설정될 수 있다. 도 1의 회로 구성은, 플립 플롭에 다이나믹 게이트를 임베디드(embedded)하는 것을 신속하고 용이하게 해주며, 딜레이 셀(cell)의 딜레이(delay)를 셋업 타임(setup time)으로 흡수시켜 계산하는 것을 가능하게 한다. 따라서, 합성(synthesis) 툴이 딜레이 셀을 자유롭게 쓸 수 있게 되므로, 칩 디자인의 속도가 높아진다.
도 1과 같은 회로는 다이나믹 논리 게이트의 후단에 플립 플롭(100)을 사용한다. 따라서, 플립 플롭의 샘플링 윈도우(sampling window)구간 내에서만 데이터의 유효성이 보장되면 되므로, 추가적인 키퍼 회로가 필요 없게 된다. 플립 플롭에 인가되는 상기 딜레이 클럭의 로우 구간에서 게이팅 출력이 0 또는 1로서 일단 결정되면 이는 상기 딜레이 클럭이 라이징 에지에서 출력단(OUT)으로 전달되고 이후에 게이팅 출력의 데이터 변화는 무시될 수 있기 때문이다. 즉 유효 데이터(valid data)의 전달 속도와 리키지(leakage)나 노이즈(noise)에 의한 언노운(unknown)신호의 전달 속도 간의 시간차를 이용하는 기법이 도 1에서 사용되는 것이라고 말할 수 있다. 결국, 플립 플롭의 샘플링 윈도우 내에 유효 신호가 도착되고, 상기 유효 신호의 캡쳐가 일단 끝나면, 이후에 언노운 신호가 도착되더라도 데이터의 파괴는 방지된다.
전형적인 회로 설계(design)의 경우에는 키퍼 회로를 필요로 하였으나, 불필요한 파이팅(fighting)을 막고 고속 동작을 구현하기 위해서는 도 1의 회로와 같이 키퍼 회로를 채용하지 않아야 한다. 또한, 도 1의 회로 구성에서는 플립 플롭에 의한 데이터 캡쳐 동작이 될 때 까지만 입력을 유지시키면 되므로 데이터 입력 노이즈(Data input noise) 특성도 개선된다.
본 발명의 실시 예에서는 키퍼(keeper)회로를 다이나믹(dynamic) 논리 게이트(logic gate)에 사용하지 않음을 알 수 있다. 도 1의 회로와 같이, 다이나믹 논리 게이트와 펄스 래치(pulse latch)를 조합하면, 빠른 동작속도를 보이면서도 리키지(leakage)나 입력 노이즈(input noise)에 취약하지 않게 된다. 또한, 기존의 STA(static timing analysis)플로우(flow)에 쉽게 적용이 가능해진다.
전형적인 도미노 게이트(domino gate)는 스태틱 게이트(static gate)에 비하여 NMOS 로직만 이용하면 되므로, 팬인(fan-in)이 작고, 많은 신호를 OR 형태로 결합할 수 있다. 따라서, 도미노 게이트는 고속 동작의 회로 설계에 상당히 유리할 수 있다. 그러나, 도미노 게이트는 다음과 같은 몇몇 문제점들을 가진다.
첫째로, 신호에 클럭(CLK)을 반드시 섞어서 사용해야 하는 문제가 있다. PDN(Pull down network)에 들어가는 입력을 클럭신호(CLK)의 인가 후에는 0으로 유지되도록 제어해 주어야 하기 때문에 STA를 이용한 합성 방식의 디지털 설계에 도미노 게이트를 채용하는 것은 어렵다. 따라서 위와 같은 도미노 게이트 스타일의 회로는 커스텀(custom)설계방식을 따라야 한다. 회로 설계에 소요되는 시간이 점점 짧아지고 있는 추세로 볼 때 커스템 설계 방식의 회로 구현은 많은 제한이 뒤따른다.
둘째로, 키퍼 회로의 채용에 따른 문제이다. 누설 및 커플링을 개선하기 위해, 종속 연결된 도미노 게이트의 각 출력단에 인버터와 PMOS 트랜지스터를 설치함에 의해 키퍼 회로가 구현될 수 있다. 이와 같이 키퍼 회로를 채용하면, 도미노 게이트는 클럭 신호가 들어오고 난 후 입력(Input)신호가 언제 들어올지 모르고 마냥 기다리게 되는 동작 방식을 가지게 된다. 그러한 키퍼 회로의 채용은 게이트 회로의 평가(Evaluation)동작 시에 파이팅(fighting)문제를 유발하므로, 회로의 동작 속도가 저하되는 원인이 된다.
셋째로, 입력 노이즈에 대한 취약성 문제이다. 클럭이 활성화되어 있는 동안 입력 신호에 포함되어 들어오는 노이즈는 회로의 오동작을 유발할 수 있다. 이를 방지하기 위해서는 상기 PMOS 트랜지스터의 사이즈를 크게 하여야 하는데 이는 회로의 동작 속도를 다시 낮추게 된는 악순환을 부른다.
본 발명의 실시 예에서는 위의 도미노 게이트가 가진 문제들을 모두 해소하는 다이나믹 게이트가 구현됨을 알 수 있다.
이제 도 2를 참조로 본 발명의 제2 실시 예가 설명될 것이다.
도면을 참조하면, 디지털 논리 회로는, N 스테이지 다이나믹 논리 게이트(50)와, 펄스 래치부(140)를 포함한다.
상기 N 스테이지 다이나믹 논리 게이트(50)는 제1 클럭신호(CLK)와 상기 제1 클럭신호(CLK)가 차례로 지연된 제2 내지 제N 클럭신호들(CLK1-CLKN)에 차례로 응답하여 복수의 제1-N 입력 데이터를 차례로 논리 게이팅하기 위해, N 스테이지의 종속(cascade)접속된 다이나믹 논리 게이트들(10,11,..,14)을 포함한다.
상기 펄스 래치부(140)는 상기 N 스테이지 다이나믹 논리 게이트(14)의 게이팅 출력을 인가되는 펄스신호에 따라 래치하기 위한 펄스 래치(110)과, 상기 제N 클럭신호를 지연하여 상기 펄스신호를 생성하는 펄스 발생기(25)를 포함한다.
유사하게, 상기 N 스테이지 다이나믹 논리 게이트(50)의 첫단에 위치된 상기 다이나믹 논리 게이트(10)는, 프리차아지 트랜지스터(M0), 방전 트랜지스터(M1), 및 풀다운 네트워크(10a)를 구비한다.
상기 프리차아지 트랜지스터(M0)는 상기 제1 클럭신호(CLK)를 게이트 단자로 수신하고 소오스 단자가 전원전압(VDD) 공급단에 연결된 PMOS 트랜지스터일 수 있다.
상기 방전 트랜지스터(M1)는 상기 제1 클럭신호(CLK)를 게이트 단자로 수신하고 소오스 단자가 접지단(VSS)에 연결된 NMOS 트랜지스터일 수 있다.
도 1과 유사하게, 상기 풀다운 네트워크(10a)는 상기 프리차아지 트랜지스터(MO)의 드레인 단자와 상기 방전 트랜지스터(M1)의 드레인 단자 간에 연결되며 복수의 제1 입력 데이터(INPUTS)를 수신한다. 상기 풀다운 네트워크(10a)가 예를 들어 3입력 낸드(NAND)게이팅을 수행할 경우에는 서로의 채널이 직렬로 연결된 3개의 NMOS 트랜지스터로 구성될 수 있다. 또한, 상기 풀다운 네트워크(10a)가 예를 들어 3입력 노아(NOR)게이팅을 수행할 경우에는 서로의 채널이 병렬로 연결된 3개의 NMOS 트랜지스터로 구성될 수 있다.
상기 다이나믹 논리 게이트(10)의 동작은 전술한 도 1의 다이나믹 논리 게이트(10)의 동작과 같이, 충전 단계와 실행 단계를 갖는다.
상기 펄스 래치(110)의 세부적 구현 예는 도 3에 나타나 있다.
도 2중 펄스 래치의 일 구현 예를 보인 도 3을 참조하면, 상기 펄스 래치(110)는, 다이나믹 논리 게이트(14)의 게이팅 출력을 입력 신호(IN)로서 수신하고 상기 펄스 신호 및 반전 펄스 신호에 응답하여 출력단으로 인버팅 응답을 출력하는 제1 인버터(I1)를 포함한다. 또한, 상기 펄스 래치(110)는, 상기 출력단에 인버팅 출력단이 연결되고 상기 펄스 신호 및 반전 펄스 신호에 응답하는 제2 인버터(I2)와, 상기 출력단의 상기 인버팅 응답을 반전하여 상기 제2 인버터(I2)의 입력으로 인가하는 제3 인버터(I3)를 포함한다.
상기 펄스 발생기(25)의 세부적 구현 예는 도 4에 나타나 있다.
도 2중 펄스 발생기의 일 구현 예를 보인 도 4를 참조하면, 펄스 발생기(25)는 인버터들(I1-I4)과 낸드 게이트(NAN1)를 포함한다. 상기 인버터(I1)에 인가되는 클럭 신호(CK)는 도 2에서 제N 클럭신호(CLKN)에 실질적으로 대응된다. 도 4에서 클럭 신호(CK)가 로우(LOW)이면 낸드 게이트(NAN1)의 출력은 1이고 펄스 신호(P)는 0이다. 클럭 신호가(CK)가 하이로 천이하면 낸드 게이트(NA1)의 출력은 일정 타임 동안만 0이고 펄스 신호(P)는 1이다. 여기서, 상기 일정 타임은 상기 인버터들(I1-I3)의 전체 딜레이 타임에 대응된다. 결국, 상기 펄스 발생기(25)는 클럭 신호가 라이징(rising)될 때 마다 일정 타임 동안 하이 펄스를 출력하며, 상기 클럭 신호의 듀티(duty)와는 무관한 특성을 갖는다.
도 2와 같은 회로는, 마지막 스테이지의 다이나믹 논리 게이트(14)에 인가되는 클럭 신호를 일정 시간 지연 후 게이팅함에 의해 생성되는 펄스 신호를 이용하여 상기 다이나믹 논리 게이트(14)의 게이팅 출력을 래치한다.
상기 펄스 래치(110)는 생성된 펄스 구간 동안에 데이터를 샘플링한다. 결국, 펄스 래치(110)는 펄스 신호가 하이인 구간에서는 입력 신호를 출력단(OUT)에 전달하고, 펄스 신호가 로우인 구간에서는 입력 신호의 논리에 무관하게 출력단의 논리 값을 래치한다.
이와 같이, 도 2의 다이나믹 게이트를 가지는 디지털 논리 회로는 펄스 래치를 채용하기 때문에 도 1의 회로가 갖는 장점들에 더하여, 클럭 신호의 듀티에 영향을 받음이 없이 최종 게이팅 출력을 생성된 펄스 신호에 의존하여 안정적으로 래치할 수 있는 장점이 있다.
이하에서는 래칭 디바이스를 채용한 제3 내지 제5 실시 예들이 설명될 것이다.
먼저, 도 5는 본 발명의 제3 실시 예에 따른 디지털 논리 회로도이고, 도 6은 본 발명의 제4 실시 예에 따른 디지털 논리 회로도이다. 또한, 도 7은 본 발명의 제5 실시 예에 따른 디지털 논리 회로도이다. 도 8은 도 5중 래칭 디바이스의 일 구현 예시도이고, 도 9는 도 6,7중 래칭 디바이스의 일 구현 예시도이다. 도 10은 도 5,7중 펄스 발생기의 일 구현 예시도이다.
도 5를 참조하면, 디지털 논리 회로는, N 스테이지 다이나믹 논리 게이트(50)와, 출력 래치부(140)를 포함한다.
상기 N 스테이지 다이나믹 논리 게이트(50)는 제1 클럭신호(CLK)와 상기 제1 클럭신호(CLK)가 차례로 지연된 제2 내지 제N 클럭신호들(CLK1-CLKN)에 차례로 응답하여 복수의 제1-N 입력 데이터를 차례로 논리 게이팅하기 위해, N 스테이지의 종속(cascade)접속된 다이나믹 논리 게이트들(10,11,..,14)을 포함한다.
상기 출력 래치부(140)는, 제1 펄스 신호에 응답하여 상기 제N 다이나믹 논리 게이트의 게이팅 출력과 복수의 제N 입력 데이터를 논리 게이팅하는 제2 다이나믹 논리 게이트(15)와, 상기 제2 다이나믹 논리 게이트(15)의 게이팅 출력을 래치하기 위한 래칭 디바이스(120), 및 상기 제N 클럭 신호(CLKN)를 수신하여 상기 제1 펄스 신호를 생성하는 펄스 신호 생성부(25)를 포함한다.
유사하게, 상기 N 스테이지 다이나믹 논리 게이트(50)의 첫단에 위치된 상기 다이나믹 논리 게이트(10)는, 프리차아지 트랜지스터(M0), 방전 트랜지스터(M1), 및 풀다운 네트워크(10a)를 구비한다.
상기 프리차아지 트랜지스터(M0)는 상기 제1 클럭신호(CLK)를 게이트 단자로 수신하고 소오스 단자가 전원전압(VDD) 공급단에 연결된 PMOS 트랜지스터일 수 있다.
상기 방전 트랜지스터(M1)는 상기 제1 클럭신호(CLK)를 게이트 단자로 수신하고 소오스 단자가 접지단(VSS)에 연결된 NMOS 트랜지스터일 수 있다.
상기 풀다운 네트워트(10a)는 상기 프리차아지 트랜지스터(MO)의 드레인 단자와 상기 방전 트랜지스터(M1)의 드레인 단자 간에 연결되며 복수의 제1 입력 데이터(INPUTS)를 수신한다. 상기 풀다운 네트워크(10a)가 예를 들어 4입력 낸드(NAND)게이팅을 수행할 경우에는 서로의 채널이 직렬로 연결된 4개의 NMOS 트랜지스터로 구성될 수 있다. 또한, 상기 풀다운 네트워크(10a)가 예를 들어 4입력 노아(NOR)게이팅을 수행할 경우에는 서로의 채널이 병렬로 연결된 4개의 NMOS 트랜지스터로 구성될 수 있다.
상기 제2 다이나믹 논리 게이트(15)는, 프리차아지 트랜지스터(M4), 방전 트랜지스터(M5), 및 풀다운 네트워크(15a)를 구비한다.
상기 프리차아지 트랜지스터(M4)는 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 전원전압(VDD) 공급단에 연결된 PMOS 트랜지스터일 수 있다.
상기 방전 트랜지스터(M5)는 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 접지단(VSS)에 연결된 NMOS 트랜지스터일 수 있다.
상기 풀다운 네트워트(15a)는 상기 프리차아지 트랜지스터(M4)의 드레인 단자와 상기 방전 트랜지스터(M5)의 드레인 단자 간에 연결되며 상기 제N 다이나믹 논리 게이트(14)의 게이팅 출력과 복수의 제N+1 입력 데이터(INPUTS)를 수신한다. 여기서, N은 2이상의 자연수를 의미한다.
상기 래칭 디바이스(120)는 도 8에 도시된 래치 회로로 구현될 수 있다.
상기 펄스 신호 생성부(25)는 도 10에 도시된 펄스 신호 생성기로 구현될 수 있다.
도 5와 같은 회로는 상기 출력 래치부(140)내에 설치된 제2 다이나믹 논리 게이트(15)가 단일(single)의 펄스를 사용하기 때문에 도 2와 유사한 장점을 갖는다. 즉, 클럭 신호의 듀티에 영향을 받음이 없이 최종 게이팅 출력을 생성된 펄스 신호에 의존하여 안정적으로 래치할 수 있는 장점이 있다.
이제 도 6을 참조하면, 디지털 논리 회로는, N 스테이지 다이나믹 논리 게이트(50)와, 출력 래치부(140)를 포함한다. 여기서, 상기 N 스테이지 다이나믹 논리 게이트(50)의 구성은 도 5와 동일하다.
상기 출력 래치부(140)는, 클럭신호와 제1,2 딜레이 신호들에 응답하여 상기 제N 다이나믹 논리 게이트(14)의 게이팅 출력과 복수의 제N+1 입력 데이터를 논리 게이팅하는 제2 다이나믹 논리 게이트(15)와, 상기 제2 다이나믹 논리 게이트(15)의 게이팅 출력을 래치하기 위한 래칭 디바이스(120), 및 상기 제N 클럭 신호(CLKN)를 수신하여 상기 제1,2 딜레이 신호들을 생성하는 딜레이 신호 생성부(24,27)를 포함한다. 상기 딜레이 신호 생성부(24,27)는 펄스 발생기의 역할을 유사하게 수행한다.
상기 제2 다이나믹 논리 게이트(15)는, 프리차아지 트랜지스터(M4), 서브 방전 트랜지스터(M5), 방전 트랜지스터(M6), 및 풀다운 네트워크(15a)를 구비한다.
상기 프리차아지 트랜지스터(M4)는 상기 클럭신호를 게이트 단자로 수신하고 소오스 단자가 전원전압(VDD) 공급단에 연결된 PMOS 트랜지스터일 수 있다.
상기 서브 방전 트랜지스터(M5) 및 방전 트랜지스터(M6)는 상기 제1,2 딜레이 신호들을 게이트 단자로 각기 수신하는 NMOS 트랜지스터일 수 있다.
상기 풀다운 네트워크(15a)는 상기 프리차아지 트랜지스터(M4)의 드레인 단자와 상기 서브 방전 트랜지스터(M5)의 드레인 단자 간에 연결되며 상기 제N 다이나믹 논리 게이트(14)의 게이팅 출력과 복수의 제N+1 입력 데이터(INPUTS)를 수신한다. 여기서, N은 2이상의 자연수를 의미한다.
상기 래칭 디바이스(120)는 도 8에 도시된 래치 회로로 구현될 수 있다.
도 6과 같은 회로는 상기 출력 래치부(140)내에 설치된 제2 다이나믹 논리 게이트(15)가 딜레이 된 클럭 신호들을 사용함을 알 수 있다.
이제 도 7을 참조한다.
도 7의 회로에서는, 싱글 펄스 신호를 사용하는 도 5에 비해, 딜레이 클럭신호와 펄스 신호를 제2 다이나믹 논리 게이트(15)가 사용한다. 따라서, 제2 다이나믹 논리 게이트(15)의 충전 단계는 상기 딜레이 클럭신호(DCLK)에 의존하고, 실행 단계는 상기 펄스 신호에 의존한다.
따라서, 도 7의 회로의 경우에는 제2 다이나믹 논리 게이트(15)의 풀다운 트랜지스터가 실행 단계에서 클럭 신호의 듀티에 영향을 받지 않는다.
도 8의 회로는 도 5의 래칭 디바이스(120)로 이용될 수 있다.
도면을 참조하면, 래칭 디바이스(120)는, 펄스 신호(pulse)를 수신하는 NMOS 및 PMOS 트랜지스터들(M10,M13)을 비롯하여, 복수의 NMOS 트랜지스터들(M11,M14), 복수의 PMOS 트랜지스터들(M9,M12), 및 인버터(I1)를 포함한다.
도 9의 회로는 도 6 또는 도 7의 래칭 디바이스(120)로 이용될 수 있다.
도면을 참조하면, 두 종류의 래칭 디바이스가 참조부호 91,92로서 각기 나타나 있다. 상기 래칭 디바이스들은 펄스 신호가 아닌 클럭 신호에 응답하여 동작된다. 상기 참조 부호 91의 래칭 디바이스(120)는 복수의 NMOS 트랜지스터들(M10,M11,M14), 복수의 PMOS 트랜지스터들(M9,M12,M13), 및 인버터(I1)를 포함한다.
상기 참조 부호 92의 래칭 디바이스(92)는 낸드 게이트들(NAN1,NAN2)과 인버터(I10)로 구성된다.
도 8 및 도 9에서 보인 바와 같이, 본 발명의 실시 예에서의 래칭 디바이스는 딜레이된 클럭(Delayed Clock)이나 펄스 신호가 로우인 구간 동안에 출력 노드의 논리 레벨을 유지할 수 있는 기능을 갖는다. 따라서, 이러한 기능을 갖도록 구성된 회로는 모두 래칭 디바이스로 이용될 수 있다.
도 10의 펄스 발생 회로는 도 5 또는 도 7의 펄스 발생기(25)로 사용될 수 있다.
도면을 참조하면, 참조부호 101의 펄스 발생기는 인버터들(I1-I4)과 낸드 게이트(NAN1)를 포함한다. 상기 인버터(I1)에 인가되는 클럭 신호(CK)는 도 5에서 제N 클럭신호(CLKN)에 실질적으로 대응된다. 도 10에서 클럭 신호(CK)가 로우(LOW)이면 낸드 게이트(NAN1)의 출력은 1이고 펄스 신호(P)는 0이다. 클럭 신호가(CK)가 하이로 천이하면 낸드 게이트(NA1)의 출력은 일정 타임 동안만 0이고 펄스 신호(P)는 1이다. 여기서, 상기 일정 타임은 상기 인버터들(I1-I3)의 전체 딜레이 타임에 대응된다. 결국, 참조 부호 101의 펄스 발생기는 클럭 신호가 라이징 될 때 마다 일정 구간을 갖는 하이 펄스를 출력한다. 여기서, 상기 하이 펄스는 상기 클럭 신호의 듀티(duty)에 의존하지 않는다.
참조부호 102의 펄스 발생기는 인버터들(I1-I4)과 노아 게이트(NOR1)를 포함한다. 클럭 신호가(CK)가 로우에서 하이로 천이하면 노아 게이트(NOR1)의 출력은 일정 타임 동안만 1이다. 여기서, 상기 일정 타임은 상기 인버터들(I2-I4)의 전체 딜레이 타임에 대응된다. 결국, 참조 부호 102의 펄스 발생기는 클럭 신호가 라이징 될 때 마다 일정 구간을 갖는 하이 펄스를 출력한다. 마찬가지로, 상기 하이 펄스는 상기 클럭 신호의 듀티(duty)에 의존하지 않는다.
이제 부터는 도 11 내지 도 13을 참조하여 도 5 내지 도 7의 변형 실시 예들이 설명될 것이다.
먼저, 도 11은 도 5의 변형 실시 예에 따른 디지털 논리 회로도이고, 도 12는 도 6의 변형 실시 예에 따른 디지털 논리 회로도이다. 도 13은 도 7의 변형 실시 예에 따른 디지털 논리 회로도이다.
도 11을 참조하면, 도 5에서의 N 스테이지 다이나믹 논리 게이트(50)중 1스테이지에 해당되는 제1 다이나믹 논리 게이트(10)가 도 5의 출력 래치부(140)내의 제2 다이나믹 논리 게이트(15)의 전단에 설치된다.
도 11의 디지털 논리 회로는 제1 클럭신호(CK)에 응답하여 복수의 제1 입력 데이터(INPUTS)를 논리 게이팅하는 제1 다이나믹 논리 게이트(10)를 포함한다. 또한, 상기 디지털 논리 회로는 제1 펄스 신호(P)에 응답하여 상기 제1 다이나믹 논리 게이트(10)의 게이팅 출력과 복수의 제2 입력 데이터(INPUTS)를 논리 게이팅하는 제2 다이나믹 논리 게이트(15)와, 상기 제2 다이나믹 논리 게이트(15)의 게이팅 출력을 래치하기 위한 래칭 디바이스(120)와, 상기 제1 클럭 신호(CK)를 수신하여 상기 제1 펄스 신호(P)를 생성하는 펄스 신호 생성부(25)를 포함한다.
상기 제2 다이나믹 논리 게이트(15)와, 상기 래칭 디바이스(120), 및 상기 펄스 신호 생성부(25)는 도 5의 상기 출력 래치부(140)에 포함된다.
상기 제1 다이나믹 논리 게이트(10)는, 상기 제1 클럭신호(CK)를 게이트 단자로 수신하고 소오스 단자가 전원전압(VDD) 공급단에 연결된 프리차아지 트랜지스터(M2), 상기 제1 클럭신호(CK)를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터(M3), 및 상기 프리차아지 트랜지스터(M2)의 드레인 단자와 상기 방전 트랜지스터(M3)의 드레인 단자 간에 연결되며 상기 복수의 제1 입력 데이터(INPUTS)를 수신하는 풀다운 네트워크(10a)를 포함한다.
상기 제2 다이나믹 논리 게이트(15)는, 상기 제1 펄스신호(P)를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터(M4)와, 상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터(M5)와, 상기 프리차아지 트랜지스터(M4)의 드레인 단자와 상기 방전 트랜지스터(M5)의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트(10)의 게이팅 출력과 상기 복수의 제2 입력 데이터를 수신하는 풀다운 네트워크(15a)를 포함한다.
도 11의 회로구성에 따르면, 펄스 발생기(25)에서 출력되는 싱글 펄스에 의해 상기 제2 다이나믹 논리 게이트(15)의 프리차아지 트랜지스터(M4)와 방전 트랜지스터(M5), 그리고 래칭 디바이스(120)가 동작된다.
이제 도 12를 참조하면, 도 6에서의 N 스테이지 다이나믹 논리 게이트(50)중 1스테이지에 해당되는 제1 다이나믹 논리 게이트(10)가 도 6의 출력 래치부(140)내의 제2 다이나믹 논리 게이트(15)의 전단에 설치된다.
도 12의 디지털 논리 회로는 제1 클럭신호(CK)에 응답하여 복수의 제1 입력 데이터(INPUTS)를 논리 게이팅하는 제1 다이나믹 논리 게이트(10)를 포함한다. 또한, 상기 디지털 논리 회로는 제2 다이나믹 논리 게이트(15), 상기 제2 다이나믹 논리 게이트(15)의 게이팅 출력을 래치하기 위한 래칭 디바이스(120)와, 상기 제1 클럭 신호(CK)를 이용하여 제1,2 딜레이 신호들을 생성하는 딜레이 신호 생성부(24,27)를 포함한다.
상기 제2 다이나믹 논리 게이트(15)는, 프리차아지 트랜지스터(M4), 서브 방전 트랜지스터(M5), 방전 트랜지스터(M6), 및 풀다운 네트워크(15a)를 구비한다.
상기 프리차아지 트랜지스터(M4)는 상기 제1 딜레이 신호를 게이트 단자로 수신하고 소오스 단자가 전원전압(VDD) 공급단에 연결된 PMOS 트랜지스터일 수 있다.
상기 서브 방전 트랜지스터(M5) 및 방전 트랜지스터(M6)는 상기 제1,2 딜레이 신호들을 게이트 단자로 각기 수신하는 NMOS 트랜지스터일 수 있다.
상기 풀다운 네트워크(15a)는 상기 프리차아지 트랜지스터(M4)의 드레인 단자와 상기 서브 방전 트랜지스터(M5)의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트(10)의 게이팅 출력과 복수의 제2 입력 데이터(INPUTS)를 수신한다. 여기서, N은 2이상의 자연수를 의미한다.
상기 래칭 디바이스(120)는 도 9에 도시된 래치 회로로 구현될 수 있다.
도 12와 같은 회로에서는 상기 제2 다이나믹 논리 게이트(15)와 래칭 디바이스(120)가 딜레이 소자에 의해 지연된 클럭 신호들을 사용하여 논리 게이팅 및 데이터 래치 동작을 각기 수행함을 알 수 있다.
이제, 도 7의 회로구성이 간략화된 도 13을 참조하면,
디지털 논리 회로는 제1,2 다이나믹 논리 게이트들(10,15)과, 래칭 디바이스(120), 및 펄스 신호 생성부(26,25)를 포함한다. 실질적으로 딜레이부(26)는 상기 제1 클럭신호를 지연하여 딜레이 클럭신호(DCLK)를 생성하지만, 상기 딜레이 클럭신호(DCLK)도 일종의 펄스신호에 속한다. 그러므로 상기 딜레이부(26)는 펄스 발생기(25)와 함께 상기 펄스 신호 생성부에 포함되었다.
상기 제1 다이나믹 논리 게이트(10)는, 제1 클럭신호(CK)를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터(M2)와, 상기 제1 클럭신호(CK)를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터(M3)와, 상기 프리차아지 트랜지스터(M2)의 드레인 단자와 상기 방전 트랜지스터(M3)의 드레인 단자 간에 연결되며 상기 복수의 제1 입력 데이터(INPUTS)를 수신하는 풀다운 네트워크(10a)를 포함한다.
상기 제2 다이나믹 논리 게이트(15)는,
상기 제1 펄스신호(DCLK)를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터(M4)와, 상기 제2 펄스신호(P)를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터(M5)와, 상기 프리차아지 트랜지스터(M4)의 드레인 단자와 상기 방전 트랜지스터(M5)의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트(10)의 게이팅 출력과 상기 복수의 제2 입력 데이터를 수신하는 풀다운 네트워크(15a)를 포함한다.
상기 제2 다이나믹 논리 게이트(15)의 출력노드(NO)에 나타나는 게이팅 출력을 상기 제1 펄스신호(DCLK)에 따라 래치하기 위한 래칭 디바이스(120)는 도 9와 같은 래치 회로로 구현될 수 있다.
상기 펄스 신호 생성부는, 상기 제1 클럭 신호를 지연하여 상기 제1 펄스 신호를 생성하는 딜레이부(26)와, 상기 제1 클럭 신호를 지연 및 게이팅하여 상기 제2 펄스 신호를 생성하는 펄스 발생기(25)를 포함한다.
도 13의 회로구성에 따르면, 펄스 발생기(25)에서 출력되는 펄스 신호에 의해 상기 제2 다이나믹 논리 게이트(15)의 방전 트랜지스터(M5)가 동작되고, 딜레이부(26)에서 출력되는 딜레이 신호(제1 펄스 신호)에 의해 프리차아지 트랜지스터(M4)와 래칭 디바이스(120)가 동작된다.
도 14는 도 13의 회로 구현 예에 따른 구체 회로도로서, 참조부호들(10a1-10a5)을 갖는 회로 소자들은 도 13의 제1 다이나믹 논리 게이트(10)에 대응되고, 참조부호 15a를 갖는 회로 소자는 도 13의 제2 다이나믹 논리 게이트(15)에 대응된다. 참조부호 120이 라벨링된 회로 소자는 도 13의 래칭 디바이스(120)를 가리킨다. 도 13의 펄스 발생기(25)는 도 14의 맨 하단부에서 펄스 신호(P)를 출력하는 회로 소자로서 나타나 있다.
참조부호들(10a1-10a5)을 갖는 회로 소자들은 각기 4입력 노아 연산을 수행한다. 상기 4입력 노아 연산의 결과인 각 게이팅 출력(AN,BN,CN,DN,EN)은 제2 다이나믹 논리 게이트(15a)의 입력 데이터로서 인가된다.
제2 다이나믹 논리 게이트(15a)는 상기 게이팅 출력(AN,BN,CN,DN,EN)을 입력 데이터로서 수신하여 4입력 노아 연산을 수행한다.
상기 제2 다이나믹 논리 게이트(15a)의 프리차아지 트랜지스터(M4)의 게이트 단자는 클럭 바아신호(CKB)가 인버팅됨에 의해 지연된 클럭신호(CKD)의 논리 상태에 따라 제어된다. 방전 트랜지스터(M1)의 게이트 단자는 펄스 신호(P)의 하이 또는 로우 논리 상태에 따라 제어된다.
래칭 디바이스(120)는 상기 클럭 바아신호(CKB)의 논리 상태에 따라 게이팅 출력단(ZZ1)의 데이터를 래치하여 출력단(Q)으로 출력한다. 상기 게이팅 출력단(ZZ1)에는 인버터들(I7,I8)로 구성된 래치(LAT1)가 더 설치될 수 있다.
결국, 도 14와 같이 구성된 회로는 "OA44444" 게이트를 내장한 D- 플립플롭(flip-flop)과 등가 회로이다. 즉, 도 14의 회로는,
(A0+A1+A2+A3)*(B0+B1+B2+B3)*(C0+C1+C2+C3)*(D0+D1+D2+D3)*(E0+E1+E2+E3) 연산을 수행하는 플립 플롭이다.
따라서, 구현된 회로는 스태틱 게이트(static gate)를 사용하는 회로 디자인에 비해 와이드 팬인(wide fan-in)이 쉽다. 또한, 다이나믹 논리 게이트를 이용함에 따라 빠른 평가(evaluation)동작이 달성된다. 그리고, 로직 회로의 디자인에서 효과적인 스피드 업이 가능해진다. 또한 AND와 OR 연산이 자유롭게 확장될 수 있어 범용적인 사용에 유리하다.
도 15 및 도 16은 도 14의 게이팅 동작 결과를 보여주는 시뮬레이션 파형도들로서, 가로축은 타임(ns)을 나타내고, 세로축은 전압(V)을 각기 가리킨다.
도 15에서의 파형 그래프들 G1-G7은 A0의 데이터를 0으로서 인가한 경우에 도 14의 출력단(Q)에서 0이 나타나는 것을 보여준다. 이 경우에 도 14의 입력들 B0, C0, D0, E0 에는 모두 논리 HIGH 가 인가되고 입력들 B1, B2, B3 C1, C2, C3, D1, D2, D3, E1, E2, E3에는 모두 논리 LOW 가 인가된다. 이러한 상태에서 상기 A0의 입력으로서 0(LOW) 이 인가되는 것이다. 도 15에서, 상기 파형 그래프 G1은 A0 =0 으로 인가된 것을 나타내고, 파형 그래프 G2는 도 14의 클럭 신호(CK)를 가리킨다. 파형 그래프 G3은 도 14에서 펄스 신호(P)를 나타내고, 파형 그래프 G4는 도 14의 10a1의 출력 AN을 가리킨다. 파형 그래프 G5,G6는 각기 도 14의 노드 ZZ1,ZZ2를 각기 나타내고, 파형 그래프 G7은 도 14의 출력 Q를 가리킨다.
A0=0 인 경우에, AN 신호가 리키지에 의해 점차로 하강하는 모습이 파형 그래프 G4와 같이 보이지만, 시점 t1 후 15.15ns 지점에서 펄스에 의해 이미 데이터 캡쳐 동작이 종료되었기 때문에 회로의 동작에는 별다른 영향을 주지 않는다. 즉, 키퍼 회로의 채용 없이도 빠르고 양호한 게이팅 출력을 얻음을 알 수 있다.
한편, 도 16에서의 파형 그래프들(G10-G16)은 A0의 데이터를 1으로서 인가한 경우에 도 14의 출력단(Q)에서 1이 나타나는 것을 보여준다. 이 경우에 도 14의 입력들 B0, C0, D0, E0 에는 모두 논리 HIGH 가 인가되고 입력들 B1, B2, B3 C1, C2, C3, D1, D2, D3, E1, E2, E3에는 모두 논리 LOW 가 인가된다. 이러한 상태에서 상기 A0의 입력으로서 1(HIGH) 이 인가되는 것이다.
도 16에서, 상기 파형 그래프 G10은 A0 =1로 인가된 것을 나타내고, 파형 그래프 G11은 도 14의 클럭 신호(CK)를 가리킨다. 파형 그래프 G12는 도 14에서 펄스 신호(P)를 나타내고, 파형 그래프 G13은 도 14의 10a1의 출력 AN을 가리킨다. 파형 그래프 G5,G6는 각기 도 14의 노드 ZZ1,ZZ2를 각기 나타내고, 파형 그래프 G7은 도 14의 출력 Q를 가리킨다. A0=1 인 경우에 출력 Q의 게이팅 응답 속도는 고속으로 나타남을 알 수 있다.
도 17은 프로세서에 적용된 본 발명의 디지털 논리 회로의 응용 예시도이고, 도 18은 모바일 기기에 적용된 본 발명의 디지털 논리 회로의 응용 예시도이다.
도 17을 참조하면, 프로세서(300) 또는 CPU(300)는 콘트롤러(70)와 논리 회로(200)를 포함한다. 상기 논리 회로(200)는 논리 입력부(40), 다이나믹 논리 게이트(50), 및 펄스 래치(110)를 포함한다. 여기서, 상기 다이나믹 논리 게이트(50)와 펄스 래치(110)는 본 발명의 실시 예들에 따른 디지털 논리 회로(150)로 구성될 수 있다. 따라서, 디지털 논리 회로(150)의 다이나믹 논리 게이트는 본 발명의 실시예들에서 설명된 바와 같이 키퍼 회로를 채용하지 않으므로 게이트 딜레이가 감소된다. 따라서, 상기 디지털 논리 회로(150)가 고속 게이팅 동작을 수행하면서도 누설이나 입력 노이즈에 상대적으로 강한 특성을 가지게 되어, 프로세서(300) 또는 CPU(300)의 퍼포먼스가 향상된다.
도 18의 모바일 기기는 모바일 프로세서(300)를 기본적으로 포함한다. 상기 모바일 프로세서(300)는 도 17과 같은 블록 구성을 가질 수 있다.
모바일 기기는 통신 모듈(310), 모뎀(320), 입출력장치(330), 인터페이스부(340), 메모리 콘트롤러(350), 및 메모리부(360)를 포함할 수 있다.
여기서, 모바일 기기는 스마트 폰, 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 및 MP3 플레이어 중의 하나가 되거나 노트 북 컴퓨터가 될 수 있다. 비록 도면에는 도시되지 않았지만, 상기 모바일 기기는 기기의 동작에 필요한 동작 전압을 공급하는 배터리 및 배터리의 전원을 보다 효율적으로 사용하기 위한 전원 공급 장치가 마련될 수 있다. 또한, 응용 칩셋(application chipset), 및 카메라 이미지 프로세서(Camera Image Processor: CIS)가 도 18의 시스템 구성에 더 제공될 수 있다.
메모리 콘트롤러(350)와 메모리부(360)를 포함하는 메모리 시스템은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템은, 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리)로 제공될 수 있다.
상기 메모리 시스템이나 모바일 프로세서(300)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 메모리 시스템이나 모바일 프로세서는PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 모바일 기기내에 실장될 수 있다.
도 18의 경우에도, 본 발명의 실시예들에서 설명된 바와 같은 디지털 논리 회로를 모바일 프로세서(300)의 게이팅 연산을 위해 채용하면, 모바일 기기의 퍼포먼스가 향상되고 프로세서의 파워 세이빙 능력이 개선될 수 있다.
상기한 설명에서는 본 발명의 실시 예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 다이나믹 논리 게이트 내의 풀다운 네크워크의 세부적 구성이나, 래칭 디바이스의 세부적 회로 구성을 다양하게 변경 또는 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
50 : N 스테이지 다이나믹 논리 게이트
100 : 플립 플롭
110 : 펄스 래치
150: 디지털 논리 회로

Claims (10)

  1. 제1 클럭신호에 응답하여 복수의 제1 입력 데이터를 논리 게이팅하는 제1 다이나믹 논리 게이트;
    제1,2 펄스 신호들에 응답하여 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 복수의 제2 입력 데이터를 논리 게이팅하는 제2 다이나믹 논리 게이트;
    상기 제2 다이나믹 논리 게이트의 게이팅 출력을 래치하기 위한 래칭 디바이스; 및
    상기 제1 클럭 신호를 수신하여 상기 제1,2 펄스 신호들을 생성하는 펄스 신호 생성부를 포함함을 특징으로 하는 디지털 논리 회로.
  2. 제1항에 있어서, 상기 제1 다이나믹 논리 게이트는,
    상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터;
    상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및
    상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 복수의 제1 입력 데이터를 수신하는 풀다운 네트워크를 구비함을 특징으로 하는 디지털 논리 회로.
  3. 제2항에 있어서, 상기 제2 다이나믹 논리 게이트는,
    상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터;
    상기 제2 펄스신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및
    상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 상기 복수의 제2 입력 데이터를 수신하는 풀다운 네트워크를 구비함을 특징으로 하는 디지털 논리 회로.
  4. 제3항에 있어서, 상기 펄스 신호 생성부는 상기 제1 클럭 신호를 지연하여 상기 제1 펄스 신호를 생성하는 딜레이부와, 상기 제1 클럭 신호를 지연 및 게이팅하여 상기 제2 펄스 신호를 생성하는 펄스 발생기를 포함함을 특징으로 하는 디지털 논리 회로.
  5. 제1 클럭신호에 응답하여 복수의 제1 입력 데이터를 논리 게이팅하는 제1 다이나믹 논리 게이트;
    제1 펄스 신호에 응답하여 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 복수의 제2 입력 데이터를 논리 게이팅하는 제2 다이나믹 논리 게이트;
    상기 제2 다이나믹 논리 게이트의 게이팅 출력을 래치하기 위한 래칭 디바이스; 및
    상기 제1 클럭 신호를 수신하여 상기 제1 펄스 신호를 생성하는 펄스 신호 생성부를 포함함을 특징으로 하는 디지털 논리 회로.
  6. 제5항에 있어서, 상기 제1 다이나믹 논리 게이트는,
    상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터;
    상기 제1 클럭신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및
    상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 복수의 제1 입력 데이터를 수신하는 풀다운 네트워크를 구비함을 특징으로 하는 디지털 논리 회로.
  7. 제6항에 있어서, 상기 제2 다이나믹 논리 게이트는,
    상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터;
    상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터; 및
    상기 프리차아지 트랜지스터의 드레인 단자와 상기 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 상기 복수의 제2 입력 데이터를 수신하는 풀다운 네트워크를 구비함을 특징으로 하는 디지털 논리 회로.
  8. 제7항에 있어서, 상기 펄스 신호 생성부는 상기 제1 클럭 신호를 지연 및 게이팅하여 상기 제1 펄스 신호를 생성하는 펄스 발생기를 포함함을 특징으로 하는 디지털 논리 회로.
  9. 제6항에 있어서, 상기 제2 다이나믹 논리 게이트는,
    상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 전원전압 공급단에 연결된 프리차아지 트랜지스터;
    지연 펄스 신호를 게이트 단자로 수신하고 소오스 단자가 접지단에 연결된 방전 트랜지스터;
    상기 제1 펄스신호를 게이트 단자로 수신하고 소오스 단자가 상기 방전 트랜지스터의 드레인 단자에 연결된 서브 방전 트랜지스터;
    상기 제1 펄스신호를 지연하여 상기 지연 펄스 신호를 생성하는 딜레이부; 및
    상기 프리차아지 트랜지스터의 드레인 단자와 상기 서브 방전 트랜지스터의 드레인 단자 간에 연결되며 상기 제1 다이나믹 논리 게이트의 게이팅 출력과 상기 복수의 제2 입력 데이터를 수신하는 풀다운 네트워크를 구비함을 특징으로 하는 디지털 논리 회로.
  10. 제1 클럭신호와 상기 제1 클럭신호가 차례로 지연된 제2 내지 제N 클럭신호들에 차례로 응답하여 복수의 제1-N 입력 데이터를 차례로 논리 게이팅하는 N 스테이지 다이나믹 논리 게이트;
    제1,2 펄스 신호들에 응답하여 상기 N 스테이지 다이나믹 논리 게이트의 마지막 게이팅 출력과 복수의 마지막 입력 데이터를 논리 게이팅하는 제2 다이나믹 논리 게이트;
    상기 제2 다이나믹 논리 게이트의 게이팅 출력을 래치하기 위한 래칭 디바이스; 및
    상기 제N 클럭 신호를 수신하여 상기 제1,2 펄스 신호들을 생성하는 펄스 신호 생성부를 포함함을 특징으로 하는 디지털 논리 회로.
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