KR20090016148A - 플립-플롭 회로, 플립-플립 회로를 포함하는 파이프라인회로, 및 플립-플롭 회로의 동작 방법 - Google Patents

플립-플롭 회로, 플립-플립 회로를 포함하는 파이프라인회로, 및 플립-플롭 회로의 동작 방법 Download PDF

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Abstract

플립-플롭 회로는, 프리차지 트랜지스터, 제1 풀-다운 부, 풀-업 트랜지스터, 및 제2 풀-다운 부를 포함한다. 프리차지 트랜지스터는, 클락 신호의 지연 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지한다. 제1 풀-다운 부는, 내부 노드의 전압을 제1 전압 보다 낮은 제2 전압으로 풀-다운한다. 풀-업 트랜지스터는, 내부 노드의 전압에 응답하여, 출력 노드의 전압을 제1 전압으로 풀-업한다. 제2 풀-다운 부는 출력 노드의 전압을 제2 전압으로 풀-다운한다. 제1 풀-다운 부는 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터를 포함한다. 제1 풀-다운 트랜지스터는, 입력 신호에 응답하여, 내부 노드의 전압을 풀-다운한다. 제2 풀-다운 트랜지스터는, 클락 신호와 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제1 펄스 신호에 응답하여, 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제2 전압으로 풀-다운한다.

Description

플립-플롭 회로, 플립-플립 회로를 포함하는 파이프라인 회로, 및 플립-플롭 회로의 동작 방법{Flip-flop circuit, pipeline circuit including flip-flop circuit, and method of operating flip-flop circuit}
본 발명은, 전자 회로에 관한 것으로, 보다 상세하게는, 플립-플롭 회로, 플립-플롭 회로를 포함하는 파이프라인 회로, 및 플립-플롭 회로의 동작 방법에 관한 것이다.
플립-플롭(flip-flops)(플립-플롭 회로)은 반도체 집적 회로 중 디지털 회로에서 데이터 기억 소자(data memory element)로서 사용된다. 플립-플롭은 클락 신호(clock signal)에 의해 결정되는 시점에서 입력 신호를 샘플링(sampling)하여 출력 신호로 변환시킨다. 플립-플롭은, 디램(DRAM)과 같은 반도체 메모리 장치(semiconductor memory device), 프로세서(processor), 및 컴퓨터에 널리 사용된다.
플립-플롭은 정적(static) 플립-플롭과 동적(dynamic) 플립-플롭으로 분류될 수 있다. 정적 플립-플롭은 적은 전력을 소비하고 단순한 회로 구조를 가지지만 느린 동작 속도(operation speed)를 가진다. 종래 기술에 따른 정적 플립-플롭의 일 례가 도 1에 도시된다. 한편, 동적 플립-플롭은 빠른 동작 속도를 가지지만 많은 전력을 소비하고 복잡한 회로 구조를 가진다. 종래 기술에 따른 동적 플립-플립의 일례가 도 2에 도시된다.
본 발명이 해결하고자 하는 기술적 과제는, 빠른 동작 속도를 가지고 적은 전력을 소비하는 플립-플롭 회로, 플립-플롭 회로를 포함하는 파이프라인 회로, 및 플립-플롭 회로의 동작 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 플립-플롭 회로는, 클락 신호의 지연 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터; 상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부; 상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및 상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며, 상기 제1 풀-다운 부는, 입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및 상기 클락 신호와 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제1 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제2 풀-다운 트랜지스터는, 상기 출력 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운되는 전압을 풀-다운하지 않을 수 있다.
상기 제2 풀-다운 부는, 상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 풀-다운하는 제3 풀-다운 트랜지스터; 및 상기 클락 신호로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제4 풀-다운 트랜지스터를 포함할 수 있다.
상기 플립-플립 회로는, 제1 펄스 발생부와 제2 펄스 발생부를 더 구비할 수 있으며, 상기 제1 펄스 발생부는, 상기 클락 신호로부터 생성되는 펄스 신호의 반전 신호와, 상기 출력 신호에 대해 반전 논리합 연산을 수행하여, 상기 제1 펄스 신호를 발생하는 노어 게이트를 포함하고, 상기 제2 펄스 발생부는, 상기 펄스 신호의 반전 신호를 반전하여 상기 제2 펄스 신호를 발생하는 인버터를 포함할 수 있다.
상기 플립-플립 회로는 데이터 입력부를 더 구비할 수 있으며, 상기 데이터 입력부는, 상기 입력 신호에 대응하는 전압을 상기 내부 노드에 제공할 수 있다. 상기 플립-플롭 회로는 상기 내부 노드에 연결된 내부 래치부를 더 구비할 수 있다. 상기 플립-플롭 회로는 상기 출력 노드에 연결된 출력 래치부를 더 구비할 수 있다.
상기 플립-플립 회로는 펄스 발생 회로를 더 구비하며, 상기 펄스 발생 회로는, 상기 클락 신호의 지연 신호 및 상기 지연된 클락 신호의 반전 신호를 발생하는 지연부; 및 상기 클락 신호 및 상기 지연된 클락 신호의 반전 신호에 대해 반전 논리곱 연산을 수행하여, 상기 펄스 신호의 반전 신호를 발생하는 낸드 게이트를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 플립-플롭 회로는, 클락 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터; 상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부; 상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및 상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며, 상기 제1 풀-다운 부는, 입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및 상기 클락 신호와 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제1 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 플립-플롭 회로는, 클락 신호로부터 생성되는 제1 펄스 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터; 상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부; 상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 제2 풀-업 트랜지스터; 및 상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며, 상기 제1 풀-다운 부는, 입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및 상기 클락 신호 및 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제2 풀-다운 트랜지스터는, 상기 출력 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운되는 전압을 풀-다운하지 않을 수 있다.
상기 제2 풀-다운 부는, 상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 풀-다운하는 제3 풀-다운 트랜지스터; 및 상기 제1 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제4 풀-다운 트랜지스터를 포함할 수 있다.
상기 플립-플립 회로는, 제1 펄스 발생부와 제2 펄스 발생부를 더 구비할 수 있으며, 상기 제1 펄스 발생부는, 상기 클락 신호로부터 생성되는 펄스 신호의 반전 신호를 반전하여 상기 제1 펄스 신호를 발생하는 인버터를 포함하고, 상기 제2 펄스 발생부는, 상기 펄스 신호의 반전 신호와, 상기 출력 신호에 대해 반전 논리합 연산을 수행하여, 상기 제2 펄스 신호를 발생하는 노어 게이트를 포함할 수 있다.
상기 플립-플립 회로는 데이터 입력부를 더 구비할 수 있으며, 상기 데이터 입력부는, 상기 입력 신호에 대응하는 전압을 상기 내부 노드에 제공할 수 있다. 상기 플립-플롭 회로는 상기 출력 노드에 연결된 출력 래치부를 더 구비할 수 있다.
상기 플립-플립 회로는 펄스 발생 회로를 더 구비하며, 상기 펄스 발생 회로는, 상기 클락 신호의 지연 반전 신호를 발생하는 지연부; 및 상기 클락 신호 및 상기 클락 신호의 지연 반전 신호에 대해 반전 논리곱 연산을 수행하여, 상기 펄스 신호의 반전 신호를 발생하는 낸드 게이트를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 파이프라인 회로는, 클락 신호의 지연 신호와, 상기 클락 신호로부터 생성되는 펄스 신호의 반전 신호를 발생하는 펄스 발생 회로; 다수의 플립-플롭들을 포함하고, 상기 클락 신호의 지연 신호와 상기 펄스 신호의 반전 신호에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 발생하는 제1 플립-플롭 그룹; 상기 제1 플립-플롭 그룹의 출력 신호들에 대해 논리 연산을 수행하는 조합 논리 회로; 및 다수의 플립-플롭들을 포함하고, 상기 클락 신호의 지연 신호와 상기 펄스 신호의 반전 신호에 응답하여, 상기 조합 논리 회로의 출력 신호들을 샘플링하여 출력 신호들을 발생하는 제2 플립-플롭 그룹을 구비하며, 상기 제1 플립-플롭 그룹에 포함된 각각의 플립-플롭들 및 상기 제2 플립-플롭 그룹에 포함된 각각의 플립-플롭들은, 상기 클락 신호의 지연 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터; 상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부; 상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및 상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며, 상기 제1 풀-다운 부는, 입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및 상기 펄스 신호의 반전 신호와 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제1 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하 는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 파이프라인 회로는, 클락 신호로부터 생성되는 펄스 신호의 반전 신호를 발생하는 펄스 발생 회로; 다수의 플립-플롭들을 포함하고, 상기 펄스 신호의 반전 신호에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 발생하는 제1 플립-플롭 그룹; 상기 제1 플립-플롭들의 출력 신호들에 대해 논리 연산을 수행하는 조합 논리 회로; 및 다수의 플립-플롭들을 포함하고, 상기 펄스 신호의 반전 신호에 응답하여, 상기 조합 논리 회로의 출력 신호들을 샘플링하여 출력 신호들을 발생하는 제2 플립-플롭 그룹을 구비하며, 상기 제1 플립-플롭 그룹에 포함된 각각의 플립-플롭들 및 상기 제2 플립-플롭 그룹에 포함된 각각의 플립-플롭들은, 상기 펄스 신호의 반전 신호로부터 생성되는 제1 펄스 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터; 상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부; 상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및 상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며, 상기 제1 풀-다운 부는, 상기 입력 신호들 중 하나인 입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및 상기 클락 신호와, 상기 출력 노드에서 발생되고 상기 플립-플롭 그룹의 출력 신호들 중 하나인 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포 함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 파이프라인 회로는, 클락 신호의 지연 신호와, 상기 클락 신호로부터 생성되는 펄스 신호의 반전 신호를 발생하는 펄스 발생 회로; 다수의 플립-플립들을 각각 포함하고, 상기 클락 신호의 지연 신호와 상기 펄스 신호의 반전 신호에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 각각 발생하는 플립-플롭 그룹들; 상기 플립-플롭 그룹들 사이에 각각 연결되고, 상기 플립-플롭 그룹들 중 특정의 플립-플롭 그룹의 출력 신호들에 대해 논리 연산을 수행하여 출력 신호들을 각각 발생하고, 상기 출력 신호들을 상기 특정의 플립-플롭 그룹의 다음 플립-플롭 그룹에 각각 제공하는 조합 논리 회로들을 구비하며, 상기 각각의 플립-플롭들은, 상기 클락 신호의 지연 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 제1 풀-업 트랜지스터; 상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부; 상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및 상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며, 상기 제1 풀-다운 부는, 입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및 상기 클락 신호와 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 파이프라인 회로는, 클락 신호로부터 생성되는 펄스 신호의 반전 신호를 발생하는 펄스 발생 회로; 다수의 플립-플롭들을 각각 포함하고, 상기 펄스 신호의 반전 신호에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 각각 발생하는 플립-플롭 그룹들; 상기 플립-플롭 그룹들 사이에 각각 연결되고, 상기 플립-플롭 그룹들 중 특정의 플립-플롭 그룹의 출력 신호들에 대해 논리 연산을 수행하여 출력 신호들을 각각 발생하고, 상기 출력 신호들을 상기 특정의 플립-플롭 그룹의 다음 플립-플롭 그룹에 각각 제공하는 조합 논리 회로들을 구비하며, 상기 각각의 플립-플롭들은, 상기 펄스 신호의 반전 신호로부터 생성되는 제1 펄스 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터; 상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부; 상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및 상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며, 상기 제1 풀-다운 부는, 상기 입력 신호들 중 하나인 입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및 상기 클락 신호와, 상기 출력 노드에서 발생되고 상기 플립-플롭 그룹의 출력 신호들 중 하나인 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 플립-플롭 회로의 동작 방법은, 클락 신호의 지연 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 단계; 입력 신호에 응답하여, 상기 내부 노드의 전압을 제1 풀-다운 트랜지스터를 통해 풀-다운하는 단계; 상기 클락 신호와 출력 신호의 조합으로부터 생성되는 제1 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제2 풀-다운 트랜지스터를 통해 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 단계; 및 상기 제2 풀-다운 트랜지스터를 통해 풀-다운된 전압에 응답하여, 상기 출력 신호를 발생하는 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 단계를 구비하는 것을 특징으로 한다.
상기 플립-플롭 회로의 동작 방법은, 상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 제3 풀-다운 트랜지스터를 통해 풀-다운하는 단계; 및 상기 클락 신호로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제4 풀-다운 트랜지스터를 통해 상기 제2 전압으로 풀-다운하는 단계를 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 플립-플롭 회로의 동작 방법은, 클락 신호로부터 생성되는 제1 펄스 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 단계; 입력 신호에 응답하여, 상기 내부 노드의 전압을 제1 풀-다운 트랜지스터를 통해 풀-다운하는 단계; 상기 클락 신호와 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제2 풀-다운 트랜지스터를 통해 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 단계; 및 상기 제2 풀-다운 트랜지스터를 통해 풀-다운된 전압에 응답하여, 상기 출력 신호를 발생하는 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 단계를 구비하는 것을 특징으로 한다.
상기 플립-플롭 회로의 동작 방법은, 상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 제3 풀-다운 트랜지스터를 통해 풀-다운하는 단계; 및 상기 제1 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제4 풀-다운 트랜지스터를 통해 상기 제2 전압으로 풀-다운하는 단계를 더 구비할 수 있다.
본 발명에 따른 플립-플롭 회로는 빠르게 동작할 수 있고 소비 전력을 감소시킬 수 있다.
본 발명에 따른 플립-플롭 회로의 동작 방법은 플립-플롭 회로의 동작 속도를 빠르게 할 수 있고 플립-플립 회로의 소비 전력을 감소시킬 수 있다.
본 발명에 따른 파이프라인 회로는 본 발명의 플립-플립 회로를 포함하므로, 빠르게 동작하고 전력을 적게 소비하고 작은 회로 면적(circuit area)을 가질 수 있다.
본 발명, 본 발명의 동작의 장점, 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용이 참조되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하는 것에 의해, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
도 3은 본 발명의 실시예에 따른 플립-플롭 회로(100)를 설명하는 도면이다. 도 3을 참조하면, 플립-플롭 회로(100)는 플립-플롭(200) 및 펄스 발생 회로(pulse generating circuit)(400)를 구비한다. 플립-플롭 회로(100)는 펄스-기반 플립-플롭 회로(pulse-based flip-flop circuit)이다.
플립-플롭(200)은, 프리차지 트랜지스터(precharge transistor)(201), 제1 풀-다운 트랜지스터(202)와 제2 풀-다운 트랜지스터(203)를 포함하는 제1 풀-다운 부(pull-down unit), 풀-업(pull-up) 트랜지스터(205), 및 제3 풀-다운 트랜지스터(206)와 제4 풀-다운 트랜지스터(207)를 포함하는 제2 풀-다운 부를 구비한다.
프리차지 트랜지스터(201)는, 클락 신호(CK)의 지연 신호(CKD)에 응답하여, 내부 노드(internal node)(NI1)를 하이 레벨(high level)인 제1 전압(예를 들어, 전원 전압(VDD))으로 프리차지한다. 프리차지 트랜지스터(201)는 피모스(PMOS) 트랜지스터일 수 있다. 프리차지 트랜지스터(201)는, 전원 전압(VDD)에 연결되는 소스(source), 클락 신호(CK)의 지연 신호(CKD)가 입력되는 게이트(gate), 및 내부 노드(NI1)에 연결되는 드레인(drain)을 포함한다.
프리차지 트랜지스터(201)는 클락 신호(CK)에 응답하여 동작할 수도 있다. 프리차지 트랜지스터(201)의 게이트에 입력되는 신호로서 클락 신호(CK) 대신 클락 신호의 지연 신호(CKD)가 사용되는 경우, 상기 제2 풀-다운 부가 인에이블(enable)되기 전에 내부 노드(NI1)가 보다 긴 시간 동안 프리차지될 수 있으므로, 풀-업 트 랜지스터(205)와 제3 풀-다운 트랜지스터(206) 사이에 파이팅(fighting)이 발생할 가능성이 보다 더 낮아질 수 있다.
상기 제1 풀-다운 부는 제1 풀-다운 트랜지스터(202)와 제2 풀-다운 트랜지스터(203)를 포함하므로, 상대적으로 짧은 방전 경로(discharge path)를 가진다. 제1 풀-다운 부는 내부 노드(NI1)의 전압을 제1 전압 보다 낮은 로우 레벨(low level)인 제2 전압(예를 들어, 접지 전압(VSS))으로 풀-다운한다. 제1 풀-다운 부는 출력 노드(NO1)에서 하이 레벨의 출력 신호(Q)가 발생하도록 제어할 수 있다.
제1 풀-다운 트랜지스터(202)는, 입력 신호(또는 입력 데이터 신호)(D)에 응답하여, 내부 노드(NI1)의 전압을 풀-다운한다. 입력 신호(D)가 하이 레벨(또는 로우 레벨)을 유지하는 시간은 클락 신호(CK)가 하이 레벨(또는 로우 레벨)을 유지하는 시간 보다 길다. 제1 풀-다운 트랜지스터(202)는 엔모스(NMOS) 트랜지스터일 수 있다. 제1 풀-다운 트랜지스터(202)는, 내부 노드(NI1)에 연결된 드레인과, 입력 신호(D)가 입력되는 게이트를 포함한다.
제2 풀-다운 트랜지스터(203)는, 클락 신호(CK)와 출력 노드(output node)(NO1)에서 발생되는 출력 신호(Q)의 조합(combination)으로부터 생성되는 제1 펄스 신호(PUL11)에 응답하여, 제1 풀-다운 트랜지스터(202)를 통해 풀-다운된 전압을 제2 전압으로 풀-다운한다. 제1 펄스 신호(PUL11)는 클락 신호(CK)(또는 클락 신호의 지연 신호(CKD))가 하이 레벨로 활성화(activation)되는 기간(period) 내에서 상대적으로 짧은 시간 동안 하이 레벨로 활성화될 수 있다. 또한, 제2 풀-다운 트랜지스터(203)는, 출력 신호(Q)에 응답하여, 제1 풀-다운 트랜지스터(202)를 통 해 풀-다운되는 전압을 풀-다운하지 않는다.
제2 풀-다운 트랜지스터(203)는 엔모스 트랜지스터일 수 있다. 제2 풀-다운 트랜지스터(203)는, 제1 풀-다운 트랜지스터(202)의 소스에 연결된 드레인, 제1 펄스 신호(PUL11)가 입력되는 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다.
풀-업 트랜지스터(205)는, 내부 노드(NI1)의 전압에 응답하여, 출력 노드(NO1)의 전압을 하이 레벨인 제1 전압(예를 들어, 전원 전압(VDD))으로 풀-업한다. 풀-업 트랜지스터(205)는 피모스 트랜지스터일 수 있다. 풀-업 트랜지스터(205)는, 전원 전압(VDD)에 연결된 소스, 내부 노드(NI1)에 연결된 게이트, 및 출력 노드(NO1)에 연결된 드레인을 포함한다.
전술한 바와 같이, 상기 제1 풀-다운 부는, 제1 펄스 신호(PUL11)에 응답하여 활성화되는 상대적으로 짧은 방전 경로를 이용하여, 출력 노드(NO1)에서 하이 레벨의 출력 신호(Q)를 발생하도록 제어할 수 있다. 따라서, 입력-투-출력 지연 시간(D-to-Q delay)(입력 신호(D)가 입력된 후 출력 신호(Q)가 발생할 때까지의 지연 시간)이 감소되고, 플립-플롭 회로(100)의 동작 속도가 향상될 수 있다. 또한, 입력 신호(D) 또는 클락 신호(CK)에 사용되는 전원 전압(VDD)이 상대적으로 낮아지더라도, 상기 방전 경로가 상대적으로 짧으므로 플립-플롭 회로(100)의 동작 속도가 감소되지 않을 수 있다. 한편, 상기 방전 경로는 출력 노드(NO1)에서 발생된 하이 레벨의 출력 신호(Q)에 응답하여 비활성화될 수 있으므로, 플립-플립 회로(100)는 적은 전력을 소비할 수 있다.
상기 제2 풀-다운 부는 제3 풀-다운 트랜지스터(206)와 제4 풀-다운 트랜지 스터(207)를 포함하므로, 상대적으로 짧은 방전 경로를 가진다. 제2 풀-다운 부는 출력 노드(NO1)의 전압을 로우 레벨인 제2 전압(예를 들어, 접지 전압(VSS))으로 풀-다운한다. 제2 풀-다운 부는 출력 노드(NO1)에서 로우 레벨의 출력 신호(Q)가 발생하도록 제어할 수 있다.
제3 풀-다운 트랜지스터(206)는, 입력 신호(D)의 반전 신호(DB)에 응답하여, 출력 노드(NO1)의 전압을 풀-다운한다. 인버터(inverter)(204)는 입력 신호(D)를 반전하여 입력 신호(D)의 반전 신호(DB)를 발생한다. 제3 풀-다운 트랜지스터(206)는 피모스 트랜지스터일 수 있다. 제3 풀-다운 트랜지스터(206)는, 출력 노드(NO1)에 연결된 드레인과, 입력 신호(D)의 반전 신호(DB)가 입력되는 게이트를 포함한다.
제4 풀-다운 트랜지스터(207)는, 클락 신호(CK)로부터 생성되는(클락 신호(CK)에 근거하여 발생되는) 제2 펄스 신호(PUL21)에 응답하여, 제3 풀-다운 트랜지스터(206)를 통해 풀-다운된 전압을 제2 전압으로 풀-다운한다. 제2 펄스 신호(PUL21)는 클락 신호(CK)(또는 클락 신호(CK)의 지연 신호(CKD))가 하이 레벨로 활성화되는 기간 내에서 상대적으로 짧은 시간 동안 하이 레벨로 활성화될 수 있다. 제4 풀-다운 트랜지스터(207)는 엔모스 트랜지스터일 수 있다. 제4 풀-다운 트랜지스터(207)는, 제3 풀-다운 트랜지스터(206)의 소스에 연결된 드레인, 제2 펄스 신호(PUL21)가 입력되는 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다.
전술한 바와 같이, 상기 제2 풀-다운 부는, 제2 펄스 신호(PUL21)에 응답하여 활성화되는 상대적으로 짧은 방전 경로를 이용하여, 출력 노드(NO1)에서 로우 레벨의 출력 신호(Q)를 발생하도록 제어할 수 있다. 따라서, D-to-Q delay가 감소되고, 플립-플롭 회로(100)의 동작 속도가 향상될 수 있다. 프리차지 트랜지스터(201)의 게이트에 입력되는 신호로서 클락 신호(CK) 대신 클락 신호의 지연 신호(CKD)가 사용되는 경우, 풀-업 트랜지스터(205)와 제3 풀-다운 트랜지스터(206) 사이에 파이팅이 발생할 가능성이 보다 더 낮아질 수 있으므로, 플립-플롭 회로(100)의 동작 속도(제2 풀-다운 부의 동작 속도)가 보다 빨라질 수 있다. 또한, 입력 신호(D) 또는 클락 신호(CK)에 사용되는 전원 전압(VDD)이 상대적으로 낮아지더라도, 상기 방전 경로가 상대적으로 짧으므로 플립-플롭 회로(100)의 동작 속도가 감소되지 않을 수 있다.
플립-플롭(200)은 제1 펄스 발생부(230)와 제2 펄스 발생부(240)를 더 포함할 수 있다. 제1 펄스 발생부(230)는, 클락 신호(CK)로부터 생성되는 펄스 신호의 반전 신호(PULB)와, 출력 신호(Q)에 대해 반전 논리합 연산을 수행하여, 제1 펄스 신호(PUL11)를 발생하는 노어 게이트(NOR gate)를 포함한다. 제2 펄스 발생부(240)는, 펄스 신호의 반전 신호(PULB)를 반전하여 제2 펄스 신호(PUL21)를 발생하는 인버터를 포함한다. 인버터(240)의 지연 시간은 노어 게이트(230)의 지연 시간과 동일할 수 있다.
플립-플롭(200)은 데이터 입력부(210)를 더 포함할 수 있다. 데이터 입력부(210)는, 입력 신호(D)에 대응하는 전압을 내부 노드(NI1)에 제공한다. 데이터 입력부(210)는, 전원 전압(VDD)에 연결된 소스, 입력 신호(D)가 입력되는 게이트, 및 내부 노드(NI1)에 연결된 드레인을 포함하는 피모스 트랜지스터를 구비한다.
입력 신호(D)가 로우 레벨일 때, 데이터 입력부(210)의 피모스 트랜지스터는 턴-온(turn-on)되어 내부 노드(NI1)에 전원 전압(VDD)을 제공할 수 있다. 입력 신호(D)가 하이 레벨일 때, 데이터 입력부(210)의 피모스 트랜지스터는 턴-오프(turn-off)되어 내부 노드(NI1)에 전원 전압(VDD)을 제공하지 않는다. 따라서, 데이터 입력부(210)는 입력 신호(D)의 레벨이 변하는 동시에 제1 및 제2 펄스 신호(PUL11, PUL21)들이 하이 레벨로 활성화되는 경우 플립-플롭 회로(100)가 정상적으로 동작하도록 제어한다.
플립-플롭(200)은 내부 노드(NI1)에 연결된 내부 래치부(internal latch unit)(300)를 더 포함할 수 있다. 플립-플롭(200)이 내부 래치부(300)를 포함하지 않을 때, 내부 노드(NI1)에 형성되는 기생 커패시턴스(parasitic capacitance)에 의해 내부 노드(NI1)의 전압은 래치될 수 있다.
내부 래치부(300)는 내부 노드(NI1)의 전압을 래치한다. 내부 래치부(300)는 제1 인버터(301)와 제2 인버터(302)를 포함한다. 제1 인버터(301)는 내부 노드(NI1)에 연결된 입력 단자(input terminal)를 가진다. 제2 인버터(302)는, 제1 인버터(301)의 출력 단자에 연결된 입력 단자와, 내부 노드(NO1)에 연결된 출력 단자를 가진다.
플립-플롭(200)은 출력 노드(NO1)에 연결된 출력 래치부(220)를 더 포함할 수 있다. 플립-플롭(200)이 출력 래치부(220)를 포함하지 않을 때, 출력 노드(NO1)에 형성되는 기생 커패시턴스에 의해 출력 노드(NO1)의 전압은 래치될 수 있다.
출력 래치부(220)는 출력 노드(NO1)의 전압을 래치한다. 출력 래치부(220)는 제1 인버터(221)와 제2 인버터(222)를 포함한다. 제1 인버터(221)는 출력 노드(NO1)에 연결된 입력 단자를 가진다. 제2 인버터(222)는, 제1 인버터(221)의 출력 단자에 연결된 입력 단자와, 출력 노드(NO1)에 연결된 출력 단자를 가진다.
펄스 발생 회로(400)는 지연부(delay unit)와 낸드 게이트(NAND gate)(404)를 포함한다. 지연부는 클락 신호의 지연 신호(CKD) 및 상기 지연된 클락 신호(CKD)의 반전 신호(CKDB)를 발생한다.
지연부는 직렬로 연결된 인버터들(401, 402, 403)을 포함한다. 클락 신호의 지연 신호(CKD)는 인버터(402)로부터 발생되고, 지연된 클락 신호(CKD)의 반전 신호(CKDB)는 인버터(403)로부터 발생된다. 낸드 게이트(404)는 클락 신호(CK) 및 상기 지연된 클락 신호의 반전 신호(CKDB)에 대해 반전 논리곱 연산을 수행하여 펄스 신호의 반전 신호(PULB)를 발생한다. 인버터들(401, 402, 403)의 지연 시간은 펄스 신호의 반전 신호(PULB)의 펄스 폭(pulse width)을 결정한다.
플립-플롭 회로(100)의 동작이 다음과 같이 설명된다.
클락 신호(CK)가 로우 레벨일 때 프리차지 트랜지스터(201)는 턴-온되므로, 내부 노드(NI1)는 하이 레벨로 프리차지된다. 하이 레벨인 내부 노드(NI1)의 전압에 응답하여, 풀-업 트랜지스터(205)는 턴-오프된다. 또한, 클락 신호(CK)가 로우 레벨일 때, 제2 풀-다운 트랜지스터(203)와 제4 풀-다운 트랜지스터(207)는 턴-오프된다. 따라서, 출력 노드(NO1)는 이전의 값(previous value)을 유지한다.
클락 신호(CK)가 로우 레벨로부터 하이 레벨로 천이(transition)할 때, 프리차지 트랜지스터(201)는, 클락 신호의 지연 신호(CKD)에 응답하여, 내부 노드(NI1) 의 프리차지를 중단한다. 또한, 클락 신호(CK)가 로우 레벨로부터 하이 레벨로 천이할 때, 제1 펄스 신호(PUL11)가 하이 레벨로 활성화되어 제2 풀-다운 트랜지스터(203)가 턴-온되고 제2 펄스 신호(PUL21)가 하이 레벨로 활성화되어 제4 풀-다운 트랜지스터(207)가 턴-온된다.
만약 입력 신호(D)가 하이 레벨이면, 턴-온된 제1 및 제2 풀-다운 트랜지스터들(202, 203)을 통해 내부 노드(NI1)의 전압이 로우 레벨로 풀-다운된다. 풀-업 트랜지스터(205)는, 상기 로우 레벨로 풀-다운된 내부 노드(NI1)의 전압에 응답하여, 출력 노드(NO1)의 전압을 하이 레벨로 풀-업한다. 제2 풀-다운 트랜지스터(203)는, 상기 하이 레벨로 풀-업된 출력 노드(NO1)의 전압에 응답하여, 턴-오프되어 제1 풀-다운 트랜지스터(202)를 통해 풀-다운된 전압을 더 이상 풀-다운하지 않는다.
만약 입력 신호(D)가 로우 레벨이면, 턴-온된 제3 및 제4 풀-다운 트랜지스터들(206, 207)을 통해 출력 노드(NO1)의 전압이 로우 레벨로 풀-다운된다.
도 4a는 도 3에 도시된 내부 래치부(300) 또는 출력 래치부(220)의 다른 실시예(310)를 설명하는 회로도이다. 도 4a를 참조하면, 내부 래치부(310) 또는 출력 래치부(310)는 피모스 트랜지스터(311) 및 인버터(312)를 포함한다.
인버터(312)는 내부 노드(NI1) 또는 출력 노드(NO1)에 연결된 입력 단자를 가진다. 피모스 트랜지스터(311)는, 전원 전압(VDD)에 연결된 소스, 인버터(312)의 출력 단자에 연결된 게이트, 및 내부 노드(NI1) 또는 출력 노드(NO1)에 연결된 드레인을 포함한다.
도 4b는 도 3에 도시된 내부 래치부(300) 또는 출력 래치부(220)의 다른 실시예(320)를 설명하는 회로도이다. 도 4b를 참조하면, 내부 래치부(320) 또는 출력 래치부(320)는 엔모스 트랜지스터(321) 및 인버터(322)를 포함한다.
인버터(322)는 내부 노드(NI1) 또는 출력 노드(NO1)에 연결된 입력 단자를 가진다. 엔모스 트랜지스터(321)는, 접지 전압(VSS)에 연결된 소스, 인버터(322)의 출력 단자에 연결된 게이트, 및 내부 노드(NI1) 또는 출력 노드(NO1)에 연결된 드레인을 포함한다.
도 4c는 도 3에 도시된 내부 래치부(300) 또는 출력 래치부(220)의 다른 실시예(330)를 설명하는 회로도이다. 도 4c를 참조하면, 내부 래치부(330) 또는 출력 래치부(330)는 3 상태 인버터(tri-state inverter)(331) 및 인버터(326)를 구비한다. 3 상태 인버터(331)는, 제1 피모스 트랜지스터(332), 제2 엔모스 트랜지스터(333), 제1 엔모스 트랜지스터(334), 및 제2 엔모스 트랜지스터(335)를 포함한다.
인버터(336)는 내부 노드(NI1) 또는 출력 노드(NO1)에 연결된 입력 단자를 가진다. 제1 피모스 트랜지스터(332)는, 전원 전압(VDD)에 연결된 소스와, 인버터(332)의 출력 단자에 연결된 게이트를 포함한다. 제2 피모스 트랜지스터(333)는, 제1 피모스 트랜지스터(332)의 드레인에 연결된 소스와, 제1 펄스 신호(PUL11)가 입력되는 게이트를 포함한다. 제2 피모스 트랜지스터(333)의 게이트에는 제1 펄스 신호(PUL11) 대신 제2 펄스 신호(PUL21)가 입력될 수도 있다.
제1 엔모스 트랜지스터(334)는 제2 피모스 트랜지스터(333)의 드레인 및 내 부 노드(NI1)(또는 출력 노드(NO1))에 연결된 드레인과, 클락 신호의 지연 신호(CKD)가 입력되는 게이트를 포함한다. 제2 엔모스 트랜지스터(335)는 제1 엔모스 트랜지스터(334)의 소스에 연결된 드레인, 인버터(336)의 출력 단자에 연결된 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다.
도 4d는 도 3에 도시된 내부 래치부(300) 또는 출력 래치부(220)의 다른 실시예(340)를 설명하는 회로도이다. 도 4d를 참조하면, 내부 래치부(330) 또는 출력 래치부(330)는, 제1 인버터(341), 제2 인버터(342), 및 전송 게이트(transmission gate)(343)를 포함한다.
제1 인버터(341)는 내부 노드(NI1) 또는 출력 노드(NO1)에 연결된 입력 단자를 가진다. 제2 인버터(342)는 제1 인버터(341)의 출력 단자에 연결된 입력 단자를 가진다. 전송 게이트(343)는, 클락 신호의 지연 신호(CKD) 및 제1 펄스 신호(PUL11)에 응답하여, 제2 인버터(342)의 출력 단자로부터 발생되는 전압을 내부 노드(NI1) 또는 출력 노드(NO1)에 제공한다. 전송 게이트(343)는, 클락 신호의 지연 신호(CKD) 및 제2 펄스 신호(PUL21)에 응답하여, 제2 인버터(342)의 출력 단자로부터 발생되는 전압을 내부 노드(NI1) 또는 출력 노드(NO1)에 제공할 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 플립-플롭 회로(500)를 설명하는 도면이다. 도 5를 참조하면, 플립-플롭 회로(500)는 플립-플롭(600) 및 펄스 발생 회로(700)를 구비한다. 플립-플롭 회로(500)는 펄스-기반 플립-플롭 회로이다.
플립-플롭(600)은, 프리차지 트랜지스터(601), 제1 풀-다운 트랜지스터(602)와 제2 풀-다운 트랜지스터(603)를 포함하는 제1 풀-다운 부, 풀-업 트랜지스 터(605), 및 제3 풀-다운 트랜지스터(606)와 제4 풀-다운 트랜지스터(607)를 포함하는 제2 풀-다운 부를 구비한다.
프리차지 트랜지스터(601)는, 클락 신호(CK)로부터 생성되는 제1 펄스 신호(PUL12)에 응답하여, 내부 노드(NI2)를 하이 레벨인 제1 전압(예를 들어, 전원 전압(VDD))으로 프리차지한다. 제1 펄스 신호(PUL12)는 도 3에 도시된 제2 펄스 신호(PUL21)에 대응한다. 제1 펄스 신호(PUL12)는 클락 신호(CK)가 하이 레벨로 활성화되는 기간 내에서 상대적으로 짧은 시간 동안 하이 레벨로 활성화될 수 있다. 프리차지 트랜지스터(601)는 제1 펄스 신호(PUL12)에 응답하여 내부 노드(NI2)를 상대적으로 긴 시간 동안 제1 전압으로 프리차지하므로, 플립-플롭(600)은 도 3에 도시된 내부 래치부(300)와 같은 내부 래치부를 포함하지 않을 수 있다. 또한, 프리차지 트랜지스터(601)는 내부 노드(NI2)를 상대적으로 긴 시간 동안 프리차지하므로, 풀-업 트랜지스터(605)와 제3 풀-다운 트랜지스터(606) 사이에 파이팅이 발생할 가능성이 보다 더 낮아질 수 있다.
프리차지 트랜지스터(601)는 피모스 트랜지스터일 수 있다. 프리차지 트랜지스터(601)는, 전원 전압(VDD)에 연결되는 소스, 제1 펄스 신호(PUL12)에 입력되는 게이트, 및 내부 노드(NI2)에 연결되는 드레인을 포함한다.
상기 제1 풀-다운 부는 제1 풀-다운 트랜지스터(602)와 제2 풀-다운 트랜지스터(603)를 포함하므로, 상대적으로 짧은 방전 경로를 가진다. 제1 풀-다운 부는 내부 노드(NI2)의 전압을 제1 전압 보다 낮은 로우 레벨인 제2 전압(예를 들어, 접지 전압(VSS))으로 풀-다운한다. 제1 풀-다운 부는 출력 노드(NO2)에서 하이 레벨 의 출력 신호(Q)가 발생하도록 제어할 수 있다.
제1 풀-다운 트랜지스터(602)는, 입력 신호(D)에 응답하여, 내부 노드(NI2)의 전압을 풀-다운한다. 입력 신호(D)가 하이 레벨(또는 로우 레벨)을 유지하는 시간은 클락 신호(CK)가 하이 레벨(또는 로우 레벨)을 유지하는 시간 보다 길다. 제1 풀-다운 트랜지스터(602)는 엔모스 트랜지스터일 수 있다. 제1 풀-다운 트랜지스터(602)는, 내부 노드(NI2)에 연결된 드레인과, 입력 신호(D)가 입력되는 게이트를 포함한다.
제2 풀-다운 트랜지스터(603)는, 클락 신호(CK)와 출력 노드(NO2)에서 발생되는 출력 신호(Q)의 조합으로부터 생성되는 제2 펄스 신호(PUL22)에 응답하여, 제1 풀-다운 트랜지스터(602)를 통해 풀-다운된 전압을 제2 전압으로 풀-다운한다. 제2 펄스 신호(PUL22)는 도 3에 도시된 제1 펄스 신호(PUL11)에 대응한다. 제2 펄스 신호(PUL22)는 클락 신호(CK)가 하이 레벨로 활성화되는 기간 내에서 상대적으로 짧은 시간 동안 하이 레벨로 활성화될 수 있다. 또한, 제2 풀-다운 트랜지스터(603)는, 출력 신호(Q)에 응답하여, 제1 풀-다운 트랜지스터(602)를 통해 풀-다운되는 전압을 풀-다운하지 않는다.
제2 풀-다운 트랜지스터(603)는 엔모스 트랜지스터일 수 있다. 제2 풀-다운 트랜지스터(603)는, 제1 풀-다운 트랜지스터(602)의 소스에 연결된 드레인, 제2 펄스 신호(PUL22)가 입력되는 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다.
풀-업 트랜지스터(605)는, 내부 노드(NI2)의 전압에 응답하여, 출력 노드(NO2)의 전압을 하이 레벨인 제1 전압(예를 들어, 전원 전압(VDD))으로 풀-업한 다. 풀-업 트랜지스터(605)는 피모스 트랜지스터일 수 있다. 풀-업 트랜지스터(605)는, 전원 전압(VDD)에 연결된 소스, 내부 노드(NI2)에 연결된 게이트, 및 출력 노드(NO2)에 연결된 드레인을 포함한다.
전술한 바와 같이, 상기 제1 풀-다운 부는, 제2 펄스 신호(PUL22)에 응답하여 활성화되는 상대적으로 짧은 방전 경로를 이용하여, 출력 노드(NO2)에서 하이 레벨의 출력 신호(Q)를 발생하도록 제어할 수 있다. 따라서, D-to-Q delay가 감소되고, 플립-플롭 회로(500)의 동작 속도가 향상될 수 있다. 또한, 입력 신호(D) 또는 클락 신호(CK)에 사용되는 전원 전압(VDD)이 상대적으로 낮아지더라도, 상기 방전 경로가 상대적으로 짧으므로 플립-플롭 회로(500)의 동작 속도가 감소되지 않을 수 있다. 한편, 상기 방전 경로는 출력 노드(NO2)에서 발생된 하이 레벨의 출력 신호(Q)에 응답하여 비활성화될 수 있으므로, 플립-플립 회로(500)는 적은 전력을 소비할 수 있다.
상기 제2 풀-다운 부는 제3 풀-다운 트랜지스터(606)와 제4 풀-다운 트랜지스터(607)를 포함하므로, 상대적으로 짧은 방전 경로를 가진다. 제2 풀-다운 부는 출력 노드(NO2)의 전압을 로우 레벨인 제2 전압(예를 들어, 접지 전압(VSS))으로 풀-다운한다. 제2 풀-다운 부는 출력 노드(NO2)에서 로우 레벨의 출력 신호(Q)가 발생하도록 제어할 수 있다.
제3 풀-다운 트랜지스터(606)는, 입력 신호(D)의 반전 신호(DB)에 응답하여, 출력 노드(NO2)의 전압을 풀-다운한다. 인버터(604)는 입력 신호(D)를 반전하여 입력 신호(D)의 반전 신호(DB)를 발생한다. 제3 풀-다운 트랜지스터(606)는 피모스 트랜지스터일 수 있다. 제3 풀-다운 트랜지스터(606)는, 출력 노드(NO2)에 연결된 드레인과, 입력 신호(D)의 반전 신호(DB)가 입력되는 게이트를 포함한다.
제4 풀-다운 트랜지스터(607)는, 클락 신호(CK)로부터 생성되는 제1 펄스 신호(PUL12)에 응답하여, 제3 풀-다운 트랜지스터(606)를 통해 풀-다운된 전압을 제2 전압으로 풀-다운한다. 제4 풀-다운 트랜지스터(607)는 엔모스 트랜지스터일 수 있다. 제4 풀-다운 트랜지스터(607)는, 제3 풀-다운 트랜지스터(606)의 소스에 연결된 드레인, 제1 펄스 신호(PUL12)가 입력되는 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다.
전술한 바와 같이, 상기 제2 풀-다운 부는, 제1 펄스 신호(PUL12)에 응답하여 활성화되는 상대적으로 짧은 방전 경로를 이용하여, 출력 노드(NO2)에서 로우 레벨의 출력 신호(Q)를 발생하도록 제어할 수 있다. 따라서, D-to-Q delay가 감소되고, 플립-플롭 회로(500)의 동작 속도가 향상될 수 있다. 프리차지 트랜지스터(601)의 게이트에 입력되는 신호로서 제1 펄스 신호(PUL12)가 사용되므로, 풀-업 트랜지스터(605)와 제3 풀-다운 트랜지스터(606) 사이에 파이팅이 발생할 가능성이 보다 더 낮아질 수 있다. 따라서, 플립-플롭 회로(500)의 동작 속도(제2 풀-다운 부의 동작 속도)가 보다 빨라질 수 있다. 또한, 입력 신호(D) 또는 클락 신호(CK)에 사용되는 전원 전압(VDD)이 상대적으로 낮아지더라도, 상기 방전 경로가 상대적으로 짧으므로 플립-플롭 회로(500)의 동작 속도가 감소되지 않을 수 있다.
플립-플롭(500)은 제1 펄스 발생부(630)와 제2 펄스 발생부(640)를 더 포함할 수 있다. 제1 펄스 발생부(630)는, 클락 신호(CK)로부터 생성되는 펄스 신호의 반전 신호(PULB)와, 출력 신호(Q)에 대해 반전 논리합 연산을 수행하여, 제2 펄스 신호(PUL22)를 발생하는 노어 게이트를 포함한다. 제2 펄스 발생부(640)는, 펄스 신호의 반전 신호(PULB)를 반전하여 제1 펄스 신호(PUL12)를 발생하는 인버터를 포함한다. 인버터(640)의 지연 시간은 노어 게이트(630)의 지연 시간과 동일할 수 있다.
플립-플롭(600)은 데이터 입력부(610)를 더 포함할 수 있다. 데이터 입력부(610)는, 입력 신호(D)에 대응하는 전압을 내부 노드(NI2)에 제공한다. 데이터 입력부(610)는, 전원 전압(VDD)에 연결된 소스, 입력 신호(D)가 입력되는 게이트, 및 내부 노드(NI2)에 연결된 드레인을 포함하는 피모스 트랜지스터를 구비한다.
입력 신호(D)가 로우 레벨일 때, 데이터 입력부(610)의 피모스 트랜지스터는 턴-온되어 내부 노드(NI2)에 전원 전압(VDD)을 제공할 수 있다. 입력 신호(D)가 하이 레벨일 때, 데이터 입력부(610)의 피모스 트랜지스터는 턴-오프되어 내부 노드(NI2)에 전원 전압(VDD)을 제공하지 않는다. 따라서, 데이터 입력부(610)는 입력 신호(D)의 레벨이 변하는 동시에 제1 및 2 펄스 신호들(PUL12, PUL22)이 하이 레벨로 활성화되는 경우 플립-플롭 회로(500)가 정상적으로 동작하도록 제어한다.
플립-플롭(600)은 출력 노드(NO2)에 연결된 출력 래치부(620)를 더 포함할 수 있다. 플립-플롭(600)이 출력 래치부(620)를 포함하지 않을 때, 출력 노드(NO2)에 형성되는 기생 커패시턴스에 의해 출력 노드(NO2)의 전압은 래치될 수 있다.
출력 래치부(620)는 출력 노드(NO2)의 전압을 래치한다. 출력 래치부(620)는 제1 인버터(621)와 제2 인버터(622)를 포함한다. 제1 인버터(621)는 출력 노 드(NO2)에 연결된 입력 단자를 가진다. 제2 인버터(622)는, 제1 인버터(621)의 출력 단자에 연결된 입력 단자와, 출력 노드(NO2)에 연결된 출력 단자를 가진다.
도 4a, 도 4b, 도 4c, 및 도 4d에 도시된 래치부들(310, 320, 330, 340) 중 하나가 출력 래치부(620)의 다른 실시예로서 사용될 수 있다.
펄스 발생 회로(700)는 도 3에 도시된 펄스 발생 회로(400)와 유사한 구성 요소들인 지연부와 낸드 게이트(704)를 포함한다. 지연부는 지연된 클락 신호의 반전 신호(CKDB)를 발생한다. 지연부는 직렬로 연결된 인버터들(701, 702, 703)을 포함한다. 지연된 클락 신호의 반전 신호(CKDB)는 인버터(703)로부터 발생된다. 인버터(702)는, 선택적으로, 상기 지연된 클락 신호를 발생할 수도 있다.
낸드 게이트(704)는 클락 신호(CK) 및 상기 지연된 클락 신호의 반전 신호(CKDB)에 대해 반전 논리곱 연산을 수행하여 펄스 신호의 반전 신호(PULB)를 발생한다. 인버터들(701, 702, 703)의 지연 시간은 펄스 신호의 반전 신호(PULB)의 펄스 폭을 결정한다.
플립-플롭 회로(500)의 동작이 다음과 같이 설명된다.
클락 신호(CK)가 로우 레벨일 때 프리차지 트랜지스터(601)는 턴-온되므로, 내부 노드(NI2)는 하이 레벨로 프리차지된다. 하이 레벨인 내부 노드(NI1)의 전압에 응답하여, 풀-업 트랜지스터(605)는 턴-오프된다. 또한, 클락 신호(CK)가 로우 레벨일 때, 제2 풀-다운 트랜지스터(603)와 제4 풀-다운 트랜지스터(607)는 턴-오프된다. 따라서, 출력 노드(NO2)는 이전의 값을 유지한다.
클락 신호(CK)가 로우 레벨로부터 하이 레벨로 천이할 때, 프리차지 트랜지 스터(601)는, 제1 펄스 신호(PUL12)에 응답하여, 내부 노드(NI2)의 프리차지를 중단한다. 또한, 클락 신호(CK)가 로우 레벨로부터 하이 레벨로 천이할 때, 제2 펄스 신호(PUL22)가 하이 레벨로 활성화되어 제2 풀-다운 트랜지스터(603)가 턴-온되고 제1 펄스 신호(PUL12)가 하이 레벨로 활성화되어 제4 풀-다운 트랜지스터(607)가 턴-온된다.
만약 입력 신호(D)가 하이 레벨이면, 턴-온된 제1 및 제2 풀-다운 트랜지스터들(602, 603)을 통해 내부 노드(NI2)의 전압이 로우 레벨로 풀-다운된다. 풀-업 트랜지스터(605)는, 상기 로우 레벨로 풀-다운된 내부 노드(NI2)의 전압에 응답하여, 출력 노드(NO2)의 전압을 하이 레벨로 풀-업한다. 제2 풀-다운 트랜지스터(603)는, 상기 하이 레벨로 풀-업된 출력 노드(NO2)의 전압에 응답하여, 턴-오프되어 제1 풀-다운 트랜지스터(602)를 통해 풀-다운된 전압을 더 이상 풀-다운하지 않는다.
만약 입력 신호(D)가 로우 레벨이면, 턴-온된 제3 및 제4 풀-다운 트랜지스터들(606, 607)을 통해 출력 노드(NO2)의 전압이 로우 레벨로 풀-다운된다.
도 6은 본 발명의 실시예에 따른 파이프라인 회로(800)를 설명하는 블락 다이어그램이다. 도 6을 참조하면, 파이프라인 회로(800)는 제1 내지 제n 플립-플롭 그룹들(groups)(810, 830, 860), (n-1)개의 조합 논리 회로들(combinational logical circuits)(820, 840, 850), 및 펄스 발생 회로(870)를 포함한다. 상기 n은 2 이상의 자연수이다. 파이프라인 회로(800)는 입력 신호들(IN)을 처리(processing)하여 출력 신호들(OUT)을 발생한다. 입력 신호들(IN)은, 예를 들어, 32 비트(bit)의 병렬(parallel) 신호일 수 있다.
펄스 발생 회로(870)는 도 3에 도시된 펄스 발생 회로(400) 또는 도 5에 도시된 펄스 발생 회로(700)일 수 있다. 펄스 발생 회로(870)는, 클락 신호(CK)의 지연 신호(CKD)와, 클락 신호(CK)로부터 생성되는 펄스 신호의 반전 신호(PULB)를 발생한다. 펄스 발생 회로(870)가 도 5의 펄스 발생 회로(700)인 경우, 펄스 발생 회로(870)는 클락 신호의 지연 신호(CKD)를 출력하지 않을 수 있다.
제1 내지 제n 플립-플롭 그룹들(810, 830, 860)은 각각 다수의 플립-플롭들을 포함한다. 상기 각각의 플립-플롭들은 도 3에 도시된 플립-플립(200) 또는 도 5에 도시된 플립-플롭(600)일 수 있다. 따라서, 파이프라인 회로(800)는 동작 속도가 빠르고 적은 전력을 소비하는 플립-플롭(200 또는 600)을 포함하므로, 빠르게 동작하고 전력을 적게 소비할 수 있다.
입력 신호들(IN)은 제1 플립-플롭 그룹(810)에 입력되고, 출력 신호들(OUT)은 제n 플립-플롭 그룹(860)으로부터 출력된다. 도 3의 플립-플롭(200) 또는 도 5의 플립-플롭(600)에 입력되는 입력 신호(D)는 입력 신호들(IN) 중 하나이고, 플립-플롭(200) 또는 플립-플롭(600)으로부터 출력되는 출력 신호(Q)는 출력 신호들(OUT) 중 하나일 수 있다.
각각의 제1 내지 제n 플립-플롭 그룹들(810, 830, 860)이 도 3에 도시된 플립-플롭(200)인 경우, 각각의 제1 내지 제n 플립-플롭 그룹들(810, 830, 860)은, 클락 신호의 지연 신호(CKD)와, 펄스 신호의 반전 신호(PULB)에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 발생한다.
각각의 제1 내지 제n 플립-플롭 그룹들(810, 830, 860)이 도 5에 도시된 플립-플롭(600)인 경우, 각각의 제1 내지 제n 플립-플롭 그룹들(810, 830, 860)은, 펄스 신호의 반전 신호(PULB)에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 발생한다.
전술한 바와 같이, 하나의 펄스 발생 회로(870)가 제1 내지 제n 플립-플롭 그룹들(810, 830, 860)을 구동(driving)하므로, 파이프라인 회로(800)는 작은 면적을 가지고 적은 전력을 소비할 수 있다.
각각의 조합 논리 회로들(820, 840, 850)은 플립-플롭 그룹들(810, 830, 860) 사이에 연결된다. 각각의 조합 논리 회로들(820, 840, 850)은, 예를 들어, 가산기(adder) 또는 승산기(multiplier)일 수 있다.
각각의 조합 논리 회로들(820, 840, 850)은 플립-플롭 그룹들 중 특정의(specific) 플립-플롭 그룹(예를 들어, 제1 플립-플롭 그룹(810))의 출력 신호들에 대해 논리 조합 연산(logic combination operation)(논리 연산)을 수행하여 출력 신호들을 발생하고, 상기 출력 신호들을 상기 특정의 플립-플롭 그룹의 다음 플립-플롭 그룹(예를 들어, 제2 플립-플롭 그룹(830))에 제공한다.
이상에서와 같이, 도면과 명세서에서 실시예가 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자는 본 발명으로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따 라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 정적 플립-플롭의 일례를 나타내는 도면이다.
도 2는 종래 기술에 따른 동적 플립-플롭의 일례를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 플립-플롭 회로(100)를 설명하는 도면이다.
도 4a는 도 3에 도시된 내부 래치부(300) 또는 출력 래치부(220)의 다른 실시예(310)를 설명하는 회로도이다.
도 4b는 도 3에 도시된 내부 래치부(300) 또는 출력 래치부(220)의 다른 실시예(320)를 설명하는 회로도이다.
도 4c는 도 3에 도시된 내부 래치부(300) 또는 출력 래치부(220)의 다른 실시예(330)를 설명하는 회로도이다.
도 4d는 도 3에 도시된 내부 래치부(300) 또는 출력 래치부(220)의 다른 실시예(340)를 설명하는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 플립-플롭 회로(500)를 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 파이프라인 회로(800)를 설명하는 블락 다이어그램이다.
< 도면의 주요 부분에 대한 부호의 설명 >
202: 제1 풀-다운 트랜지스터 203: 제2 풀-다운 트랜지스터
206: 제3 풀-다운 트랜지스터 207: 제4 풀-다운 트랜지스터
230: 제1 펄스 발생부 240: 제2 펄스 발생부
400: 펄스 발생 회로 602: 제1 풀-다운 트랜지스터
603: 제2 풀-다운 트랜지스터 606: 제3 풀-다운 트랜지스터
607: 제4 풀-다운 트랜지스터 630: 제1 펄스 발생부
640: 제2 펄스 발생부 700: 펄스 발생 회로

Claims (41)

  1. 플립-플롭 회로에 있어서,
    클락 신호의 지연 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터;
    상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부;
    상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및
    상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며,
    상기 제1 풀-다운 부는,
    입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및
    상기 클락 신호와 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제1 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 플립-플립 회로.
  2. 제1항에 있어서,
    상기 제2 풀-다운 트랜지스터는, 상기 출력 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운되는 전압을 풀-다운하지 않는 것을 특징으로 하는 플립-플롭 회로.
  3. 제1항에 있어서, 상기 제2 풀-다운 부는,
    상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 풀-다운하는 제3 풀-다운 트랜지스터; 및
    상기 클락 신호로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제4 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  4. 제3항에 있어서,
    상기 플립-플립 회로는, 제1 펄스 발생부와 제2 펄스 발생부를 더 구비하며,
    상기 제1 펄스 발생부는, 상기 클락 신호로부터 생성되는 펄스 신호의 반전 신호와, 상기 출력 신호에 대해 반전 논리합 연산을 수행하여, 상기 제1 펄스 신호를 발생하는 노어 게이트를 포함하고,
    상기 제2 펄스 발생부는, 상기 펄스 신호의 반전 신호를 반전하여 상기 제2 펄스 신호를 발생하는 인버터를 포함하는 것을 특징으로 하는 플립-플립 회로.
  5. 제3항에 있어서,
    상기 플립-플립 회로는 데이터 입력부를 더 구비하며,
    상기 데이터 입력부는, 상기 입력 신호에 대응하는 전압을 상기 내부 노드에 제공하는 것을 특징으로 하는 플립-플롭 회로.
  6. 제5항에 있어서,
    상기 데이터 입력부는, 전원 전압에 연결된 소스, 상기 입력 신호가 입력되는 게이트, 및 상기 내부 노드에 연결된 드레인을 포함하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 플립-플롭 회로.
  7. 제3항에 있어서,
    상기 플립-플롭 회로는 상기 내부 노드에 연결된 내부 래치부를 더 구비하는 것을 특징으로 하는 플립-플롭 회로.
  8. 제7항에 있어서, 상기 내부 래치부는,
    상기 내부 노드에 연결된 입력 단자를 가지는 제1 인버터; 및
    상기 제1 인버터의 출력 단자에 연결된 입력 단자와, 상기 내부 노드에 연결된 출력 단자를 가지는 제2 인버터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  9. 제7항에 있어서, 상기 내부 래치부는,
    상기 내부 노드에 연결된 입력 단자를 가지는 인버터; 및
    전원 전압에 연결된 소스, 상기 인버터의 출력 단자에 연결된 게이트, 및 상기 내부 노드에 연결된 드레인을 포함하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 플립-플롭 회로.
  10. 제7항에 있어서, 상기 내부 래치부는,
    상기 내부 노드에 연결된 입력 단자를 가지는 인버터; 및
    접지 전압에 연결된 소스, 상기 인버터의 출력 단자에 연결된 게이트, 및 상기 내부 노드에 연결된 드레인을 포함하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플립-플롭 회로.
  11. 제7항에 있어서, 상기 내부 래치부는,
    상기 내부 노드에 연결된 입력 단자를 가지는 인버터;
    전원 전압에 연결된 소스와, 상기 인버터의 출력 단자에 연결된 게이트를 포함하는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인에 연결된 소스와, 상기 제1 펄스 신호가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터;
    상기 제2 피모스 트랜지스터의 드레인 및 상기 내부 노드에 연결된 드레인과, 상기 클락 신호의 지연 신호가 입력되는 게이트를 포함하는 제1 엔모스 트랜지스터; 및
    상기 제1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 인버터의 출력 단자에 연결된 게이트, 및 접지 전압에 연결된 소스를 포함하는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플립-플롭 회로.
  12. 제7항에 있어서, 상기 내부 래치부는,
    상기 내부 노드에 연결된 입력 단자를 가지는 제1 인버터;
    상기 제1 인버터의 출력 단자에 연결된 입력 단자를 가지는 제2 인버터; 및
    상기 클락 신호의 지연 신호 및 상기 제1 펄스 신호에 응답하여, 상기 제2 인버터의 출력 단자로부터 발생되는 전압을 상기 내부 노드에 제공하는 전송 게이트를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  13. 제3항에 있어서,
    상기 플립-플롭 회로는 상기 출력 노드에 연결된 출력 래치부를 더 구비하는 것을 특징으로 하는 플립-플롭 회로.
  14. 제13항에 있어서, 상기 출력 래치부는,
    상기 출력 노드에 연결된 입력 단자를 가지는 제1 인버터; 및
    상기 제1 인버터의 출력 단자에 연결된 입력 단자와, 상기 출력 노드에 연결된 출력 단자를 가지는 제2 인버터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  15. 제4항에 있어서,
    상기 플립-플립 회로는 펄스 발생 회로를 더 구비하며,
    상기 펄스 발생 회로는,
    상기 클락 신호의 지연 신호 및 상기 지연된 클락 신호의 반전 신호를 발생하는 지연부; 및
    상기 클락 신호 및 상기 지연된 클락 신호의 반전 신호에 대해 반전 논리곱 연산을 수행하여, 상기 펄스 신호의 반전 신호를 발생하는 낸드 게이트를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  16. 플립-플롭 회로에 있어서,
    클락 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터;
    상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부;
    상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및
    상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며,
    상기 제1 풀-다운 부는,
    입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및
    상기 클락 신호와 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제1 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 플립-플립 회로.
  17. 플립-플롭 회로에 있어서,
    클락 신호로부터 생성되는 제1 펄스 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터;
    상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부;
    상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 제2 풀-업 트랜지스터; 및
    상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며,
    상기 제1 풀-다운 부는,
    입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및
    상기 클락 신호 및 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 플립-플립 회로.
  18. 제17항에 있어서,
    상기 제2 풀-다운 트랜지스터는, 상기 출력 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운되는 전압을 풀-다운하지 않는 것을 특징으로 하는 플립-플롭 회로.
  19. 제17항에 있어서, 상기 제2 풀-다운 부는,
    상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 풀-다운하는 제3 풀-다운 트랜지스터; 및
    상기 제1 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제4 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  20. 제19항에 있어서,
    상기 플립-플립 회로는, 제1 펄스 발생부와 제2 펄스 발생부를 더 구비하며,
    상기 제1 펄스 발생부는, 상기 클락 신호로부터 생성되는 펄스 신호의 반전 신호를 반전하여 상기 제1 펄스 신호를 발생하는 인버터를 포함하고,
    상기 제2 펄스 발생부는, 상기 펄스 신호의 반전 신호와, 상기 출력 신호에 대해 반전 논리합 연산을 수행하여, 상기 제2 펄스 신호를 발생하는 노어 게이트를 포함하는 것을 특징으로 하는 플립-플립 회로.
  21. 제19항에 있어서,
    상기 플립-플립 회로는 데이터 입력부를 더 구비하며,
    상기 데이터 입력부는, 상기 입력 신호에 대응하는 전압을 상기 내부 노드에 제공하는 것을 특징으로 하는 플립-플롭 회로.
  22. 제21항에 있어서,
    상기 데이터 입력부는, 전원 전압에 연결된 소스, 상기 입력 신호가 입력되는 게이트, 및 상기 내부 노드에 연결된 드레인을 포함하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 플립-플롭 회로.
  23. 제19항에 있어서,
    상기 플립-플롭 회로는 상기 출력 노드에 연결된 출력 래치부를 더 구비하는 것을 특징으로 하는 플립-플롭 회로.
  24. 제23항에 있어서, 상기 출력 래치부는,
    상기 출력 노드에 연결된 입력 단자를 가지는 제1 인버터; 및
    상기 제1 인버터의 출력 단자에 연결된 입력 단자와, 상기 출력 노드에 연결된 출력 단자를 가지는 제2 인버터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  25. 제23항에 있어서, 상기 출력 래치부는,
    상기 출력 노드에 연결된 입력 단자를 가지는 인버터; 및
    전원 전압에 연결된 소스, 상기 인버터의 출력 단자에 연결된 게이트, 및 상기 출력 노드에 연결된 드레인을 포함하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 플립-플롭 회로.
  26. 제23항에 있어서, 상기 출력 래치부는,
    상기 출력 노드에 연결된 입력 단자를 가지는 인버터; 및
    접지 전압에 연결된 소스, 상기 인버터의 출력 단자에 연결된 게이트, 및 상기 출력 노드에 연결된 드레인을 포함하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플립-플롭 회로.
  27. 제23항에 있어서, 상기 출력 래치부는,
    상기 출력 노드에 연결된 입력 단자를 가지는 인버터;
    전원 전압에 연결된 소스와, 상기 인버터의 출력 단자에 연결된 게이트를 포함하는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인에 연결된 소스와, 상기 제1 펄스 신호가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터;
    상기 제2 피모스 트랜지스터의 드레인 및 상기 출력 노드에 연결된 드레인과, 상기 클락 신호의 지연 신호가 입력되는 게이트를 포함하는 제1 엔모스 트랜지스터; 및
    상기 제1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 인버터의 출력 단자에 연결된 게이트, 및 접지 전압에 연결된 소스를 포함하는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플립-플롭 회로.
  28. 제23항에 있어서, 상기 출력 래치부는,
    상기 출력 노드에 연결된 입력 단자를 가지는 제1 인버터;
    상기 제1 인버터의 출력 단자에 연결된 입력 단자를 가지는 제2 인버터; 및
    상기 클락 신호의 지연 신호 및 상기 제2 펄스 신호에 응답하여, 상기 제2 인버터의 출력 단자로부터 발생되는 전압을 상기 출력 노드에 제공하는 전송 게이트를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  29. 제20항에 있어서,
    상기 플립-플립 회로는 펄스 발생 회로를 더 구비하며,
    상기 펄스 발생 회로는,
    상기 클락 신호의 지연 반전 신호를 발생하는 지연부; 및
    상기 클락 신호 및 상기 클락 신호의 지연 반전 신호에 대해 반전 논리곱 연산을 수행하여, 상기 펄스 신호의 반전 신호를 발생하는 낸드 게이트를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  30. 파이프라인 회로에 있어서,
    클락 신호의 지연 신호와, 상기 클락 신호로부터 생성되는 펄스 신호의 반전 신호를 발생하는 펄스 발생 회로;
    다수의 플립-플롭들을 포함하고, 상기 클락 신호의 지연 신호와 상기 펄스 신호의 반전 신호에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 발생하는 제1 플립-플롭 그룹;
    상기 제1 플립-플롭 그룹의 출력 신호들에 대해 논리 연산을 수행하는 조합 논리 회로; 및
    다수의 플립-플롭들을 포함하고, 상기 클락 신호의 지연 신호와 상기 펄스 신호의 반전 신호에 응답하여, 상기 조합 논리 회로의 출력 신호들을 샘플링하여 출력 신호들을 발생하는 제2 플립-플롭 그룹을 구비하며,
    상기 제1 플립-플롭 그룹에 포함된 각각의 플립-플롭들 및 상기 제2 플립-플롭 그룹에 포함된 각각의 플립-플롭들은,
    상기 클락 신호의 지연 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터;
    상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하 는 제1 풀-다운 부;
    상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및
    상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며,
    상기 제1 풀-다운 부는,
    입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및
    상기 펄스 신호의 반전 신호와 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제1 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 회로.
  31. 제30항에 있어서, 상기 제2 풀-다운 부는,
    상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 풀-다운하는 제3 풀-다운 트랜지스터; 및
    상기 펄스 신호의 반전 신호로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제4 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 회로.
  32. 파이프라인 회로에 있어서,
    클락 신호로부터 생성되는 펄스 신호의 반전 신호를 발생하는 펄스 발생 회로;
    다수의 플립-플롭들을 포함하고, 상기 펄스 신호의 반전 신호에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 발생하는 제1 플립-플롭 그룹;
    상기 제1 플립-플롭들의 출력 신호들에 대해 논리 연산을 수행하는 조합 논리 회로; 및
    다수의 플립-플롭들을 포함하고, 상기 펄스 신호의 반전 신호에 응답하여, 상기 조합 논리 회로의 출력 신호들을 샘플링하여 출력 신호들을 발생하는 제2 플립-플롭 그룹을 구비하며,
    상기 제1 플립-플롭 그룹에 포함된 각각의 플립-플롭들 및 상기 제2 플립-플롭 그룹에 포함된 각각의 플립-플롭들은,
    상기 펄스 신호의 반전 신호로부터 생성되는 제1 펄스 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터;
    상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부;
    상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및
    상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며,
    상기 제1 풀-다운 부는,
    상기 입력 신호들 중 하나인 입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및
    상기 클락 신호와, 상기 출력 노드에서 발생되고 상기 플립-플롭 그룹의 출력 신호들 중 하나인 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 회로.
  33. 제32항에 있어서, 상기 제2 풀-다운 부는,
    상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 풀-다운하는 제3 풀-다운 트랜지스터; 및
    상기 제1 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제4 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 회로.
  34. 파이프라인 회로에 있어서,
    클락 신호의 지연 신호와, 상기 클락 신호로부터 생성되는 펄스 신호의 반전 신호를 발생하는 펄스 발생 회로;
    다수의 플립-플립들을 각각 포함하고, 상기 클락 신호의 지연 신호와 상기 펄스 신호의 반전 신호에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 각각 발생하는 플립-플롭 그룹들;
    상기 플립-플롭 그룹들 사이에 각각 연결되고, 상기 플립-플롭 그룹들 중 특정의 플립-플롭 그룹의 출력 신호들에 대해 논리 연산을 수행하여 출력 신호들을 각각 발생하고, 상기 출력 신호들을 상기 특정의 플립-플롭 그룹의 다음 플립-플롭 그룹에 각각 제공하는 조합 논리 회로들을 구비하며,
    상기 각각의 플립-플롭들은,
    상기 클락 신호의 지연 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 제1 풀-업 트랜지스터;
    상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부;
    상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및
    상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며,
    상기 제1 풀-다운 부는,
    입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및
    상기 클락 신호와 상기 출력 노드에서 발생되는 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운 된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 회로.
  35. 파이프라인 회로에 있어서,
    클락 신호로부터 생성되는 펄스 신호의 반전 신호를 발생하는 펄스 발생 회로;
    다수의 플립-플롭들을 각각 포함하고, 상기 펄스 신호의 반전 신호에 응답하여, 입력 신호들을 샘플링하여 출력 신호들을 각각 발생하는 플립-플롭 그룹들;
    상기 플립-플롭 그룹들 사이에 각각 연결되고, 상기 플립-플롭 그룹들 중 특정의 플립-플롭 그룹의 출력 신호들에 대해 논리 연산을 수행하여 출력 신호들을 각각 발생하고, 상기 출력 신호들을 상기 특정의 플립-플롭 그룹의 다음 플립-플롭 그룹에 각각 제공하는 조합 논리 회로들을 구비하며,
    상기 각각의 플립-플롭들은,
    상기 펄스 신호의 반전 신호로부터 생성되는 제1 펄스 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 프리차지 트랜지스터;
    상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 제1 풀-다운 부;
    상기 내부 노드의 전압에 응답하여, 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 풀-업 트랜지스터; 및
    상기 출력 노드의 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 부를 구비하며,
    상기 제1 풀-다운 부는,
    상기 입력 신호들 중 하나인 입력 신호에 응답하여, 상기 내부 노드의 전압을 풀-다운하는 제1 풀-다운 트랜지스터; 및
    상기 클락 신호와, 상기 출력 노드에서 발생되고 상기 플립-플롭 그룹의 출력 신호들 중 하나인 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 전압으로 풀-다운하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 회로.
  36. 플립-플롭 회로의 동작 방법에 있어서,
    클락 신호의 지연 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 단계;
    입력 신호에 응답하여, 상기 내부 노드의 전압을 제1 풀-다운 트랜지스터를 통해 풀-다운하는 단계;
    상기 클락 신호와 출력 신호의 조합으로부터 생성되는 제1 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제2 풀-다운 트랜지스터를 통해 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 단계; 및
    상기 제2 풀-다운 트랜지스터를 통해 풀-다운된 전압에 응답하여, 상기 출력 신호를 발생하는 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 단계를 구비하 는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  37. 제36항에 있어서,
    상기 출력 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 상기 제2 풀-다운 트랜지스터를 통해 풀-다운하지 않는 것을 특징으로 하는 플립-플립 회로의 동작 방법.
  38. 제36항에 있어서, 상기 플립-플롭 회로의 동작 방법은,
    상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 제3 풀-다운 트랜지스터를 통해 풀-다운하는 단계; 및
    상기 클락 신호로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제4 풀-다운 트랜지스터를 통해 상기 제2 전압으로 풀-다운하는 단계를 더 구비하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  39. 플립-플롭 회로의 동작 방법에 있어서,
    클락 신호로부터 생성되는 제1 펄스 신호에 응답하여, 내부 노드를 제1 전압으로 프리차지하는 단계;
    입력 신호에 응답하여, 상기 내부 노드의 전압을 제1 풀-다운 트랜지스터를 통해 풀-다운하는 단계;
    상기 클락 신호와 출력 신호의 조합으로부터 생성되는 제2 펄스 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제2 풀-다운 트랜지스터를 통해 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 단계; 및
    상기 제2 풀-다운 트랜지스터를 통해 풀-다운된 전압에 응답하여, 상기 출력 신호를 발생하는 출력 노드의 전압을 상기 제1 전압으로 풀-업하는 단계를 구비하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  40. 제39항에 있어서,
    상기 출력 신호에 응답하여, 상기 제1 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제2 풀-다운 트랜지스터를 통해 풀-다운하지 않는 것을 특징으로 하는 플립-플립 회로의 동작 방법.
  41. 제39항에 있어서, 상기 플립-플롭 회로의 동작 방법은,
    상기 입력 신호의 반전 신호에 응답하여, 상기 출력 노드의 전압을 제3 풀-다운 트랜지스터를 통해 풀-다운하는 단계; 및
    상기 제1 펄스 신호에 응답하여, 상기 제3 풀-다운 트랜지스터를 통해 풀-다운된 전압을 제4 풀-다운 트랜지스터를 통해 상기 제2 전압으로 풀-다운하는 단계를 더 구비하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
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