KR20120048558A - 광전 소자 - Google Patents

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KR20120048558A
KR20120048558A KR1020127000798A KR20127000798A KR20120048558A KR 20120048558 A KR20120048558 A KR 20120048558A KR 1020127000798 A KR1020127000798 A KR 1020127000798A KR 20127000798 A KR20127000798 A KR 20127000798A KR 20120048558 A KR20120048558 A KR 20120048558A
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루츠 호펠
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

반도체 몸체(1) 및 캐리어 기판(6)을 포함한 광전 소자가 제공되고, 상기 캐리어 기판은 납땜 결합(7)을 이용하여 반도체 몸체(1)와 결합하며, 상기 소자에서 캐리어 기판(6)은 제1관통부(8a) 및 제2관통부(8b)를 포함하고, 상기 관통부를 통헤 제1전기 전도 연결층(9a) 및 제2전기 전도 연결층(9b)은 상기 반도체 몸체(1)를 향하는 상기 캐리어 기판(6)의 제1주요면(11)으로부터 상기 반도체 몸체(1)를 향하는 방향과 반대 방향을 향하는 상기 캐리어 기판(6)의 제2주요면(12)까지 이어지며, 상기 캐리어 기판(6)은 반도체 물질로 형성되고, 측면 플랭크(10)를 포함하며, 상기 측면 플랭크는 적어도 제1부분 영역(10a)에서 캐리어 기판(6)의 주요면들(11, 12)에 대해 경사지며, 이때 측면 플랭크(10)는 제1부분 영역(10a)에서 전기 절연층(13)을 구비한다.

Description

광전 소자{OPTOELECTRONIC COMPONENT}
본 출원은 반도체 몸체 및 납땜 결합을 이용하여 상기 반도체 몸체와 결합한 캐리어 기판을 포함하는 광전 소자에 관한 것이다.
본 특허 출원은 독일 특허 출원 10 2009 032486.0의 우선권을 청구하고, 그 공개내용은 참조로 포함된다.
문헌 WO 2008/131735로부터 박막 발광 다이오드 칩이 공지되어 있고, 상기 칩에서는 반도체 몸체의 에피택셜 층 시퀀스를 위한 성장 기판은 반도체 몸체로부터 분리되고, 반도체 몸체는 납땜 결합을 이용하여 캐리어 기판과 결합하며, 캐리어 기판은 에피텍셜 층 시퀀스의 성장 기판과 동일하지 않다. 이러한 박막 발광 다이오드 칩에서, 발광 다이오드 칩의 후방 측에는 두 전기 접촉부가 배치된다.
본 발명의 과제는 개선된 광전 소자를 제공하는 것으로, 상기 소자는 표면 실장 가능하며 예를 들면 상기 소자의 하측에서 도체판의 도전로들과 결합할 수 있고, 이와 동시에 단락 및/또는 정전기 방전(ESD-electrostatic discharge)에 대한 낮은 민감도를 특징으로 한다.
상기 과제는 독립 청구항 제1항에 따른 광전 소자에 의하여 해결된다. 본 발명의 유리한 실시예 및 실시예는 종속항의 주제이다.
일 실시예에 따르면, 광전 소자는 반도체 몸체를 포함하고, 상기 반도체 몸체는 복사를 생성하는 활성층을 구비한 에피텍셜 층 시퀀스를 포함한다. 또한, 광전 소자는 캐리어 기판을 포함하고, 캐리어 기판은 납땜 결합을 이용하여 반도체 몸체와 결합한다.
캐리어 기판은 유리하게는 제1관통부 및 제2관통부를 포함한다. 제1관통부를 통해, 제1전기 전도 연결층은 반도체 몸체를 향하는 캐리어 기판의 제1주요면으로부터 반도체 몸체를 향하는 방향과 반대 방향을 향하는 캐리어 기판의 제 2주요면으로 이어진다. 또한, 제2관통부를 통해, 제2전기 전도 연결층은 반도체 몸체를 향하는 캐리어 기판의 제1주요면으로부터 반도체 몸체를 향하는 방향과 반대 방향을 향하는 캐리어 기판의 제2주요면으로 이어진다.
전기 전도 연결층이 캐리어 기판의 제1주요면으로부터 캐리어 기판의 대향된 제2주요면까지 이어지고, 상기 제1주요면은 납땜 결합에 의해 반도체 몸체와 연결됨으로써, 광전 소자는 유리하게도 캐리어 기판의 제2주요면에서 전기적 연결부들을 구비할 수 있다. 특히, 광전 소자는 캐리어 기판의 제2주요면에서 도체판의 도전로들과 연결될 수 있는데, 예를 들면 제1전기 전도 연결층이 납땜 결합에 의해 도체판의 제1도전로와 연결되고, 제2전기 전도 연결층이 제2납땜 결합에 의해 상기 도체판의 제2도전로와 연결될 수 있다. 즉 광전 소자는 유리하게도 표면 실장 가능하다.
광전 소자의 캐리어 기판은 유리하게도 반도체 물질, 특히 규소로 형성된다. 반도체 물질 소재의 캐리어 기판은 예를 들면 세라믹 소재의 캐리어 기판에 비해, 비교적 간단하고 비용 효과적으로 표준화된 반도체 공정을 이용하여 가공될 수 있다는 이점이 있다.
유리한 실시예에 따르면, 캐리어 기판은 측면 플랭크(side flank)를 포함하고, 상기 측면 플랭크는 적어도 제1부분 영역에서 캐리어 기판의 주요면들에 대해 경사져 있으며, 이때 측면 플랭크는 제1부분 영역에서 전기 절연층을 구비한다.
캐리어 기판의 측면 플랭크가 적어도 부분적으로 전기 절연층을 구비함으로써, 제1전기 전도 연결층과 제2전기 전도 연결층 사이의 단락 위험이 줄어든다. 단락 위험은 특히, 제1전기 전도 연결층 및 제2전기 전도 연결층이 납땜 결합을 이용하여 예를 들면 도체판의 도전로들과 연결될 때 발생한다. 이 경우, 납땜 공정 시 땜납은 캐리어 기판의 측면 플랭크까지 올라갈 수 있어서, 반도체 물질 소재의 캐리어 기판인 경우에 적어도 반도체 물질의 낮은 전도도에 의해 단락이 발생할 수 있다. 이러한 위험은 측면 플랭크의 제1부분 영역 상에 적층된 전기 절연층에 의해 줄어든다.
전기 절연층이 적층되어 있는, 측면 플랭크의 제1부분 영역은 바람직하게는 캐리어 기판의 제2주요면에 인접한다. 반도체 몸체에 대향된 캐리어 기판의 제2주요면은 특히, 도체판 상에 광전 소자를 실장하기 위해 제공될 수 있어서, 제2주요면에 인접한 측면 플랭크 영역에서는 측면 플랭크까지 상승하는 땜납에 의해 단락 위험이 증가한다. 따라서, 적어도 제2주요면에 인접한, 캐리어 기판의 측면 플랭크의 부분 영역은 전기 절연층을 구비하는 것이 유리하다.
측면 플랭크가 캐리어 몸체의 주요면들에 대해 경사져 있으면서 전기 절연층을 구비하는, 제1부분 영역의 높이는 바람직하게는 캐리어 기판의 높이의 10% 이상 50% 이하이다. 경사진 측면 플랭크의 높이란, 측면 플랭크를 캐리어 기판의 주요면에 대해 수직인 방향으로 투사(projection)한 것으로 이해할 수 있다. 측면 플랭크의 제1부분 영역은 유리하게는 20 ㎛ 내지 100 ㎛의 높이를 가진다. 예를 들면, 제1부분 영역의 높이는 약 30 ㎛일 수 있다.
광전 소자의 캐리어 기판은 특히 규소 기판일 수 있다. 규소 기판은, 상기 기판이 비용 효과적이면서 예를 들면 두 전기적 연결층을 위한 관통부의 제조 시 비교적 간단히 가공될 수 있다는 이점이 있다.
특히 측면 플랭크의 제1부분 영역 상에 적층된 전기 절연층은 바람직하게는 규소산화물 또는 규소질화물을 포함한다. 규소 산화물층은 규소 기판 상에 유리하게도 열 산화에 의해 생성될 수 있다. 또한, 규소 산화물층 또는 규소질화물층은 CVD 방법 또는 스핀코팅 기술에 의해 반도체 기판 상에 적층될 수 있다.
바람직한 실시예에서, 상기 캐리어 기판의 횡단면이 제2주요면 쪽으로 갈수록 뾰족해지도록, 캐리어 기판의 측면 플랭크는 제1부분 영역에서 캐리어 기판의 주요면들에 대해 경사진다. 캐리어 기판의 측면 플랭크가 제1부분 영역에서 상기와 같이 경사짐으로써, 제1부분 영역에서 측면 플랭크의 코팅이 용이해진다. 특히, 제2주요면에 대해 경사진 측면 플랭크들은, 상기 측면 플랭크 각각이 제2주요면에 대해 수직이고 따라서 서로 다른 방향을 향하는 표면들을 형성할 때보다 더 용이하게 코팅될 수 있다.
측면 플랭크가 제1부분 영역에서 캐리어 기판의 제2주요면에 대해 100°이상 135°이하의 둔각을 이루는 경우 특히 유리하다.
유리한 실시예에서, 측면 플랭크는 캐리어 기판의 제1주요면에 인접한 제2부분 영역을 포함하고, 상기 제2부분 영역은 제1주요면에 대해 수직이다. 캐리어 기판의 제1주요면에 대해 수직인, 측면 플랭크의 제2부분 영역은 광전 소자의 제조 시 특히, 다수의 반도체 몸체들을 위한 캐리어 기판으로 사용되는 반도체 웨이퍼가 개별 광전 소자들로 개별화될 때 생성될 수 있다. 특히, 광전 소자의 제조 시, 우선 다수의 반도체 몸체들은 캐리어 기판과 결합할 수 있고, 이때 경사진 측면 플랭크의 제조 및 경사진 측면 플랭크의 코팅은 아직 웨이퍼 단계일 때, 즉 반도체 웨이퍼가 개별 광전 소자들로 분할되기 전에 이루어진다. 반도체 웨이퍼가 개별 광전 소자들로 분할될 때, 수직 측면 플랭크들을 가진 제2부분 영역이 생성된다.
측면 플랭크의 제2부분 영역은 반드시 절연층을 구비하지 않아도 되는데, 단락의 위험이 특히 제2주요면에 인접한 측면 플랭크의 제1부분 영역들에서 발생하고, 상기 제1부분 영역들은 반도체 웨이퍼가 개별 광전 소자들로 개별화되기 전에 절연층을 구비하기 때문이다. 코팅 공정은 다수의 광전 소자들을 위한 웨이퍼 결합물에서 동시에 실시될 수 있고, 이때 반도체 웨이퍼가 다수의 소자들을 위한 개별 캐리어 기판들로 분할된 후 부가적인 코팅 공정이 더 이상 실시되지 않아도 된다.
적어도 하나의 다른 유리한 실시예에 따르면, 캐리어 기판은 주요면에서 도핑 구간을 포함하고, 도핑 구간은 전기 전도 연결층들 사이에서 보호 다이오드를 형성한다. 보호 다이오드에 의해, 광전 소자는 유리하게는 정전기 방전(ESD)에 의한 손상으로부터 보호된다.
보호 다이오드는 특히, 캐리어 기판이 도핑되지 않고 도핑 구간이 p형 도핑된 영역 및 n형 도핑된 영역을 포함하도록 형성될 수 있으며, 이때 제1전기 전도 연결층은 도핑 구간의 p형 도핑된 영역과 전기 전도적으로 연결되고, 그리고 제2전기 전도 연결층은 상기 도핑 구간의 n형 도핑된 영역과 전기 전도적으로 연결된다. 도핑 구간의 p형 도핑된 영역 및 n형 도핑된 영역은 각각 캐리어 기판 안으로 p형 도펀트 또는 n형 도펀트의 이온 주입에 의해 생성될 수 있다. 규소 소재의 반도체 기판에서 예를 들면 B는 p형 도핑된 영역의 생성을 위한 p형 도펀트로 사용될 수 있고, P는 보호 다이오드의 n형 도핑된 영역의 생성을 위한 n형 도펀트로 사용될 수 있다.
반도체 몸체의 에피텍셜 층 시퀀스는, 바람직하게는, p형 도핑된 반도체 영역 및 n형 도핑된 반도체 영역을 포함하고, 이때 제1전기 전도 연결층은 n형 도핑된 반도체 영역과 전기 전도적으로 연결되고, 그리고 제2전기 전도 연결층은 p형 도핑된 반도체 영역과 전기 전도적으로 연결된다.
제1전기 전도 연결층이 도핑 구간의 p형 도핑된 영역과 전기 전도적으로 연결되고, 그리고 제2전기 전도 연결층이 상기 도핑 구간의 n형 도핑된 영역과 전기 전도적으로 연결됨으로써, 도핑 구간은 보호 다이오드를 형성하고, 보호 다이오드는 광전 소자의 에피텍셜 층 시퀀스의 pn접합에 대해 반평행(antiparallel)으로 접속된다. 광전 소자의 pn접합의 역방향으로, 예를 들면 정전기 충전에 의해 전기 전압이 인가되면 보호 다이오드는 전기 전도성을 가진다. 이 경우, 전압은 전류가 보호 다이오드를 통해 흐름으로써 감소한다. 광전 소자의 pn접합은 이러한 방식으로, 역방향으로의 높은 전압에 의한 파괴로부터 보호된다.
바람직한 실시예에서, 도핑 구간은 반도체 몸체를 향하는 캐리어 기판의 제1주요면에 배치된다. 바람직하게는, 도핑 구간은, p형 도핑된 부분 영역 및 n형 도핑된 부분 영역이 서로 인접하고 캐리어 기판의 주요면에 대해 평행한 방향에서 나란히 배치되도록 형성된다. 도핑 구간의 p형 도핑된 부분 영역을 제1전기 전도 연결층과 연결하고, n형 도핑된 부분 영역을 제2전기 전도 연결층과 연결하기 위해, 도핑 구간은 반드시 캐리어 기판 내의 관통부까지 도달할 필요는 없다. 오히려, 도핑 구간은 캐리어 기판의 제1주요면에서 유리하게는 땜납층에 인접할 수 있고, 상기 땜납층은 제1전기 전도 연결층을 반도체 몸체의 n형 접촉부와 전기 전도적으로 연결하며, 도핑 구간의 n형 도핑된 영역은 제2전기 전도 연결층을 반도체 몸체의 p형 접촉부와 전기 전도적으로 연결하는 땜납층에 인접할 수 있다.
다른 유리한 실시예에서, 광전 소자의 에피텍셜 층 시퀀스는 성장 기판을 포함하지 않는다. 즉 소위 박막 발광 다이오드 칩을 가리키는데, 상기 칩에서 에피텍셜 층 시퀀스의 성장을 위해 사용된 성장 기판은 반도체 몸체와 캐리어 기판의 결합 이후에 분리되었다. 광전 소자를 제조하는 방법에서, 제1단계에서 복수의 반도체 몸체들 및 캐리어 기판으로 사용되는 반도체 웨이퍼로 이루어진 결합물이 제조된다. 이후, 캐리어 기판에서 측면 플랭크의 제1부분 영역들이 생성되고, 이때 제1부분 영역에서 측면 플랭크는 캐리어 기판의 주요면에 대해 경사진다. 이후 단계에서, 제1부분 영역의 측면 플랭크 상에 전기 절연층이 적층된다. 이후, 반도체 웨이퍼는 개별 광전 소자들로 분할되고, 이때 상기 분할 시 측면 플랭크의 제2영역이 형성되며, 상기 제2영역은 전기 절연층을 구비하지 않는다.
이하, 본 발명은 도 1 및 2와 관련하고 실시예에 의거하여 더 상세히 설명된다.
도 1은 본 발명의 실시예에 따른 광전 소자의 개략적 횡단면도이다.
도 2a 내지 2d는 광전 소자의 제조를 위한 방법의 실시예에서 중간 단계들의 개략도이다.
도면에 도시된 요소들 및 상기 요소들 간의 크기비는 척도에 맞는 것으로 볼 수 없다.
도 1에 도시된 본 발명에 따른 광전 소자의 실시예에서, 상기 소자는 LED를 가리킨다. LED는 반도체 몸체(1)를 포함하고, 반도체 몸체는 복사를 방출하는 활성층(4)을 구비한 에피텍셜 층 시퀀스(2)를 포함한다. 활성층(4)은 복사 생성을 위해 예를 들면 pn접합 또는 단일 양자 우물 구조 또는 다중 양자 우물 구조를 포함할 수 있다. 활성층(4)은 p형 도핑된 반도체 영역(3)과 n형 도핑된 반도체 영역(5) 사이에 배치되어 있다. 반도체 몸체(1)의 측면 플랭크는 유리하게는 절연층(13)을 구비한다.
반도체 몸체(1)는 상기 반도체 몸체(1)로부터의 복사 아웃커플링을 개선하기 위해, 상기 반도체 몸체의 복사 출사면(22)에서 거칠어지거나 구조물(17)을 구비할 수 있다. 복사 출사면(22)에서 반도체 몸체의 구조화 또는 거칠기화(roughening)는 특히 식각 공정에 의해 실시할 수 있다.
상기 실시예에 따른 LED는 소위 박막 LED를 가리키고, 상기 LED 중에 상기 에피텍셜 층 시퀀스(2)의 성장을 위해 사용된 성장 기판은 차후에 에피텍셜 층 시퀀스(2)로부터 분리되었다. 본래 성장 기판이 반도체 몸체(1)로부터 분리된 측에는 이제 복사 출사면(22)이 위치한다.
복사 출사면(22)에 대향된 표면에서 반도체 몸체(1)는 납땜 결합(7)을 이용하여 캐리어 기판(6)과 결합한다. 소자의 제조 시, 반도체 몸체(1)와 캐리어 기판(6)의 결합은 바람직하게는, 본래 성장 기판이 이제 복사 출사면(22)으로 사용되는 반도체 몸체(1)의 표면으로부터 분리되기 전에, 이루어진다. 이와 달리, 캐리어 기판(6)은 예를 들면 질화물 화합물 반도체 물질계인 에피텍셜 층 시퀀스(2)의 에피택시얼 성장을 위한 성장 기판으로 적합하지 않아도 되므로, 캐리어 기판에 있어서 비교적 물질 선택의 자유도가 크다. 특히, 캐리어 기판은 비교적 낮은 비용 및/또는 양호한 열 전도도를 특징으로 하는 것이 선택될 수 있다.
납땜 결합(7)은 예를 들면 캐리어 기판 상에 적층되며 특히 Au층을 가리킬 수 있는 땜납층(7a) 및 반도체 몸체(1) 상에 적층되며 특히 AuSn층을 가리킬 수 있는 땜납층(7b)으로 형성될 수 있다. 캐리어 기판(6) 상에 적층된 땜납층(7a) 및 반도체 몸체(1) 상에 적층된 땜납층(7b)은 납땜 결합(7)의 제조 시 가능한 한 상호 용융될 수 있고, 따라서 광전 소자 내에서 더 이상 개별층들로서 인지할 수 없어야 한다.
캐리어 기판(6)은 반도체 몸체(1)를 향하는 제1주요면(11) 및 반도체 몸체를 향하는 방향과 반대 방향을 향하는 제2주요면(12)을 포함한다. 캐리어 기판(6) 안에 제1관통부(8a)가 형성되고, 상기 관통부를 통해 제1전기 전도 연결층(9a)은 캐리어 기판(6)의 제1주요면(11)으로부터 제2주요면(12)까지 이어진다. 또한, 캐리어 기판(6) 안에 제2관통부(8b)가 형성되고, 상기 관통부를 통해 제2전기 전도 연결층(9b)은 캐리어 기판(6)의 제1주요면(11)으로부터 제2주요면(12)까지 이어진다. 전기 전도 연결층들(9a, 9b)은 예를 들면 Au 또는 CuW를 포함할 수 있다.
캐리어 기판(6)은 반도체 물질로 형성된다. 특히, 캐리어 기판(6)은 규소 기판일 수 있다. 예를 들면 규소와 같은 반도체 물질 소재의 캐리어 기판(6)을 사용하면, 상기 캐리어 기판(6)은 비용이 비교적 효과적이고, 비교적 간단하게 표준화된 반도체 공정을 이용하여 가공될 수 있다는 이점이 있다.
광전 소자 내에서 단락을 방지하기 위해, 캐리어 기판(6)의 제1주요면(11) 및 제2주요면(12)은 연결층들(9a, 9b)로 채워진 관통부들(8a, 8b)을 제외하고 전기 절연층(13)을 구비한다. 캐리어 기판(6)의 반도체 물질을 연결층들(9a, 9b)로부터 절연시키기 위해, 관통부들(8a, 8b)의 내벽도 각각 전기 절연층(13)을 구비한다.
캐리어 기판(6)의 관통부들(8a, 8b)에서 전기 전도 연결층들(9a, 9b)의 제조는 예를 들면, 우선 금속배선층들(16), 예를 들면 Au 금속배선들이 절연층(13)을 구비한 관통부들(8a, 8b)의 내벽들 상에 적층되는 방식으로 이루어질 수 있다. 연결층들(9a, 9b)은 예를 들면 관통부들(8a, 8b)에서 갈바닉(galvanic)으로 생성되며, 이때 금속배선들(16)은 성장층들로서 사용된다.
연결층들(9a, 9b)의 제조를 위한 다른 유리한 실시예는, 액체 금속으로서의 땜납을 관통부들(8a, 8b) 안으로 가압하는 것에 있다(liquid solder fill). 이러한 공정은 갈바닉 공정에 비해 더 간단하고 더 신속하다.
두 전기 전도 연결층들(9a, 9b)은 반도체 몸체(1)의 전기 접촉을 위해 사용된다. 예를 들면, 제1전기 전도 연결층(9a)은 에피텍셜 층 시퀀스(2)의 n형 도핑된 반도체 영역(5)과 전기 전도적으로 연결되고, 그리고 제2전기 전도 연결층(9b)은 p형 도핑된 반도체 영역(3)과 전기 전도적으로 연결된다.
제2전기 전도 연결층(9b)과 에피텍셜 층 시퀀스(2)의 p형 도핑된 영역(3) 사이의 전기 전도 연결은 반도체 몸체(1)와 캐리어 기판(6) 사이에 배치된 납땜 결합(7)에 의해 이루어질 수 있다. 특히, 제2전기 전도 연결층(9b)은 p형 도핑된 반도체 영역(3)과 전기적으로 연결된, 납땜 결합(7)의 영역에 인접한다. p형 도핑된 반도체 영역(3)은 도면에 도시된 바와 같이 반드시 납땜 결합(7)에 직접 접해 있지 않아도 된다. 오히려, p형 도핑된 반도체 영역(3)과 납땜 결합(7) 사이에 부가적 층들이 배치될 수 있고, 특히 거울층(미도시)이 배치될 수 있으며, 상기 거울층은 활성층(4)으로부터 캐리어 기판의 방향으로 방출된 복사를 복사 출사면(22) 쪽으로 유도한다. 거울층에 대해 부가적으로, p형 도핑된 반도체 영역(3)과 납땜 결합(7) 사이에 부가적 층들이 더 배치될 수 있으며, 예를 들면 장벽층, 습윤층, 또는 부착 증진층이 있고, 이러한 층들은 예를 들면 납땜 결합(7)의 땜납 물질이 거울층 안으로 확산되는 것을 방지하거나 반도체 몸체(1)가 땜납 물질로 습윤되는 것을 개선한다.
제1전기 전도 연결층(9a)은 유리하게는 n형 도핑된 반도체 영역(5)과 전기 전도적으로 연결된다. 이는 예를 들면, 납땜 결합(7)의 부분 영역이 절연층(23)에 의해 나머지 납땜 결합(7) 및 p형 도핑된 반도체 영역(3)으로부터 절연됨으로써 이루어질 수 있다. 납땜 결합(7)의 상기 영역으로부터 관통 접촉부(15)는 에피택셜 층 시퀀스(2)를 관통한 관통부를 지나 n형 도핑된 반도체 영역(5)까지 이어진다. 관통 접촉부(15)는 절연층(23)에 의해 p형 도핑된 반도체 영역(3) 및 활성층(4)으로부터 절연된다. 절연층(23)은 납땜 결합(7)의 영역에서 2개의 중공들(21)을 포함하고, 상기 중공들은, 납땜 결합(7)의 제조 시 반도체 몸체(1) 상에 적층된 땜납층(7b) 및 캐리어 기판(6)상에 적층된 땜납층(7a)이 각각 반도체 몸체(1) 및 캐리어 기판(6)상에 적층된 절연층(23)보다 더 두꺼움으로써 생성될 수 있다.
활성 영역(4)을 통해 이어진 관통 접촉부(15)를 이용하는 광전 소자의 접촉은 n형 도핑된 반도체 영역(15)의 접촉뿐만 아니라 p형 도핑된 반도체 영역(3)의 접촉도 캐리어 기판(6)을 향하는 반도체 몸체(1)의 측으로부터 이루어진다는 이점이 있다. 광전 소자의 복사 출사면(22)은, 유리하게는, 예를 들면 본딩 패드, 접촉 금속배선 또는 연결 와이어와 같은 전기적 접촉 부재를 포함하지 않는다. 이러한 방식으로, 복사 출사면(22)에 위치한 접촉 부재에 의해 복사가 흡수되는 경우가 방지된다.
반도체 몸체(1)와 대향된 캐리어 기판(6)의 제2주요면(12)에서는 관통부들(8a, 8b)을 통해 이어진 전기 전도 연결층들(9a, 9b)이 유리하게도 외부로부터 연결될 수 있다. 특히, 전기 전도 연결층들(9a, 9b)은 캐리어 기판(6)의 제2주요면에서 예를 들면 도체판(18)의 도전로들(19)과 연결될 수 있다. 전기 전도 연결층들(9a, 9b)은 예를 들면 캐리어 기판(6)의 제2주요면(12)에서 각각 금속배선층(24), 예를 들면 니켈층을 구비할 수 있고, 상기 니켈층은 각각 땜납층(20)과 함께 도체판(18)의 도전로들(19)과 연결될 수 있다. 즉, 광전 소자는 유리하게도 표면 실장 가능하다.
광전 소자가 반도체 물질 소재의 캐리어 기판(6) 및 상기 반도체 몸체(1)에 대향된 제2주요면에 위치한 2개의 연결 접촉부들을 포함함으로써, 캐리어 기판(6)의 측면 플랭크(10)를 경유하여 전류가 안내될 때, 두 전기 전도 연결층들(9a, 9b) 사이에서 또는 도체판(18)의 도전로들(19) 사이에서 단락이 발생할 수 있다. 이는, 특히, 도체판(18)의 도전로들(19) 상에 광전 소자가 납땜될 때 땜납층(20)이 캐리어 기판(6)의 측면 플랭크(10)의 영역 안에 도달할 수 있는 경우이다. 상기와 같은 단락을 방지하기 위해, 측면 플랭크(10)는 적어도 부분 영역(10a)에서 전기 절연층(13)을 구비한다. 즉, 전기 절연층(13)은 캐리어 기판(6)의 주요면(11, 12) 및 관통부들(8a, 8b)의 내벽 상에 적층될 뿐만 아니라, 적어도 측면 플랭크(10)의 부분 영역(10a) 상에도 적층된다. 전기 절연층(13)이 적층된, 측면 플랭크(10)의 부분 영역(10a)은 유리하게는 캐리어 기판(6)의 제2주요면(12)에 인접하는데, 왜냐하면 상기 위치에서는 가능한 한 측면 플랭크(10)까지 올라가는 땜납층(20)에 의해 단락의 위험이 가장 크기 때문이다.
반도체 몸체(1)와의 납땜 결합(7)에 인접한 측면 플랭크(10)의 부분 영역(10b)이 절연층(13)에 의해 덮이지 않으면, 단락의 위험이 더 낮다. 절연층(13)으로 덮이지 않은, 측면 플랭크(10)의 부분 영역(10b)은 예를 들면, 광전 소자의 제조 시 우선 다수의 반도체 몸체들(1)이 규소 소재이면서 캐리어 기판(6)으로 사용되는 반도체 웨이퍼와 결합하고, 반도체 웨이퍼가 차후에 개별 광전 소자들로 개별화됨으로써 생성될 수 있다. 이 경우, 절연층(13)에 의해 덮이지 않은 측면 플랭크의 부분 영역들(10b)은 반도체 웨이퍼가 분할된 영역들이다. 절연층(13)으로 덮이지 않은, 측면 플랭크(10)의 부분 영역(10b)은, 바람직하게는, 캐리어 기판(6)의 제1주요면에 대해 수직이다.
측면 플랭크(10)의 부분 영역(10a) 상에 그리고 절연층(13)을 구비한 나머지 캐리어 기판(6) 영역들 상에 전기 절연층(13)을 적층하는 것은, 바람직하게는 열 산화 및/또는 코팅 방법을 이용하며, 이때 특히 CVD 방법이 적합하다. 절연층(13)은 규소 산화물층일 수 있고, 예를 들면 SiO2 소재일 수 있다. 규소 산화물층은 규소 소재의 캐리어 기판(6) 상에 유리하게도 열 산화에 의해 제조될 수 있다. 또는, 특히 규소질화물층이 적합한데, 이때 규소질화물은 화학량론적 또는 비화학량론적 조성물 SiNx을 포함할 수 있다.
절연층(13)으로 덮인 측면 플랭크(10)의 부분 영역(10a)은, 바람직하게는, 캐리어 기판(6)의 주요면들(11, 12)에 대해 경사진다. 특히, 측면 플랭크의 제1부분 영역(10a)은 캐리어 기판(6)의 제2주요면(12)에 대해 둔각(α)을 이룰 수 있다. 둔각(α)은 바람직하게는 100°이상 135°이하이다. 측면 플랭크(10)의 제1부분 영역(10a)이 캐리어 기판(6)의 제2주요면에 대해 경사짐으로써, 제1부분 영역(10a)이 절연층(13)으로 코팅되는 것이 용이해진다. 코팅은 특히 캐리어 기판(6)의 제2주요면(12)이 배치된 측에서부터 실시할 수 있고, 유리하게는 특히 웨이퍼 상태일 때, 즉 캐리어 기판(6)으로 사용된 반도체 웨이퍼가 개별 광전 소자들로 분할되기 전에 실시할 수 있다. 이 경우 코팅 공정 이후에야 비로소 분할이 이루어지므로, 측면 플랭크(10)의 제2부분 영역들(10b)은 코팅되지 않은 채로 남아 있고, 상기 영역들은 분리면들로서 사용된다.
유리하게는, 절연층(13)을 구비한 측면 플랭크의 부분 영역(10a)의 높이는 캐리어 기판(6)의 전체 높이의 적어도 30%이다. 측면 플랭크의 경사진 부분 영역(10a)의 높이는 캐리어 기판(6)의 주요면들(11, 12)에 대해 수직인 방향으로 투사된 것을 의미할 수 있다. 특히, 절연층을 구비한 측면 플랭크의 부분 영역(10a)의 높이는 캐리어 기판(6)의 높이의 10% 내지 50%일 수 있다. 예를 들면, 부분 영역(10a)의 높이는 20 ㎛ 이상 100 ㎛ 이하일 수 있다. 캐리어 기판(6)의 높이는 예를 들면 약 150 ㎛일 수 있다.
광전 소자의 활성 영역(4)을 정전기 방전에 의한 높은 역 전압으로부터 보호하기 위해, 캐리어 기판(6)에는 도핑 구간(14)이 형성되고, 상기 도핑 구간은 보호 다이오드를 형성한다. 도핑 구간(14)은 p형 도핑된 영역(14a) 및 n형 도핑된 영역(14b)을 포함하고, 상기 영역들은 서로 접하며 pn 접합을 형성한다. 바람직하게는, 도핑 구간(14)은 캐리어 기판(6)의 제1주요면(11)에 배치된다. 또는, 도핑 구간(14)이 캐리어 기판(6)의 제2주요면(12)에 생성될 수도 있다.
도핑 구간(14)의 p형 도핑된 영역(14a) 및 n형 도핑된 영역(14b)은 각각 캐리어 기판 안으로의 이온 주입에 의해 생성될 수 있다. 캐리어 기판(6)이 규소 기판이면, 예를 들면 p형 도핑된 부분 영역은 B의 주입에 의해, n형 도핑된 영역은 P의 주입에 의해 생성될 수 있다.
도핑 구간(14)의 p형 도핑된 영역(14a)은 제1전기 전도 연결층(9a)과 연결된다. 도핑 구간(14)의 n형 도핑된 영역(14b)은 제2전기 전도 연결층(9b)과 연결된다. 전기적 연결은, 제1전기 전도 연결층(9a)과 결합한 땜납층(7)의 부분이 p형 도핑된 부분 영역(14a)에 인접하고, 절연층(23)을 이용하여 상기 제1전기 전도 연결층(9a)으로부터 절연된 상기 땜납층(7)의 다른 부분은 제2전기 전도 연결층(9b)과 결합함으로써 발생한다.
제1전기 전도 연결층(9a)이 관통 접촉(15)을 경유하여 n형 도핑된 반도체 영역(5)과 연결되고, 제2전기 전도 연결층(9b)이 광전 소자의 p형 도핑된 반도체 영역(3)과 연결됨으로써, 도핑 구간(14)은 pn접합을 형성하고, 상기 pn접합은 광전 소자의 pn접합에 대해 반평행으로 접속된다. 캐리어 기판(6) 내의 도핑 구간(14)에 의해 형성된 pn접합은, 전기 전도 연결층들(9a, 9b)에 전압이 인가되고 상기 전압이 광전 소자의 활성층(4)의 역방향으로 분극될 때, 순 방향으로 분극된다. 따라서, 도핑 구간(14)은 광전 소자를 위한 ESD 보호 다이오드를 형성한다.
캐리어 기판(6)의 측면 플랭크가 반도체 물질로부터 절연되고, 캐리어 기판(6) 안에 ESD 보호 다이오드가 집적됨으로써, 광전 소자는 무엇보다도 단락 및 정전기 방전(ESD)에 대한 더 낮은 민감도를 특징으로 한다.
본 명세서에 기술된 광전 소자를 제조하는 방법에서, 바람직하게는, 다수의 광전 소자들이 캐리어 기판(6)으로 사용되는 반도체 웨이퍼 상에 동시에 제조된다. 도 2a에 도시된 중간 단계에서, 캐리어 기판(6)으로 사용되는 반도체 웨이퍼 및 복수의 반도체 몸체들(1)로 구성된 결합물이 제조되어 있다. 반도체 몸체(1) 및 캐리어 기판(6)에 관한 상세사항은 도 1에 도시된 실시예에 상응하므로, 다시 더 상세히 설명하지 않는다.
도 2b에 도시된 중간단계에서, 캐리어 기판의 제1부분 영역(10a)에서 경사진 측면 플랭크가 생성되어 있고, 상기 제1부분 영역은 캐리어 기판(6)의 제2주요면(12)에 인접한다. 이러한 일은, 특히, V형 리세스(recesses)(25)가 캐리어 기판(6)의 제2주요면(12)에 있어서 상기 캐리어 기판(6)이 차후에 개별 소자들로 분할되어야 하는 지점들에서 생성됨으로써 일어날 수 있다. V형 리세스(25)는 수직 방향에서 반도체 몸체들(1) 사이의 공간에 대향된다.
도 2c에 도시된 중간 단계에서, V형 리세스(25)는 전기 절연 코팅(13)을 구비하고 있다. 코팅은 아직 웨이퍼 결합물일 때, 즉 캐리어 기판(6)이 개별 광전 소자들로 분할되기 전에 실시한다. 전기 절연 코팅(13)의 적층 이후, 캐리어 기판(6)은 반도체 몸체들(1) 사이에서 분할된다. 도 2c에는 이러한 점이 파선(26)으로 표시되어 있다.
이러한 방식으로, 도 2d에 도시된 바와 같이 캐리어 기판(6) 상에 반도체 몸체(1) 각각을 포함하는 광전 소자들이 생성된다. 완성된 광전 소자들은 각각의 캐리어 기판(6)을 포함하고, 상기 캐리어 기판의 측면 플랭크(10)는 제1부분 영역(10a)에서 상기 캐리어 기판(6)의 주요면들(11, 12)에 대해 경사져 있으며, 전기 절연 코팅(13)을 구비한다. 측면 플랭크의 제2부분 영역(10b)은 캐리어 기판(6)의 분할에 의해 생성되어 있으며 코팅되지 않은 상태이다. 바람직하게는, 측면 플랭크(10)의 제2부분 영역(10b)은 캐리어 기판(6)의 제2주요면(12)에 대해 수직이다.
본 발명은 실시예에 의거한 설명에 의하여 한정되지 않는다. 오히려, 본 발명은 각각의 새로운 특징 및 특징들의 각 조합을 포함하고, 이러한 점은 특히, 상기 특징 또는 상기 조합이 그 자체로 명백하게 특허청구범위 또는 실시예들에 제공되지 않더라도, 특허청구범위에서의 특징들의 각 조합을 포괄한다.

Claims (15)

  1. 복사를 생성하는 활성층(4)을 갖는 에피텍셜 층 시퀀스(2)를 구비한 반도체 몸체(1), 및 납땜 결합(7)을 이용하여 상기 반도체 몸체(1)와 결합한 캐리어 기판(6)을 포함하는 광전 소자에 있어서,
    상기 캐리어 기판(6)은 제1관통부(8a) 및 제2관통부(8b)를 포함하고,
    상기 제1관통부 및 상기 제2관통부에 의하여, 제1전기 전도 연결층(9a) 및 제2전기 전도 연결층(9b)은 상기 반도체 몸체(1)를 향하는 상기 캐리어 기판(6)의 제1주요면(11)으로부터 상기 반도체 몸체(1)를 향하는 방향과 반대 방향을 향하는 상기 캐리어 기판(6)의 제2주요면(12)까지 이어지고,
    상기 캐리어 기판(6)은 반도체 물질을 포함하고,
    상기 캐리어 기판(6)은 측면 플랭크들(10)을 포함하고,
    상기 측면 플랭크들은 적어도 제1부분 영역(10a)에서 상기 캐리어 기판(6)의 주요면들(11, 12)에 대해 경사지며, 그리고
    상기 측면 플랭크들(10)은 상기 제1부분 영역(10a)에 전기 절연층(13)을 구비하는 것을 특징으로 하는 광전 소자.
  2. 청구항 1에 있어서,
    상기 제1부분 영역(10a)은 상기 캐리어 기판(6)의 제2주요면(12)에 인접한 것을 특징으로 하는 광전 소자.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제1부분 영역(10a)의 높이는 상기 캐리어 기판(6)의 높이의 10% 내지 50%인 것을 특징으로 하는 광전 소자.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 측면 플랭크들(10)의 제1부분 영역(10a)은 10 ㎛ 내지 100 ㎛의 높이를 가지는 것을 특징으로 하는 광전 소자.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 캐리어 기판(6)은 규소 기판인 것을 특징으로 하는 광전 소자.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 전기 절연층(13)은 규소산화물 또는 규소질화물을 포함하는 것을 특징으로 하는 광전 소자.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 캐리어 기판(6)의 횡단면이 상기 제2주요면(12) 쪽으로 갈수록 뾰족해지도록, 상기 캐리어 기판(6)의 측면 플랭크들(10)은 상기 제1부분 영역(10a)에서 상기 캐리어 기판(6)의 주요면들(11, 12)에 대해 경사지는 것을 특징으로 하는 광전 소자.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 측면 플랭크들(10)은 상기 제1부분 영역(10a)에서 상기 캐리어 기판(6)의 제2주요면(12)에 대해 100°이상 135°이하의 둔각(α)을 형성하는 것을 특징으로 하는 광전 소자.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 측면 플랭크들(10)은 상기 캐리어 기판(6)의 제1주요면(11)에 인접한 제2부분 영역(10b)을 포함하고,
    상기 제2부분 영역은 상기 제1주요면(11)에 대해 수직인 것을 특징으로 하는 광전 소자.
  10. 청구항 9에 있어서,
    상기 측면 플랭크들(10)의 제2부분 영역(10b)은 절연층을 구비하지 않는 것을 특징으로 하는 광전 소자.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 캐리어 기판(6)은, 상기 전기 전도 연결층들(9a, 9b) 사이에, 상기 제1주요면(11) 또는 상기 제2주요면(12)에 보호 다이오드를 형성하기 위한 도핑 구간(14)을 포함하는 것을 특징으로 하는 광전 소자.
  12. 청구항 11에 있어서,
    상기 캐리어 기판(16)은 도핑되어 있지 않고,
    상기 도핑 구간(14)은 p형 도핑된 영역(14a) 및 n형 도핑된 영역(14b)을 포함하고,
    상기 제1전기 전도 연결층(9a)은 상기 도핑 구간(14)의 p형 도핑된 영역(14a)과 전기 전도적으로 연결되고,
    상기 제2전기 전도 연결층(9b)은 상기 도핑 구간(14)의 n형 도핑된 영역(14b)과 전기 전도적으로 연결되는 것을 특징으로 하는 광전 소자.
  13. 청구항 12에 있어서,
    상기 에피텍셜 층 시퀀스(2)는 p형 도핑된 반도체 영역(3) 및 n형 도핑된 반도체 영역(5)을 포함하고,
    상기 제1전기 전도 연결층(9a)은 상기 n형 도핑된 반도체 영역(5)과 전기 전도적으로 연결되고,
    상기 제2전기 전도 연결층(9b)은 상기 p형 도핑된 반도체 영역(3)과 전기 전도적으로 연결되는 것을 특징으로 하는 광전 소자.
  14. 청구항 11 내지 청구항 13 중 어느 한 항에 있어서,
    상기 도핑 구간(14)은 상기 캐리어 기판(6)의 제1주요면(11)에 배치되는 것을 특징으로 하는 광전 소자.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 따른 광전 소자를 제조하는 방법에 있어서,
    복수의 반도체 몸체들(1), 및 캐리어 기판(6)으로 사용되는 반도체 웨이퍼로 구성된 결합물을 제조하는 단계;
    상기 캐리어 기판(6) 내에 측면 플랭크들(10)의 제1부분 영역(10a)을 생성하는 단계;
    상기 제1부분 영역(10a)에서 상기 측면 플랭크들(10) 상에 전기 절연층(13)을 적층하는 단계; 및
    상기 반도체 웨이퍼를 개별 광전 소자들로 분할하는 단계를 포함하고,
    상기 측면 플랭크들은 상기 제1부분 영역에서 상기 캐리어 기판(6)의 주요면들(11, 12)에 대해 경사지고,
    상기 분할 단계에서 상기 측면 플랭크들(10)의 제2부분 영역(10b)이 형성되고,
    상기 제2부분 영역은 전기 절연층을 구비하지 않는 것을 특징으로 하는 광전 소자 제조 방법.
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