KR20120036446A - 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법 - Google Patents

보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR20120036446A
KR20120036446A KR1020100098118A KR20100098118A KR20120036446A KR 20120036446 A KR20120036446 A KR 20120036446A KR 1020100098118 A KR1020100098118 A KR 1020100098118A KR 20100098118 A KR20100098118 A KR 20100098118A KR 20120036446 A KR20120036446 A KR 20120036446A
Authority
KR
South Korea
Prior art keywords
board
reject
unit
unit substrate
substrate
Prior art date
Application number
KR1020100098118A
Other languages
English (en)
Inventor
문태호
신화수
한준수
박지민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100098118A priority Critical patent/KR20120036446A/ko
Priority to US13/195,289 priority patent/US20120087099A1/en
Publication of KR20120036446A publication Critical patent/KR20120036446A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09936—Marks, inscriptions, etc. for information
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법을 제공한다. 이 보드 온 칩 패키지용 인쇄회로기판은 각 단위 기판 내에 리젝트 마킹부를 구비하여, 리젝트 마크의 인식 오류를 줄일 수 있다.

Description

보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법{Printed circuit board for board-on-chip package, the package and method of fabricating the same}
본 발명은 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법에 관한 것이다.
최근의 전자 기기는 종래에 비하여 소형화되어 가고 있으며, 이를 위하여 더욱 소형이고 고성능인 반도체 칩 패키지가 요구되고 있다. 이러한 추세에 따라 반도체 칩 패키지는 주로 패키지 내에 복수개의 반도체 칩을 상하로 적층하거나 또는 평면상에 배열된 형태로 내장하는 멀티칩 패키지, 또는 기판에 직접 반도체 칩을 부착하고 이를 밀봉하여 크기를 감소시킨 보드 온 칩 패키지 등이 사용되고 있다. 보드 온 칩(BoC : Board on Chip, 이하 '보드 온 칩'이라고 한다)은 반도체를 리드프레임을 통해 기판에 장착하는 기존방식과 달리, 반도체 칩 자체를 기판에 직접 실장함으로써 D램 고속화에 따른 열적ㆍ전기적 성능 손실을 최소화 할 수 있어 DDR(Digital Disk Recorder)2 등 D램 고속화에 적합한 차세대 고속 반도체용 기판으로 주목 받고 있다. 현재 D램의 용량은 128MB, 256MB, 512MB, 1GB, 2GB 등으로 빠르게 용량이 증가하고 있으며 이에 대응하기 위해서는 기판의 두께 감소를 통해 전기적 손실을 최소화 하고 제품의 신뢰성을 확보하여야 한다.
본 발명이 해결하고자 하는 과제는 리젝트 마크(reject mark)의 인식 오류를 방지할 수 있는 보드 온 칩 패키지용 인쇄회로기판을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 리젝트 마크(reject mark)의 신뢰성 있는 보드 온 칩 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 리젝트 마크의 인식 오류를 방지할 수 있는 보드 온 칩 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 보드 온 칩 패키지용 인쇄회로기판은, 복수의 단위 기판을 포함하는 스트립 레벨로 마련되고, 각 단위 기판의 불량 유무를 판별하기 위한 리젝트 마킹부를 포함하되, 상기 리젝트 마킹부는 각 단위 기판 내에 위치하는 것을 특징으로 한다.
상기 단위 기판은 회로 영역과 주변 영역을 포함할 수 있으며, 상기 리젝트 마킹부는 바람직하게는 상기 주변 영역에 위치할 수 있다.
상기 단위 기판은 회로패턴과 이에 연결되는 도금 인입선을 포함할 수 있으며, 상기 리젝트 마킹부는 상기 도금 인입선에 연결될 수 있다.
상기 리젝트 마킹부는 원형, 각형 및 십자가형을 포함하는 그룹에서 선택되는 적어도 하나의 형태를 가질 수 있다.
상기 단위 기판은 솔더볼이 부착되는 면과 반도체 칩이 실장되는 면을 포함할 수 있으며, 상기 리젝트 마킹부는 바람직하게는 상기 솔더볼이 부착되는 면에 위치할 수 있다.
상기 단위기판은 개구부 영역을 포함할 수 있으며, 상기 리젝트 마킹부는 상기 개구부 영역에 인접하여 위치할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 보드 온 칩 패키지는, 리젝트 마킹부와 개구부를 포함하는 단위 기판; 및 상기 단위 기판의 일면에 실장되는 반도체 칩을 포함하되, 상기 개구부를 통해 상기 반도체 칩과 상기 단위 기판이 전기적으로 연결되는 것을 특징으로 한다.
상기 또 다른 과제를 달성하기 위한 본 발명에 따른 보드 온 칩 패키지의 제조 방법은, 제 1 면과 대향되는 제 2 면을 포함하며 복수개의 단위 기판들을 가지는 스트립 레벨의 베이스 기판을 준비하는 단계; 각 단위 기판에 있어서 상기 제 1 면 상에 회로 패턴, 도금인입선 및 리젝트 마킹부를 형성하는 단계; 상기 제 1 면 상에 상기 회로 패턴과 상기 도금인입선의 일부 및 상기 리젝트 마킹부를 노출시키는 제 1 절연막을 형성하고 상기 제 2 면 상에 제 2 절연막을 형성하는 단계; 및 상기 도금인입선의 노출된 일부에 전기를 연결하여 상기 노출된 회로 패턴의 일부와 리젝트 마킹부 상에 각각 도금층을 형성하는 단계를 포함한다.
상기 방법은, 각각의 단위 기판에 있어서, 상기 도금 인입선의 일부 및 그 이하의 상기 베이스 기판을 제거하여 개구부를 형성하는 단계; 및 상기 각각의 단위 기판을 검사하여 불량이 발견된 단위 기판에 대하여 리젝트 마크를 해당 불량 단위 기판의 리젝트 마킹부에 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 각각의 단위 기판에 있어서, 상기 제 2 면 상에 반도체 칩을 실장하는 단계; 및 상기 개구부를 통해 상기 반도체 칩과 상기 회로 패턴을 전기적으로 연결시키는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 보드 온 칩 패키지용 인쇄회로기판은 각 단위 기판 내에 리젝트 마킹부를 구비하여, 리젝트 마크의 인식 오류를 줄일 수 있다.
본 발명의 다른 예에 따른 보드 온 칩 패키지는 각 단위 기판 내에 리젝트 마킹부를 구비하여, 불량 기판을 판별하기 용이하여 신뢰성을 향상시킬 수 있다.
본 발명의 또 다른 예에 따른 보드 온 칩 패키지의 제조 방법은 단위 기판 내에 리젝트 마킹부를 형성하여 인식 오류를 줄이고 불량 기판을 정확히 판별하여 정상적인 기판이 불량 기판으로 인식되는 것을 막아 수율을 증대시킬 수 있다.
도 1은 본 발명의 일 예에 따른 보드 온 칩 패키지용 스트립 레벨 기판의 평면도이다.
도 2a는 도 1의 A 부분 안에 위치하는 단위 기판의 평면도이다.
도 2b 및 2c는 도 2a를 각각 I-I' 선과 II-II'선으로 자른 단면도들이다.
도 3a는 도 2a의 단위 기판에 리젝트 마크를 표시한 평면도이다.
도 3b는 도 3a를 II-II'선으로 자른 단면도이다.
도 4a과 5a는 도 2a의 단위 기판을 형성하는 과정을 나타내는 평면도들이다.
도 4b 및 5b는 각각 도 4a와 5a를 I-I' 선으로 자른 단면도들이다.
도 4c 및 5c는 각각 도 4a와 5a를 II-II' 선으로 자른 단면도들이다.
도 6a, 7a 및 8a는 본 발명의 일 예에 따른 보드 온 칩 패키지를 형성하는 과정을 순차적으로 나타내는 평면도들이다.
도 6b, 7b 및 8b는 각각 도 6a, 7a 및 8a를 I-I' 선으로 자른 단면도들이다.
도 6c, 7c 및 8c는 각각 도 6a, 7a 및 8a를 II-II' 선으로 자른 단면도들이다.
도 9 및 도 10은 본 발명의 다른 예들에 따른 보드 온 칩 패키지용 스트립 레벨 기판들의 평면도들이다.
도 11은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 12는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 13은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 예에 따른 보드 온 칩 패키지용 스트립 레벨 기판의 평면도이다.
도 1을 참조하면, 본 발명의 일 예에 따른 보드온 칩 패키지용 스트립 레벨의 인쇄회로기판(10)은 복수개의 단위 기판들(100)을 포함한다. 각각의 상기 단위 기판들(100)은 회로 영역(C)과 주변 영역(R)을 포함하고 상기 회로 영역(C)의 중심부에는 개구부(112)가 위치한다. 본 발명의 상기 스트립 레벨의 인쇄회로기판(10)에서는 상기 단위 기판들(100)의 가장자리인 프레임(12)에 각 단위 기판(100)의 불량 유무를 판별하기 위한 리젝트 마킹부가 존재하지 않는다. 본 발명에 따른 보드 온 칩 패키지용 스트립 레벨 기판(10)에서는 리젝트 마킹부가 각 단위 기판(100) 내에 존재한다. 이를 이하에서 구체적으로 설명하기로 한다.
도 2a는 도 1의 A 부분 안에 위치하는 단위 기판의 평면도이다. 도 2b 및 2c는 도 2a를 각각 I-I' 선과 II-II'선으로 자른 단면도들이다.
도 2a 내지 도 2c를 참조하면, 보드 온 칩 패키지용 단위기판(100)은 회로 영역(C)과 그 주변에 해당하는 주변 영역(R)을 포함하는 베이스 기판(102)을 포함한다. 상기 베이스 기판(102)은 절연 물질을 포함할 수 있다. 상기 베이스 기판(102)은 제 1 면(101a)과 대향되는 제 2 면(101b)을 포함한다. 상기 제 1 면(101a) 상에서 상기 회로 영역(C) 안에는 회로 패턴들(104c)이 배치된다. 상기 제 1 면(101a) 상에서 상기 주변 영역(R) 안에는 리젝트 마킹부(104r)가 배치된다. 상기 주변 영역(R)의 가장자리 모서리에는 정렬마크(S)가 배치될 수 있다. 상기 제 1 면(101a) 상에서 상기 회로 영역(C)과 상기 주변회로 영역(R)을 가로질러 도금인입선(104ℓ)이 배치된다. 상기 도금 인입선(104ℓ)은 상기 리젝트 마킹부(104r)와 연결된다. 상기 회로 영역(C)의 중심부에 상기 베이스 기판(102)은 개구부(112)를 포함한다. 상기 개구부(112)에 인접한 상기 제 1 면(101a)에는 패드부(104a)가 배치된다. 상기 리젝트 마킹부(104r)는 상기 개구부(112)에 인접한 주변영역(R) 안에 배치될 수 있으며 상기 도금 인입선(104ℓ)에 연결될 수 있다. 제 1 절연막(108)은 상기 제 1 면(101a) 상에서 배치되어 상기 회로 패턴들(104c)의 일부를 덮되 상기 회로 패턴들(104c)의 일부, 상기 패드부(104a), 상기 리젝트 마킹부(104r) 및 상기 도금 인입선(104ℓ)을 노출시킨다. 노출된 상기 회로 패턴들(104c)의 일부, 상기 패드부(104a), 상기 리젝트 마킹부(104r) 및 상기 도금 인입선(104ℓ) 상에는 도금층들(110c, 110a, 110ℓ, 110r)이 배치된다. 상기 도금층들(110c, 110a, 110ℓ, 110r)은 각각 회로도금층(110c), 패드 도금층(110a), 인입선도금층(110ℓ) 및 리젝트 도금층(110r)을 포함할 수 있다. 상기 베이스 기판(102)의 상기 제 2 면(101b)은 제 2 절연막(106)으로 덮인다.
도 3a는 도 2a의 단위 기판에 리젝트 마크를 표시한 평면도이다. 도 3b는 도 3a를 II-II'선으로 자른 단면도이다.
도 2a 내지 2c, 그리고 도 3a 및 3b를 참조하여, 보드온 칩 패키지용 스트립 레벨의 인쇄회로기판(10)의 각 단위 기판(100)을 검사한 후에, 소정의 단위 기판(100)에 불량이 발견되면 리젝트 마크(B)를 리젝트 마킹부(104r) 상에 형성한다. 상기 리젝트 마크(B)는 레이저를 이용하여 형성될 수도 있고, 잉크 펜을 이용하여 형성될 수 있다. 레이저를 이용할 경우, 리젝트 도금층(110r)과 그 하부의 리젝트 마킹부(104)가 일부나 전부가 레이저에 의해 녹을 수 있으며 제거될 수 있다. 잉크 펜을 이용할 경우 잉크액이 상기 리젝트 도금층(110r) 상에 도포될 수 있다. 도 3a 및 도 3b는 잉크펜을 이용하여 리젝트 마크(B)를 형성한 경우를 보여준다.
이와 같이 본 발명의 일 예에 따른 보드 온 칩 패키지용 인쇄회로기판(10)은 각 단위 기판(100) 내에 리젝트 마킹부(104r)를 구비함으로써, 불량이 발견된 해당 단위 기판(100) 내의 리젝트 마킹부(104r)에 바로 리젝트 마크(B)를 표시할 수 있으므로, 리젝트 마크(B)의 인식 오류를 줄일 수 있다. 또한 불량 기판을 정확히 판별하여 정상적인 기판이 불량 기판으로 인식되는 것을 막을 수 있다.
다음은 보드 온 칩 패키지용 인쇄회로기판(10)의 제조 과정을 살펴보기로 한다. 이때 단위 기판(100) 위주로 살펴보기로 한다. 도 4a과 5a는 도 2a의 단위 기판을 형성하는 과정을 나타내는 평면도들이다. 도 4b 및 5b는 각각 도 4a와 5a를 I-I' 선으로 자른 단면도들이다. 도 4c 및 5c는 각각 도 4a와 5a를 II-II' 선으로 자른 단면도들이다.
도 4a 내지 4c를 참조하면, 제 1 면(101a)과 대향되는 제 2 면(102b)을 가지며, 회로 영역(C)과 주변 영역(R)을 가지는 베이스 기판(102)을 준비한다. 상기 베이스 기판(102)은 절연 물질로 이루어질 수 있다. 상기 베이스 기판(102)의 제 1 면(101a) 상에 회로 패턴(104c), 패드부(104a), 도금인입선(104ℓ) 및 리젝트 마킹부(104r)를 형성한다. 상기 회로 패턴(104c), 상기 패드부(104a), 상기 도금인입선(104ℓ) 및 상기 리젝트 마킹부(104r)는 예를 들면 무전해 도금 방법으로 구리층을 상기 제 1 면(101a)의 전면에 형성한 후에, 레지스트 패턴을 식각 마스크로 이용하여 상기 구리층을 식각함으로써 형성될 수 있다. 따라서, 상기 회로 패턴(104c), 상기 패드부(104a), 상기 도금인입선(104ℓ) 및 상기 리젝트 마킹부(104r)는 동시에 형성될 수 있다. 도시하지는 않았지만, 상기 제 2 면(102b)에 도전 패턴의 형성도 가능하다.
도 5a 내지 5c를 참조하면, 상기 제 1 면(101a)에 제 1 절연막(108)을 형성한 후 일부 패터닝하여 상기 회로 패턴(104c)의 일부와, 상기 패드부(104a), 상기 도금인입선(104ℓ) 및 상기 리젝트 마킹부(104r)를 노출시킨다. 상기 노출된 회로 패턴(104c)의 일부는 후에 솔더볼과 같은 범프가 부착되는 볼랜드의 역할을 할 수 있다. 상기 제 2 면(101b)에는 제 2 절연막(106)을 형성한다. 그리고 상기 노출된 도금인입선(104ℓ)에 전기를 연결하여 전해도금을 실시하여 노출된 상기 회로 패턴(104c)의 일부와, 상기 패드부(104a), 상기 도금인입선(104ℓ) 및 상기 리젝트 마킹부(104r) 상에 도금층들(110c, 110a, 110ℓ, 110r)을 형성한다. 상기 도금층들(110c, 110a, 110ℓ, 110r)은 각각 회로도금층(110c), 패드 도금층(110a), 인입선도금층(110ℓ) 및 리젝트 도금층(110r)을 포함할 수 있다. 상기 도금층(110c, 110a, 110ℓ, 110r)은 예를 들면 니켈 및/또는 금의 단일/복합층으로 이루어질 수 있다. 상기 도금층들(110c, 110a, 110ℓ, 110r)이 전해도금으로 형성되는 이유는 신뢰성(Reliability) 측면에서 무전해 도금보다 우수하기 때문이다.
다시 도 2a 내지 도 2c를 참조하면, 라우터 비트를 이용하여 상기 회로 영역(C)의 중심부에서 인입선 도금층(110ℓ), 그 하부의 도금 인입선들(104ℓ) 및 그 하부의 베이스 기판(102)등을 제거하여 개구부(112)를 형성한다.
이와 같은 과정으로 형성된 단위 기판(100)을 포함하는 스트립 레벨의 인쇄회로 기판(10)을 형성한 후에, 각 단위 기판(100)을 검사하여 불량 유무를 판별하여 도 3a 및 3b와 같이 불량 단위 기판(100) 내의 리젝트 마킹부(104r) 상에 리젝트 마크(B)를 표시한다. 불량이 발견되지 않은 단위 기판(100) 내의 리젝트 마킹부(104r) 상에는 리젝트 마크(B)가 표시되지 않는다.
다음은, 이와 같은 과정으로 형성된 단위 기판(100)을 포함하는 보드 온 칩 패키지를 형성하는 과정을 설명하기로 한다.
도 6a, 7a 및 8a는 본 발명의 일 예에 따른 보드 온 칩 패키지를 형성하는 과정을 순차적으로 나타내는 평면도들이다. 도 6b, 7b 및 8b는 각각 도 6a, 7a 및 8a를 I-I' 선으로 자른 단면도들이다. 도 6c, 7c 및 8c는 각각 도 6a, 7a 및 8a를 II-II' 선으로 자른 단면도들이다.
도 6a 내지 6c를 참조하면, 불량 유무를 판별하여 리젝트 마크를 선택적으로 각각의 단위 기판 내에 표시한 후에, 리젝트 마크 모니터링용 카메라를 이용하여 상기 리젝트 마크를 모니터링하면서, 베이스 기판(102)의 제 2 면(101b)에 반도체 칩(200)을 실장한다. 상기 반도체 칩(200)의 실장은 접착물질(204)을 이용하여 진행될 수 있다. 이때, 리젝트 마크(B)가 표시되지 않은 정상의 단위 기판(100)에는 정상의 반도체 칩(200)이 실장되고, 리젝트 마크(B)가 표시된 불량 단위 기판(100)에는 더미 반도체 칩이 실장된다. 상기 반도체 칩(200)의 접속 단자들(202)이 상기 단위 기판(100)의 개구부(112)에 노출되도록 상기 반도체 칩(200)이 실장될 수 있다.
도 7a 내지 7c를 참조하면, 리젝트 마크 모니터링용 카메라를 이용하여 상기 리젝트 마크를 모니터링하면서, 와이어 본딩 공정을 진행한다. 이때, 정상의 단위 기판(100)에 대하여 와이어 본딩 공정이 수행되나, 불량의 단위 기판(100)에 대하여 와이어 본딩 공정은 수행되지 않는다. 와이어 본딩 공정은 개구부(112) 안에서 정상의 단위 기판(100)의 패드부(104a)와 정상의 반도체 칩(200)의 접속 단자(204)를 와이어로 연결함으로써 진행될 수 있다.
도 8a 내지 8c를 참조하면, 몰딩 공정을 진행한다. 상기 몰딩 공정은 금형 틀 안에서 진행될 수 있으며 에폭시와 같은 몰딩 화합물(210)로 상기 개구부(112)를 채우는 동시에 상기 반도체 칩(200)의 가장자리 측면을 덮을 수 있다. 그리고, 솔더볼과 같은 범프(214)를 상기 제 1 면(101a) 상의 회로 도금층(110c) 상에 형성한다. 후속으로 블레이드(bℓade) 등을 이용하여 각 단위 기판(100)을 스트립 레벨의 기판(10)으로부터 분리하는 소터(sorter) 공정을 진행함으로써, 패키지 공정을 완료할 수 있다.
이와 같이, 본 발명의 일 예에 따른 보드 온 칩 패키지 및 이의 형성 방법에서는, 각 단위 기판 내에 리젝트 마킹부를 구비하여, 불량 기판을 판별하기 용이하여 신뢰성을 향상시킬 수 있으며, 수율을 증대시킬 수 있다.
도 9 및 도 10은 본 발명의 다른 예들에 따른 보드 온 칩 패키지용 스트립 레벨 기판들의 평면도들이다.
도 9 및 도 10을 참조하면, 리젝트 마킹부(104r)의 평면 형태가 도 2a에서처럼 원형이 아닌, 십자가나 사각형 형태를 가진다. 그외의 구성은 도 2a와 같다. 상기 리젝트 마킹부(104r)의 형태는 이에 한정되지 않고 다양할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 11은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 11을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 12는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 12를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 13은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 13을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (10)

  1. 복수의 단위 기판을 포함하는 스트립 레벨로 마련되고, 각 단위 기판의 불량 유무를 판별하기 위한 리젝트 마킹부를 포함하는 보드 온 칩 패키지용 인쇄회로기판에 있어서,
    상기 리젝트 마킹부는 각 단위 기판 내에 위치하는 것을 특징으로 하는 보드 온 칩 패키지용 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 단위 기판은 회로 영역과 상기 회로 영역 가장자리의 주변 영역을 포함하며,
    상기 리젝트 마킹부는 상기 주변 영역에 위치하는 것을 특징으로 하는 보드 온 칩 패키지용 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 단위 기판은 회로패턴과 이에 연결되는 도금 인입선을 포함하되,
    상기 리젝트 마킹부는 상기 도금 인입선에 연결되는 것을 특징으로 하는 보드 온 칩 패키지용 인쇄회로기판.
  4. 제 1 항에 있어서,
    상기 리젝트 마킹부는 원형, 각형 또는 십자가형의 형태를 가지는 것을 특징으로 하는 보드 온 칩 패키지용 인쇄회로기판.
  5. 제 1 항에 있어서,
    상기 단위 기판은 솔더볼이 부착되는 제 1 면과 반도체 칩이 실장되는 제 2 면을 포함하되, 상기 리젝트 마킹부는 상기 제 1 면에 위치하는 것을 특징으로 하는 보드 온 칩 패키지용 인쇄회로기판.
  6. 제 1 항에 있어서,
    상기 단위기판은 개구부 영역을 포함하되, 상기 리젝트 마킹부는 상기 개구부 영역에 인접하여 위치하는 것을 특징으로 하는 보드 온 칩 패키지용 인쇄회로기판.
  7. 리젝트 마킹부와 개구부를 포함하는 단위 기판; 및
    상기 단위 기판의 일면에 실장되는 반도체 칩을 포함하되,
    상기 개구부를 통해 상기 반도체 칩과 상기 단위 기판이 전기적으로 연결되는 것을 특징으로 하는 보드 온 칩 패키지.
  8. 제 1 면과 상기 제 1 면에 대향되는 제 2 면을 포함하며 복수개의 단위 기판들을 가지는 스트립 레벨의 베이스 기판을 준비하는 단계;
    각 단위 기판에 있어서 상기 제 1 면 상에 회로 패턴, 도금인입선 및 리젝트 마킹부를 형성하는 단계;
    상기 제 1 면 상에 상기 회로 패턴과 상기 도금인입선의 일부 및 상기 리젝트 마킹부를 노출시키는 제 1 절연막을 형성하고 상기 제 2 면 상에 제 2 절연막을 형성하는 단계; 및
    상기 도금인입선의 노출된 일부에 전기를 연결하여 상기 노출된 회로 패턴의 일부와 리젝트 마킹부 상에 도금층을 형성하는 단계를 포함하는 보드 온 칩 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    각각의 단위 기판에 있어서, 상기 도금 인입선의 일부 및 그 이하의 상기 베이스 기판을 제거하여 개구부를 형성하는 단계; 및
    상기 각각의 단위 기판을 검사하여 불량이 발견된 단위 기판에 대하여 리젝트 마크를 해당 불량 단위 기판의 리젝트 마킹부에 형성하는 단계를 더 포함하는 보드 온 칩 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    각각의 단위 기판에 있어서, 상기 제 2 면 상에 반도체 칩을 실장하는 단계; 및
    상기 개구부를 통해 상기 반도체 칩과 상기 회로 패턴을 전기적으로 연결시키는 단계를 더 포함하는 보드 온 치 패키지의 제조 방법.
KR1020100098118A 2010-10-08 2010-10-08 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법 KR20120036446A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100098118A KR20120036446A (ko) 2010-10-08 2010-10-08 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법
US13/195,289 US20120087099A1 (en) 2010-10-08 2011-08-01 Printed Circuit Board For Board-On-Chip Package, Board-On-Chip Package Including The Same, And Method Of Fabricating The Board-On-Chip Package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100098118A KR20120036446A (ko) 2010-10-08 2010-10-08 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20120036446A true KR20120036446A (ko) 2012-04-18

Family

ID=45924984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100098118A KR20120036446A (ko) 2010-10-08 2010-10-08 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US20120087099A1 (ko)
KR (1) KR20120036446A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11516914B2 (en) 2020-09-18 2022-11-29 Samsung Electro-Mechanics Co., Ltd. Printed circuit board

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9285416B2 (en) * 2012-04-02 2016-03-15 Samsung Electronics Co., Ltd. Apparatus and method for manufacturing substrates
KR102403730B1 (ko) * 2018-01-22 2022-05-30 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
JP7003012B2 (ja) * 2018-08-10 2022-02-04 日東電工株式会社 配線回路基板集合体シートおよびその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
CN1146030C (zh) * 1998-07-28 2004-04-14 精工爱普生株式会社 半导体装置及其制造方法、半导体模块、电路基板以及电子装置
JP3055104B2 (ja) * 1998-08-31 2000-06-26 亜南半導体株式会社 半導体パッケ―ジの製造方法
JP2000150730A (ja) * 1998-11-17 2000-05-30 Fujitsu Ltd 半導体装置及びその製造方法
US6392289B1 (en) * 1999-04-15 2002-05-21 Micron Technology, Inc. Integrated circuit substrate having through hole markings to indicate defective/non-defective status of same
JP3269815B2 (ja) * 1999-12-13 2002-04-02 富士通株式会社 半導体装置及びその製造方法
SG103832A1 (en) * 2001-05-08 2004-05-26 Micron Technology Inc Interposer, packages including the interposer, and methods
US6668449B2 (en) * 2001-06-25 2003-12-30 Micron Technology, Inc. Method of making a semiconductor device having an opening in a solder mask
DE10213296B9 (de) * 2002-03-25 2007-04-19 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens
TW557556B (en) * 2002-09-10 2003-10-11 Siliconware Precision Industries Co Ltd Window-type multi-chip semiconductor package
TW567566B (en) * 2002-10-25 2003-12-21 Siliconware Precision Industries Co Ltd Window-type ball grid array semiconductor package with lead frame as chip carrier and method for fabricating the same
TWI269420B (en) * 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7849591B2 (en) * 2005-10-14 2010-12-14 Fujikura Ltd. Method of manufacturing a printed wiring board
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
TW200802771A (en) * 2006-06-08 2008-01-01 Chipmos Technologies Inc BGA package with leads on chip
US8102408B2 (en) * 2006-06-29 2012-01-24 Kla-Tencor Technologies Corp. Computer-implemented methods and systems for determining different process windows for a wafer printing process for different reticle designs
US7952198B2 (en) * 2006-10-05 2011-05-31 Chipmos Technologies (Bermuda) Ltd. BGA package with leads on chip
US7432601B2 (en) * 2006-10-10 2008-10-07 Powertech Technology Inc. Semiconductor package and fabrication process thereof
TWI330884B (en) * 2007-01-08 2010-09-21 Chipmos Technologies Inc Chip package
KR20090052681A (ko) * 2007-11-21 2009-05-26 삼성전자주식회사 불량품의 표시가 용이한 반도체 패키지용 회로기판과, 이를이용한 불량품 표시방법 및 불량품 표시물
JP4503691B1 (ja) * 2009-10-13 2010-07-14 日東電工株式会社 液層表示素子の連続製造方法及び装置
JP4503692B1 (ja) * 2009-10-13 2010-07-14 日東電工株式会社 液晶表示素子を連続製造する装置において用いられる情報格納読出演算システム及び情報格納読出演算システムの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11516914B2 (en) 2020-09-18 2022-11-29 Samsung Electro-Mechanics Co., Ltd. Printed circuit board

Also Published As

Publication number Publication date
US20120087099A1 (en) 2012-04-12

Similar Documents

Publication Publication Date Title
KR101623880B1 (ko) 반도체 패키지
JP5348632B2 (ja) デュアルモールドマルチチップパッケージシステムおよびその製造方法
KR102144367B1 (ko) 반도체 패키지 및 이의 제조 방법
US8487434B2 (en) Integrated circuit package system with redistribution layer and method for manufacturing thereof
KR20110083969A (ko) 반도체 패키지 및 그 제조 방법
KR20160056378A (ko) 반도체 패키지 및 그 제조방법
US8338941B2 (en) Semiconductor packages and methods of fabricating the same
US8981543B2 (en) Semiconductor package and method of forming the same
KR101695352B1 (ko) 리드 프레임 및 이를 갖는 반도체 패키지
US9202742B1 (en) Integrated circuit packaging system with pattern-through-mold and method of manufacture thereof
CN105261570A (zh) 半导体封装及其制造方法
CN107527900A (zh) 半导体封装
KR20140130922A (ko) 반도체 패키지 및 그 제조 방법
US9305912B2 (en) Stack package and method for manufacturing the same
KR20120036446A (ko) 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법
KR20150049166A (ko) 반도체 패키지
KR102298728B1 (ko) 반도체 패키지
US8304876B2 (en) Semiconductor package and method for manufacturing the same
KR20160047841A (ko) 반도체 패키지
KR20150053128A (ko) 반도체 패키지 및 이의 제조 방법
KR20140101984A (ko) 반도체 패키지 및 이의 제조 방법
KR101999114B1 (ko) 반도체 패키지
KR20080092928A (ko) 가용 영역이 최대화된 집적 회로 패키지용 스트립
US8828795B2 (en) Method of fabricating semiconductor package having substrate with solder ball connections
KR20140130921A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid