KR20120032764A - 플립칩 패키지용 기판 및 이를 이용한 플립칩 패키지의 제조 방법 - Google Patents

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Abstract

플립칩 패키지를 위한 기판은 회로가 형성된 기판, 상기 기판상에 형성되고 상기 회로의 일부를 노출하는 홀이 형성된 솔더 레지스트층, 및 상기 기판 상부에 실장되고 상기 솔더 레지스트층에 형성된 홀을 통해 상기 기판의 회로와 전기적으로 연결되는 솔더 범프를 포함하는 복수 개의 플립칩들을 포함한다. 상기 솔더 레지스트층에는 상기 플립칩들이 실장되지 않은 영역에 저항패턴이 형성된다. 상기 기판상에 형성된 저항 패턴에 의해서 몰딩 공정에서 몰드 수지의 유동 속도가 감소하게 되므로, 상기 몰드 수지를 기판상에 전체적으로 균일하게 주입할 수 있고, 플립칩과 기판 사이에 형성되는 보이드의 발생을 감소시킬 수 있다.

Description

플립칩 패키지용 기판 및 이를 이용한 플립칩 패키지의 제조 방법{SUBSTRATE FOR FLIP CHIP PACKAGE AND METHOD OF MANUFACTURING FLIP CHIP PACKAGE USING THE SAME}
본 발명은 플립칩 패키지용 기판 및 이를 이용한 플립칩 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 보이드(void)의 발생을 감소시키기 위한 플립칩 패키지용 기판 및 이를 이용한 플립칩 패키지의 제조 방법에 관한 것이다.
최근에는 전자기기가 소형화되어 가고 있으며, 이에 따라 전자기기에 사용되는 반도체 패키지의 크기 또한 소형화를 요구하고 있다. 반도체 패키지의 소형화 요구에 대응하여 플립칩 패키지(flip chip package)가 등장하였다.
플립칩 패키지란, 반도체 칩의 상부에 형성되어 있는 패드 위에 솔더 범프를 형성하고, 솔더 범프와 기판에 인쇄된 패드를 솔더링(soldering) 방식으로 접속하여 제작한 반도체 패키지를 일컫는다. 플립칩 패키지는 기존의 와이어 방식으로 반도체 칩과 기판을 접속하는 방식의 반도체 패키지에 비해 반도체 칩과 기판의 패드간의 접속 거리가 짧으므로 소형화가 가능하고, 전기적 특성이 우수하며, 신호의 전송 속도가 빠른 장점이 있다.
상기 플립칩 패키지에서 반도체 칩과 기판 사이는 에폭시 등의 수지를 이용하여 채우게 되는데, 이러한 공정을 언더필(underfill) 공정이라 한다. 현재 상기 언더필의 방법으로는 CUF(Capillary Under Fill) 공정 및 MUF(Molded Under Fill) 공정이 있다. 상기 CUF 공정은 몰드(Mold) 단계 이전에 별도의 언더필 공정을 두어, 상기 반도체 칩과 기판 사이를 별도의 장비를 이용해 에폭시 등의 수지로 채우는 방법이다. 상기 MUF 공정은 상기 별도의 언더필 단계 없이, 전체의 몰드 공정 내에서 상기 반도체 칩과 기판 사이를 몰드 수지로 채우는 과정을 함께 진행하는 방법이다.
상기 MUF 공정에서는 CUF 공정에서의 별도의 언더필 단계가 필요없다는 장점이 있으나, 몰드 수지만으로 언더필 공정을 함께 진행해야 하는바, 상기 반도체 칩과 기판 사이에 보이드(void)가 형성될 가능성이 높아진다. 특히 몰드 공정에서는 기판이 장착되는 몰딩 장치의 일측으로부터 상기 몰드 수지가 공급되어 상기 기판 상에 채워지는바, 상기 몰드 수지의 기판상에서의 이동 속도가 균일하지 못한 경우에는 상기 보이드의 발생 가능성이 커지게 된다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 몰드 수지의 이동속도를 균일하게 하여 보이드의 발생을 감소시키는 플립칩 패키지용 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 플립칩 패키지용 기판을 이용한 플립칩 패키지의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 플립칩 패키지를 위한 기판은 회로가 형성된 기판, 상기 기판 상에 형성되고 상기 회로의 일부를 노출하는 홀이 형성된 솔더 레지스트층, 및 상기 기판 상부에 실장되고 상기 솔더 레지스트층에 형성된 홀을 통해 상기 기판의 회로와 전기적으로 연결되는 솔더 범프를 포함하는 복수 개의 플립칩들을 포함한다. 상기 솔더 레지스트층에는 상기 플립칩들이 실장되지 않은 영역에 저항패턴이 형성된다.
본 발명의 일 실시예에서, 상기 저항패턴은 상기 인접한 플립칩들의 사이 영역 중, 몰드 수지가 주입되는 방향과 평행하게 위치하는 영역에 형성될 수 있다.
본 발명의 일 실시예에서, 상기 플립칩들은 매트릭스 형태로 상기 기판에 실장되어, 상기 저항패턴이 형성된 영역들은 서로 일정 간격 이격될 수 있다.
본 발명의 일 실시예에서, 상기 저항패턴은 오목부와 볼록부가 임의로 형성된 요철패턴일 수 있다.
본 발명의 일 실시예에서, 상기 저항패턴은 상기 몰드 수지가 주입되는 방향에 수직으로 돌출되도록 형성되어, 상기 몰드 수지의 흐름을 방해할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 플립칩 패키지의 제조 방법에서, 기판에 형성된 회로의 일부를 노출하는 홀이 형성된 솔더 레지스트층을 상기 기판 상에 형성한다. 상기 솔더 레지스트층의 플립칩들이 실장되지 않은 영역에, 저항패턴을 형성한다. 상기 솔더 레지스트층 상에, 상기 솔더 레지스트층의 홀을 통해 상기 기판의 회로와 전기적으로 연결되는 솔더 범프를 포함하는 복수 개의 플립칩들을 실장한다. 몰드 수지 주입단계 및 분리단계를 더 포함하여 플립칩 패키지를 제조할 수 있다.
본 발명의 일 실시예에서, 상기 저항패턴은 상기 솔더 레지스트층을 분균일하게 형성함으로써 형성될 수 있다.
이와 같은 플립칩 패키지용 기판 및 이를 이용한 플립칩 패키지의 제조 방법에 따르면, 기판상에 형성된 저항 패턴에 의해서 몰드 수지의 유동 속도가 감소하게 되므로, 상기 몰드 수지를 기판상에 전체적으로 균일하게 주입할 수 있다.
또한, 몰드 수지의 균일한 주입이 가능하게 되는바, 상기 플립칩과 기판 사이에 형성되는 보이드의 발생을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 플립칩 패키지용 기판을 나타내는 평면도이다.
도 2는 도 1의 기판을 A-A' 따라 절단하여 확대한 확대 단면도이다.
도 3은 도 1에 도시된 기판을 이용한 플립칩 패키지의 제조 방법을 나타낸 순서도이다.
도 4는 도 3의 제조방법에서 몰드 수지를 주입하는 과정을 나타내는 모식도이다.
도 5는 본 발명의 다른 실시예에 따른 플립칩 패키지용 기판을 나타내는 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 플립칩 패키지용 기판을 나타내는 평면도이다.
도 7은 도 6의 기판에서 X영역을 절단하여 확대한 확대 사시도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 플립칩 패키지용 기판을 나타내는 평면도이다. 도 2는 도 1의 기판을 A-A' 따라 절단하여 확대한 확대 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 플립칩 패키지를 위한 기판은 기판(100), 상기 기판상에 형성된 솔더 레지스트층(110) 및 상기 기판상에 실장된 복수개의 플립칩들(200)을 포함한다.
상기 기판(100)의 상면에는 회로 패턴(미도시)이 형성된다. 상기 기판의 상면에는 솔더 레지스트층(110)이 형성된다. 상기 플립칩(200)은 상기 기판(100)상에 형성된 상기 솔더 레지스트층 상면에 실장된다. 더욱 상세하게는, 상기 솔더 레지스트층에는 상기 플립칩이 실장되는 영역 일부에 상기 기판에 형성된 회로를 노출하는 홀(220)이 형성된다. 상기 플립칩(200)의 하면에는 솔더 범프(210) 또는 구리 재질의 필러(pillar)(미도시)가 형성되어 있고, 상기 솔더 범프 및 필러를 통해 상기 기판(100)의 상면에 부착될 수 있다. 상기 솔더 범프(210) 또는 필러는 상기 솔더 레지스트층에 형성된 홀(220)을 통해 상기 기판상에 형성된 회로 패턴과 전기적으로 연결된다. 상기 솔더 범프(210)의 재질은 주석(Sn) 및 납(Pb)을 포함할 수 있고, 또는 RoHS(Restriction of Hazardous Substances: 유해 물질 규제)에 적합한 납 불포함(Pb free) 물질을 포함할 수 있다. 상기 기판(100)의 하면에는 솔더볼(300)이 더 포함될 수 있다.
상기 플립칩들은 상기 기판상에 매트릭스 형태로 배치된다. 하나의 기판에서 효율적으로 다수의 플립칩 패키지를 생산하기 위해, 상기 플립칩들은 서로 적절한 이격거리를 유지하며 기판상에 배치된다.
상기 기판과 마주보는 상기 플립칩들의 하면에는 회로 패턴이 형성되어 있다. 상기 플립칩들의 하면에는 솔더 범프(210)가 형성되어 상기 플립칩들과 상기 기판을 전기적으로 연결하며 동시에 상기 플립칩들을 지지한다. 따라서 상기 플립칩들과 기판 사이에는 열린 공간이 존재하게 된다.
상기 솔더 레지스트층(110)에는 상기 플립칩이 실장되지 않은 영역(C)에 저항 패턴(120)이 형성된다. 상기 저항 패턴(120)은 상기 플립칩과 기판의 연결 구조에 영향을 미치지 않도록 상기 플립칩과 일정 거리 이격되어 형성된다. 상기 저항 패턴(120)의 형상은 다양하게 변형될 수 있다. 예를 들면, 상기 저항패턴은 전체적으로 동일하고 균일한 형상을 가지며, 오목부와 볼록부가 임의로 형성된 요철패턴(120)일 수 있다.
일반적으로 상기와 같이 플립칩이 실장된 기판은 몰딩 공정을 거쳐 상기 플립칩과 기판 사이, 및 상기 플립칩 상부 전체를 몰딩한다. 이와 같이, 상기 플립칩 상부를 몰드 수지로 보호한 후 개별 플립칩 패키지로 절단하는 과정을 거쳐, 최종적으로 하나의 플립칩 패키지가 제조된다. 상기 몰딩 공정에서는 몰딩 장치에 상기 기판을 장착하고, 상기 기판의 일측으로부터 몰드 수지를 주입하여 상기 기판의 상면 전체로 상기 몰드 수지를 유동시킴으로써, 상기 기판을 전체적으로 몰딩하게 된다. 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy mold compound: EMC)일 수 있다. 특히 MUF(Molded Under Fill) 공정에서는 상기 EMC의 평균 필러(filler) 사이즈는 기존의 평균 사이즈보다 작아야 한다. 즉, 기존의 평균 사이즈가 60μm 임에 비해, 상기 MUF 공정에서의 몰드 수지의 필러 사이즈는 평균 30-50μm 이하가 되어야 한다.
상기와 같이 몰딩 공정에서 몰드 수지가 주입되는 경우, 상기 몰드 수지가 주입되는 방향을 기준으로 하여, 상기 기판상에 상기 플립칩들이 실장된 영역(B)에서는 상기 플립칩들에 의해 상기 몰드 수지가 유동하는데 있어 저항을 받게 된다. 그러나 상기 플립칩들간의 사이 구간(C)에서는 거의 저항력을 받지 않기 때문에, 상기 몰드 수지는 상기 구간(C)에서 더 빠른 속도로 유동하게 된다. 따라서 상기 몰드 수지의 유동 속도가 구간별로 차이가 나게 되고, 전체적으로 균일한 유동이 어렵게 된다. 특히, MUF 공정에서는 상기 플립칩과 기판 사이의 공간을 상기 몰드 수지로 함께 채우기 때문에, 상기 몰드 수지의 균일한 주입이 더욱 중요하게 된다. 따라서 상기와 같은 몰드 수지의 유동 속도 차이는 결국 상기 플립칩과 기판 사이에 보이드의 발생을 증가시키는 문제점을 야기한다.
본 발명의 일 실시예에 따라 솔더 레지스트층에 형성된 요철 패턴(120)은 상기 기판에서 플립칩이 실장되지 않은 영역 중 상기 몰딩 공정에서 몰드 수지가 주입되는 방향과 평행한 영역(C)에 형성될 수 있다. 즉, 상기 요철 패턴이 형성되는 영역은 상기 기판상에서 상기 몰드 수지가 주입되는 방향과 평행한 줄무늬 영역에 해당될 수 있다.
상기 몰딩 공정에서 몰드 수지가 주입되는 경우, 상기 플립칩이 형성된 구간(B)뿐만 아니라 상기 요철 패턴이 형성된 구간(C)에서도, 상기 요철 패턴에 의한 마찰력에 의해 상기 몰드 수지의 유동 속도는 일정량 감소된다. 상기 요철 패턴의 높이 또는 간격을 적절히 변경하여 마찰력의 정도를 조절함으로써, 상기 플립칩이 형성된 구간에서의 몰드 수지의 유동속도와 상기 요철 패턴이 형성된 구간에서의 몰드 수지의 유동속도간의 차이를 줄임으로써, 전체적으로 균일하게 몰드 수지를 주입할 수 있다. 따라서, 몰딩 공정에서 보이드의 발생을 효율적으로 줄일 수 있다.
도 3은 도 1에 도시된 기판을 이용한 플립칩 패키지의 제조 방법을 나타낸 순서도이다. 도 4는 도 3의 제조방법에서 몰드 수지를 주입하는 과정을 나타내는 모식도이다.
도 3 및 도 4를 참조하면, 기판(100)상에 솔더 레지스트층을 형성한다. 상기솔더 레지스트층은 플립칩들이 실장될 영역에는 상기 기판에 형성된 회로의 일부를 노출하는 홀이 형성된다(S110). 상기 솔더 레지스트층은 플립칩들이 실장될 영역을 제외한 영역에는 저항 패턴이 형성된다(S120). 상기 기판상에는 복수 개의 플립칩들이 실장될 수 있도록 매트릭스 구조의 회로 패턴이 형성되어 있는바, 상기 플립칩들이 실장될 영역을 제외한 영역에 대응되도록 저항 패턴을 형성한다. 상기 저항 패턴은 상기 플립칩들과 기판의 연결 구조에 영향을 미치지 않도록 상기 플립칩들이 실장될 영역과 일정 거리 이격되어 형성된다. 상기 저항 패턴의 형상은 다양하게 형성될 수 있으나, 전체적으로 동일하고 균일한 형상을 가지도록 형성되어야 한다. 예를 들어, 상기 저항 패턴의 형상은 오목부와 볼록부가 임의로 형성된 요철 패턴일 수 있다.
상기 저항 패턴(120)은 상기 기판에서 플립칩들이 실장되지 않은 영역 중 이후에 진행되는 몰딩 공정에서 몰드 수지가 주입되는 방향(410)과 평행한 영역(C)에 형성된다. 즉, 상기 저항 패턴이 형성되는 영역은 상기 기판상에서 상기 몰드 수지가 주입되는 방향(410)과 평행한 줄무늬 영역(C)에 해당될 수 있다.
상기 저항 패턴의 형성 작업은 상기 플립칩 및 기판의 구조를 손상시키지 않는 범위에서 다양한 방법으로 수행할 수 있다. 예를 들면, 상기 저항 패턴은 상기 솔더 레지스트층을 형성하는 과정에서, 상기 저항 패턴이 형성되는 영역의 솔더 레지스트층을 분균일하게 도포하거나 형성함으로써 원하는 저항 패턴 구조를 형성할 수 있다. 또한, 상기 저항패턴을 기초로 한 마스크를 이용하여 상기 솔더 레지스트층에 상기 저항 패턴을 형성할 수도 있다.
상기의 저항 형상은 단지 전체적인 유동에 대한 저항력을 일정하게 유지하기 위함이지, 단순히 저항력을 높이고자 하는 것이 아니므로, 일정한 정도만 유지할 수 있는 높이 및 간격을 가지면 된다.
이어서, 기판(100)상에 복수 개의 플립칩들(200)을 실장한다(S130). 예를 들면, 상기 플립칩들의 하면에 형성된 솔더 범프가 상기 솔더 레지스트층에 형성된 홀을 통해 상기 기판상에 형성된 회로와 연결되도록 실장한다. 상기 플립칩들은 상기 기판상에 매트릭스 형태로 배치된다.
이어서, 상기 기판을 몰드 장치(400)에 장착하고 몰드 수지를 주입한다(S140). 상기 몰드 수지는 일반적으로 기판의 일측으로 주입되어 전체적으로 퍼지게 되어, 상기 기판을 전체적으로 몰딩하게 된다. 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy mold compound: EMC)일 수 있다. 특히 MUF 공정에서는 상기 EMC의 평균 필러(filler) 사이즈는 기존의 평균 사이즈보다 작아야 한다. 또한 보이드의 발생 가능성을 낮추기 위해 상기 몰드 장치의 진공 압력은 매우 높은 것이 특징이다.
상기 몰드 수지를 주입하는 과정에서, 상기 솔더 레지스트층 상에 형성된 저항 패턴에 의한 마찰력 때문에 상기 몰드 수지의 유동 속도는 감소하게 된다. 이로써 상기 플립칩이 형성된 구간에서의 몰드 수지의 유동속도와 상기 저항 패턴이 형성된 구간에서의 몰드 수지의 유동속도간의 차이를 줄임으로써, 전체적으로 균일하게 몰드 수지를 주입할 수 있다. 따라서, 몰딩 공정에서 보이드의 발생을 효율적으로 줄일 수 있다.
이어서, 몰드를 일정시간 경화시키고 개별적으로 분리함으로써, 복수 개의 플립칩 패키지를 제조할 수 있다. 상기 몰드된 플립칩 패키지는 상기 반도체 칩과 솔더 범프를 보호하고, 상기 플립칩 패키지가 편리하게 다루어질 수 있도록 해준다. 또한 고온을 포함한 상기 플립칩의 작동 환경을 견딜 수 있도록 해준다. 상기와 같이 몰딩 공정이 완료된 기판은 개별 플립칩 패키지를 생산하기 위해 각각의 플립칩 패키지로 분리된다.
도 5는 본 발명의 다른 실시예에 따른 플립칩 패키지를 위한 기판을 나타내는 평면도이다. 본 실시예에서는 솔더 레지스트층에 저항 패턴이 형성되는 영역이 매트릭스 형태를 가진다는 것을 제외하고는 도 1을 참조하여 설명한 실시예의 저항 패턴과 동일하므로, 동일한 참조번호를 사용하고 중복되는 설명은 이를 생략한다.
도 5를 참조하면, 상기 기판의 상면에 형성된 솔더 레지스트층에는 상기 플립칩이 실장되지 않은 영역(C)에 저항 패턴(130)이 형성된다. 상기 저항 패턴(130)은 상기 플립칩과 기판의 연결 구조에 영향을 미치지 않도록 상기 플립칩과 일정 거리 이격되어 형성된다. 상기 저항 패턴(130)의 형상은 다양하게 변형될 수 있으며, 예를 들면, 상기 저항 패턴은 전체적으로 동일하고 균일한 형상을 가지며, 오목부와 볼록부가 임의로 형성된 요철 패턴일 수 있다.
상기 요철 패턴(130)은 상기 기판에서 플립칩이 실장되지 않은 영역 중 상기 몰딩 공정에서 몰드 수지가 주입되는 방향과 평행한 영역(C)에 형성되며, 상기 영역(C) 중에서도 인접한 두 플립칩들의 사이 영역에 형성될 수 있다. 즉, 상기 요철 패턴은 매트릭스 형태로 기판상에 형성될 수 있다.
상기와 같이 솔더 레지스트층에 요철 패턴이 형성되는 영역을 매트릭스 형태가 되도록 함으로써, 상기 몰드 수지가 주입되는 방향에서 상기 플립칩이 형성되지 않은 영역에서도 상기 플립칩이 형성된 것과 같은 저항 효과를 가져올 수 있다. 따라서 몰딩 공정에서 몰드 수지의 유동 속도를 조절하여, 기판상에 전체적으로 균등하게 몰드 수지를 주입할 수 있다. 그러나, 상기 요철 패턴이 형성되는 영역이 상기에서 설명한 실시예에 한정되는 것은 아니다. 몰딩 과정에서 전체적인 몰드 수지의 유동속도를 균일화하기 위해서, 요철 패턴이 형성되는 위치는 적절하게 변형될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 플립칩 패키지를 위한 기판을 나타내는 평면도이다. 도 7은 도 6의 기판에서 X영역을 절단하여 확대한 확대 사시도이다. 본 실시예에서는 솔더 레지스트층에 형성되는 저항 패턴이 몰드 수지가 주입되는 방향에 수직으로 돌출되는 형상을 가진다는 것을 제외하고는 도 1을 참조하여 설명한 실시예의 저항 패턴과 동일하므로, 동일한 참조번호를 사용하고 중복되는 설명은 이를 생략한다.
도 6 및 도 7을 참조하면, 상기 기판의 상면에 형성된 솔더 레지스트층에는 상기 플립칩이 실장되지 않은 영역(C)에 저항 패턴(130)이 형성된다. 상기 저항 패턴(130)은 상기 플립칩과 기판의 연결 구조에 영향을 미치지 않도록 상기 플립칩과 일정 거리 이격되어 형성된다. 상기 저항 패턴(130)의 형상은 이후 몰딩 공정에서 몰드 수지가 주입되는 방향에 대해 수직으로 돌출되도록 형성되며, 다수의 돌출형상이 일정간격으로 균일하게 이격되어 형성된다. 즉, 상기 저항 패턴의 형상은 몰드 수지가 주입되는 방향과 평행한 단면으로 보았을 때, 일정한 물결무늬를 가지도록 형성될 수 있다.
상기와 같이 솔더 레지스트층에 형성되는 저항 패턴은 몰드 수지가 주입되는 방향에 대해 수직으로 돌출되도록 형성되며, 다수의 돌출형상이 일정간격으로 균일하게 이격되도록 형성된다. 따라서 상기 몰드 수지가 주입되는 방향에서 상기 플립칩이 형성되지 않은 영역에서도 상기 플립칩이 형성된 것과 같은 저항 효과를 가져올 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 몰딩 공정에서 기판상에 형성된 저항 패턴에 의해서 몰드 수지의 유동 속도가 감소하게 되므로, 상기 몰드 수지를 기판상에 전체적으로 균일하게 주입할 수 있다.
또한, 몰드 수지의 균일한 주입이 가능하게 되는바, 플립칩과 기판 사이에 형성되는 보이드의 발생을 감소시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 솔더 레지스트층
120, 130, 140: 저항 패턴 200: 플립칩
210: 솔더 범프 300: 솔더볼
400: 몰딩 장치

Claims (8)

  1. 회로가 형성된 기판;
    상기 기판 상에 형성되고, 상기 회로의 일부를 노출하는 홀이 형성된 솔더 레지스트층; 및
    상기 기판 상부에 실장되고, 상기 솔더 레지스트층에 형성된 홀을 통해 상기 기판의 회로와 전기적으로 연결되는 솔더 범프를 포함하는 복수 개의 플립칩들을 포함하며,
    상기 솔더 레지스트층에는 상기 플립칩들이 실장되지 않은 영역에 저항패턴이 형성된 것을 특징으로 하는 플립칩 패키지용 기판.
  2. 제1항에 있어서, 상기 저항패턴은 상기 인접한 플립칩들의 사이 영역 중, 몰드 수지가 주입되는 방향과 평행하게 위치하는 영역에 형성되는 것을 특징으로 하는 플립칩 패키지용 기판.
  3. 제1항에 있어서, 상기 플립칩들은 매트릭스 형태로 상기 기판에 실장되어, 상기 저항패턴이 형성된 영역들은 서로 일정 간격 이격된 것을 특징으로 하는 플립칩 패키지용 기판.
  4. 제1항에 있어서, 상기 저항패턴은 오목부와 볼록부가 임의로 형성된 요철패턴인 것을 특징으로 하는 플립칩 패키지용 기판.
  5. 제1항에 있어서, 상기 저항패턴은 상기 몰드 수지가 주입되는 방향에 수직으로 돌출되도록 형성되어, 상기 몰드 수지의 흐름을 방해하는 것을 특징으로 하는 플립칩 패키지용 기판.
  6. 기판에 형성된 회로의 일부를 노출하는 홀이 형성된 솔더 레지스트층을 상기 기판 상에 형성하는 단계;
    상기 솔더 레지스트층 상에, 상기 솔더 레지스트층의 홀을 통해 상기 기판의 회로와 전기적으로 연결되는 솔더 범프를 포함하는 복수 개의 플립칩들을 실장하는 단계; 및
    상기 솔더 레지스트층의 상기 플립칩들이 실장되지 않은 영역에, 저항패턴을 형성하는 단계를 포함하는 플립칩 패키지의 제조 방법.
  7. 제6항에 있어서, 몰드 수지 주입단계 및 분리단계를 더 포함하는 플립칩 패키지의 제조 방법.
  8. 제6항에 있어서, 상기 저항패턴은 상기 솔더 레지스트층을 분균일하게 형성함으로써 형성되는 것을 특징으로 하는 플립칩 패키지의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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US11862608B2 (en) 2020-12-24 2024-01-02 Samsung Electronics Co., Ltd. Semiconductor package

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