KR20120016508A - 표시장치 및 이의 구동방법 - Google Patents

표시장치 및 이의 구동방법 Download PDF

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Abstract

표시장치에서, 표시패널, 게이트 구동부, 데이터 구동부 및 타이밍 컨트롤러를 포함한다. 게이트 구동부는 종속적으로 연결된 다수의 스테이지 및 적어도 두 개의 더미 스테이지를 포함한다. 타이밍 컨트롤러는 표시모드에 따라 리셋 신호와 개시신호 중 어느 하나를 선택하고, 선택된 신호를 더미 스테이지들로 출력한다. 더미 스테이지들 각각은 선택된 신호를 제1 및 제2 다음 캐리 신호 중 하나로써 수신한다.

Description

표시장치 및 이의 구동방법 {DISPLAY APPARATUS AND METHOD OF DRIVING THE SAME}
본 발명은 표시장치 및 이의 구동방법에 관한 것으로, 더욱 상세하게는 입체 영상의 화질을 향상시킬 수 있는 표시장치 및 이의 구동방법에 관한 것이다.
입체 영상 표시 장치는 양안 시차(Bincular disparity)를 가지는 좌안 영상과 우안 영상을 관찰자의 좌안과 우안 각각에 분리하여 보여주는 장치이다. 관찰자는 양안을 통해 좌안 영상과 우안 영상을 보게 되고, 뇌에서 이 영상들을 융합하여 입체감을 시인하게 된다.
입체 영상 표시 장치는 입체 영상을 구현하기 위해 표시 패널에 좌안용 영상과 우안용 영상을 교대로 표시하고, 사용자는 상기 표시장치에 동기하는 특수 안경을 이용하여 좌안용 영상의 경우 왼쪽 눈으로만 영상을 보고, 우안용 영상의 경우 오른쪽 눈으로만 화면을 본다.
이러한 방식의 입체 영상 표시 장치의 경우, 평면 영상을 표시하는 경우보다 긴 프레임당 블랭크 구간이 필요한데, 블랭크 구간이 길어짐에 따라 표시패널에 노이즈가 발생하는 문제가 발생한다.
따라서, 본 발명의 목적은 입체 영상의 화질을 개선할 수 있는 표시장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시장치를 구동하는데 적용되는 표시장치의 구동방법을 제공하는 것이다.
본 발명의 일 양상에 따른 표시장치는 표시 패널, 데이터 구동부, 게이트 구동부 및 타이밍 컨트롤러를 포함한다.
상기 표시패널은 표시모드에 따라 게이트 신호와 데이터 신호에 응답하여 영상을 표시하고, 상기 데이터 구동부는 상기 표시패널에 상기 데이터 신호를 제공한다.
상기 게이트 구동부는 개시신호에 의해 동작을 개시하고, 상기 표시 패널에 상기 게이트 신호를 순차적으로 제공하며, 종속적으로 연결된 다수의 스테이지 및 적어도 두 개의 더미 스테이지를 포함한다. 상기 스테이지들은 각각 클럭 신호, 전단 스테이지들 중 하나로부터 이전 캐리 신호, 다음단 스테이지들 중 두 개의 스테이지로부터 각각 제1 및 제2 다음 캐리 신호를 수신하여 상기 게이트 신호 및 캐리 신호를 출력한다.
상기 타이밍 컨트롤러는 상기 표시모드에 따라 리셋 신호와 개시신호 중 어느 하나를 선택하고, 선택된 신호를 상기 더미 스테이지들로 출력한다. 구체적으로, 상기 표시모드가 입체 영상 모드인 경우 상기 제어부는 상기 개시신호와 다른 위상을 갖는 상기 리셋 신호를 상기 더미 스테이지들로 출력하고, 상기 표시모드가 평면 영상 모드인 경우 상기 타이밍 컨트롤러는 상기 개시신호를 상기 더미 스테이지들로 출력한다. 상기 더미 스테이지들 각각은 상기 선택된 신호를 상기 제1 및 제2 다음 캐리 신호 중 하나로써 수신한다.
상기 리셋 신호는 마지막 게이트 신호의 폴링 시점과 상기 개시 신호의 다음 하이 구간의 라이징 시점까지로 정의된 블랭크 구간 내에 제1 하이 구간을 포함한다.
본 발명의 다른 양상에 따른 표시장치는 표시 패널, 데이터 구동부, 게이트 구동부 및 타이밍 컨트롤러를 포함한다.
상기 표시패널은 표시모드에 따라 게이트 신호와 데이터 신호에 응답하여 영상을 표시하고, 상기 데이터 구동부는 상기 표시패널에 상기 데이터 신호를 제공한다.
상기 게이트 구동부는 개시신호에 의해 동작을 개시하고, 상기 표시 패널에 상기 게이트 신호를 순차적으로 제공하며, 종속적으로 연결된 다수의 스테이지 및 적어도 두 개의 더미 스테이지를 포함한다. 상기 스테이지들은 각각 클럭 신호, 전단 스테이지들 중 하나로부터 이전 캐리 신호, 다음단 스테이지들 중 두 개의 스테이지로부터 각각 제1 및 제2 다음 캐리 신호를 수신하여 상기 게이트 신호 및 캐리 신호를 출력한다.
상기 타이밍 컨트롤러는 상기 개시신호와 다른 위상을 갖는 리셋 신호를 상기 더미 스테이지들로 출력한다. 상기 더미 스테이지들 각각은 상기 리셋 신호를 상기 제1 및 제2 다음 캐리 신호 중 하나로써 수신한다. 상기 리셋 신호는 마지막 게이트 신호의 폴링 시점과 상기 개시 신호의 다음 하이 구간의 라이징 시점까지로 정의된 블랭크 구간 내에 제1 하이 구간을 포함한다.
본 발명의 또 다른 양상에 따른 표시장치의 구동 방법은 다수의 스테이지 및 적어도 두 개의 더미 스테이지를 구비하는 게이트 구동부를 포함하는 표시장치를 구동하는 방법이다.
상기 표시장치의 구동방법은 개시신호에 응답하여 클럭신호, 전단 스테이지들 중 하나로부터 이전 캐리 신호, 다음단 스테이지들 중 두 개의 스테이지로부터 각각 제1 및 제2 캐리 신호를 수신하여 생성한 게이트 신호를 순차적으로 표시패널에 인가한다. 그리고, 표시모드에 따라 상기 게이트 신호 및 데이터 신호에 응답하여 상기 표시패널에 영상을 표시하고, 상기 표시모드에 따라 상기 개시신호와 리셋 신호 중 어느 하나를 선택하여 상기 더미 스테이지들 각각에 상기 제1 및 제2 캐리 신호로써 상기 선택된 신호를 인가한다.
본 발명에 따르면, 타이밍 컨트롤러는 입체 영상 모드의 경우 블랭크 구간에 제1 및 제2 더미 스테이지에 리셋 신호를 인가함으로써, 마지막 스테이지의 더미 캐리 신호를 입력으로 하는 트랜지스터의 열화를 방지할 수 있다. 이에 따라, 상기 트랜지스터의 열화로 인해 발생하는 마지막 게이트 라인의 노이즈 발생을 방지하여 표시장치의 입체 영상의 화질이 향상된다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 게이트 구동부의 블럭도이다.
도 3은 도 2a에 도시된 다수의 스테이지 중 N번째 스테이지의 회로도이다.
도 4는 표시 모드에 따라 개시신호, 리셋신호, 게이트 신호, 제1 및 제2 더미 캐리 신호를 나타낸 파형도이다.
도 5는 본 발명의 다른 실시예에 따른 개시신호, 리셋신호, 게이트 신호, 제1 및 제2 더미 캐리 신호를 나타낸 파형도이다.
도 6는 본 발명의 또 다른 실시예에 따른 개시신호, 리셋신호, 게이트 신호, 제1 및 제2 더미 캐리 신호를 나타낸 파형도이다.
도 7은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 1을 참조하면, 표시장치(100)는 표시패널(110), 타이밍 컨트롤러(120), 게이트 구동부(130), 데이터 구동부(140), 감마 전압 생성부(150) 및 셔터 안경(160)을 포함한다.
상기 표시패널(110)은 표시모드에 따라 영상이 표시되는 화면을 구현하고, 그러기 위해 다수의 화소(P1)를 구비한다. 또한, 상기 표시패널(110)은 상기 다수의 화소(P1)에 신호를 제공하기 위한 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)을 더 구비한다. 상기 게이트 라인들(GL1~GLn)에는 게이트 신호들(G1~Gn)이 각각 순차적으로 공급되고, 상기 데이터 라인들(DL1~DLm)에는 데이터 전압들(D1~Dm)이 각각 인가된다. 따라서, 각 화소행이 게이트 신호에 응답하여 턴-온되면 상기 데이터 전압들(D1~Dm)이 턴-온된 화소행으로 인가되어 상기 다수의 화소(P1)는 행 단위로 스캔될 수 있다. 상기 다수의 화소(P1)가 모두 스캔되면 상기 표시패널(110)에는 한 프레임에 해당하는 영상이 표시된다. 상기 표시패널(110)은 3D 영상 모드인 경우 좌안용 영상과 우안용 영상을 교대로 표시한다.
본 발명의 일 실시예로, 각 화소(P1)는 해당 게이트 라인과 해당 데이터 라인에 연결된 박막 트랜지스터(TR), 상기 박막 트랜지스터(135)의 드레인 전극에 연결된 액정 커패시터(Clc)로 이루어질 수 있다. 그러나, 상기 화소(P1)의 구조는 여기에 한정되지 않는다.
상기 타이밍 컨트롤러(120)는 상기 표시장치(100)의 외부로부터 다수의 영상신호(DATA)를 수신한다. 상기 영상신호들(DATA)은 2차원(2D) 영상신호 또는 3차원(3D) 영상신호일 수 있다. 즉, 상기 표시장치(100)가 3D 모드로 동작하는 경우, 상기 타이밍 컨트롤러(120)는 3D 영상에 대응하는 상기 영상신호들(DATA)을 수신하고, 2D 모드로 동작하는 경우, 2D 영상에 대응하는 상기 영상신호들(DATA)을 수신할 수 있다.
또한, 상기 타이밍 컨트롤러(120)는 수평동기신호(H_sync), 수직동기신호(V_sync), 메인 클럭신호(MCLK), 3D 동기신호(3D_Sync), 3D 인에이블 신호(3D_EN) 및 2D 인에이블 신호(2D_EN)를 수신한다. 상기 2D 인에이블 신호(2D_EN)가 하이인 경우, 상기 표시장치(100)는 2D 모드로 동작하고, 3D 인에이블 신호(3D_EN)가 하이인 경우, 상기 표시장치(100)는 3D 모드로 동작한다
또한, 상기 타이밍 컨트롤러(120)는 상기 데이터 드라이버(140)와의 인터페이스 사양에 맞도록 상기 영상 신호들(DATA)의 데이터 포맷을 변환하고, 변환된 영상 신호들(DATA')을 상기 데이터 구동부(140)로 제공한다. 이 때, 상기 영상 신호들(DATA)이 3D 영상 신호인 경우, 상기 3D 동기신호(3D_Sync)에 응답하여 상기 데이터 구동부(140)로 좌안용 영상신호와 우안용 영상신호를 교대로 전송한다. 또한, 상기 타이밍 컨트롤러(120)는 데이터 제어신호(DCON)(예를 들어, 출력개시신호, 개시신호, 클럭신호, 및 극성반전신호 등)를 상기 데이터 구동부(140)로 제공하고, 개시신호(STV), 클럭신호(CKV), 클럭바신호(CKVB), 리셋 신호(RST)를 게이트 구동부(130)로 제공한다.
상기 게이트 구동부(130)는 제1 및 제2 전원전압(VSS1, VSS2)을 수신하고, 상기 타이밍 컨트롤러(120)로부터 제공되는 개시신호(STV), 클럭신호(CKV), 클럭바신호(CKVB), 리셋 신호(RST) 등)에 응답하여 게이트 신호들(G1~Gn)을 순차적으로 출력한다.
상기 데이터 구동부(140)는 상기 타이밍 컨트롤러(120)로부터 제공되는 상기 데이터 제어신호(DCON)에 응답해서 다수의 감마기준전압들(GMMA1~GMMAi) 중 상기 영상신호들(DATA')에 대응되는 전압을 선택하여 데이터 전압들(D1~Dm)로써 출력한다. 상기 출력된 데이터 전압들(D1~Dm)은 상기 표시패널(110)로 인가된다.
상기 감마 전압 생성부(150)는 아날로그 구동전압(AVDD)을 수신하여 상기 다수의 감마 기준 전압들(GMMA1~GMMAi)을 생성하고, 생성된 감마 기준 전압들(GMMA1~GMMAi)을 상기 데이터 구동부(140)로 공급한다. 상기 감마 전압 생성부(150)는 상기 아날로그 구동전압(AVDD)과 접지전압 사이에서 직렬 연결된 다수의 저항(미도시)으로 이루어진 저항 스트링 구조를 갖고, 서로 인접하는 두 개의 저항들이 연결된 노드들 각각의 전위를 상기 감마 기준 전압들 (GMMA1~GMMAi) 로써 출력할 수 있다.
한편, 상기 셔터 안경(160)은 상기 표시장치(100)가 상기 3D 모드로 동작시에 사용된다. 상기 셔터 안경(300)은 좌안 셔터(미도시)와 우안 셔터(미도시)를 포함한다. 상기 셔터 안경(300)은 상기 3차원 동기 신호(3D_Sync)를 수신하고, 상기 3차원 동기 신호(3D_Sync)에 응답하여 상기 좌안 셔터와 상기 우안 셔터를 번갈아 오픈한다. 사용자는 상기 셔터 안경(300)을 착용하면, 교번적으로 오픈되는 상기 좌안 셔터와 상기 우안 셔터를 통해 상기 표시 패널(100)에서 표시되는 영상을 3차원 영상으로 관측할 수 있다.
이하, 본 발명의 일 실시예에 따른 게이트 구동부의 구성 및 동작에 대해 구체적으로 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 게이트 구동부의 블럭도이다.
도 2a를 참조하면, 게이트 구동부(130)는 서로 종속적으로 연결된 다수의 스테이지(SRC1~SRCn)로 이루어진 하나의 쉬프트 레지스터를 포함한다. 여기서, n은 1이상의 정수이다. 상기 다수의 스테이지(SRC1~SRCn)는 다수의 게이트 라인(GL1~GLn)의 제1 단부에 각각 연결되고, 순차적으로 게이트 신호를 출력하여 대응하는 게이트 라인으로 공급한다.
상기 다수의 스테이지(SRC1~SRCn) 각각은 입력단자(IN), 클럭단자(CK), 제1 및 제2 전원전압단자(V1, V2), 제1 및 제2 제어단자(CT1, CT2), 출력단자(OUT) 및 캐리 단자(CR)를 포함한다.
각 스테이지(SRC1~SRCn)의 입력단자(IN)는 이전 스테이지들 중 하나인 제1 이전 스테이지의 캐리단자(CR)에 전기적으로 연결되어 이전 캐리 신호를 수신한다. 단, 상기 다수의 스테이지(SRC1~SRCn) 중 첫번째 스테이지(SRC1)의 입력단자(IN)에는 이전 스테이지가 존재하지 않으므로, 이전 캐리 신호 대신에 타이밍 컨트롤러로부터 상기 게이트 구동부(130)의 구동을 개시하는 개시신호(STV)가 제공된다.
상기 각 스테이지(SRC1~SRCn)의 제1 제어단자(CT1)는 다음 스테이지들 중 하나인 제1 다음 스테이지의 캐리 단자(CR)에 전기적으로 연결되어 제1 다음 캐리신호를 수신한다. 상기 각 스테이지(SRC1~SRCn)의 제2 제어단자(CT2)는 상기 제1 다음 스테이지의 다음 스테이지들 중 하나인 제2 다음 스테이지의 캐리 단자(CR)에 전기적으로 연결되어 제2 다음 캐리 신호를 수신한다. 단, 상기 다수의 스테이지(SRC1~SRCn) 중 N번째 스테이지(SRCn)의 제1 및 제2 제어단자(CT1, CT2)로 입력되는 신호에 대해서는 이후 도 3을 참조하여 설명하기로 한다.
상기 다수의 스테이지(SRC1~SRCn) 중 홀수번째 스테이지(SRC1, SRC3)의 클럭 단자(CK)에는 클럭 신호(CKV)가 제공되고, 상기 다수의 스테이지(SRC1~SRCn) 중 짝수번째 스테이지(SRC2,...SRCn)의 클럭단자(CK)에는 클럭바 신호(CKVB)가 제공된다. 상기 클럭 신호(CKV) 및 상기 클럭바 신호(CKVB)는 서로 다른 위상을 갖는다. 본 발명의 일 예로, 상기 클럭 신호(CKV) 및 클럭바 신호(CKVB)는 서로 반전된 위상을 갖는다.
상기 각 스테이지(SRC1~SRCn)의 제1 전원전압단자(V1)에는 제1 전원전압(VSS1)이 인가되고, 상기 각 스테이지(SRC1~SRCn)의 제2 전원전압단자(V2)에는 상기 제1 전원전압(VSS1)보다 낮은 전압레벨을 갖는 제2 전원전압(VSS2)이 인가된다. 상기 제1 전원전압(VSS1)은 그라운드 전압 또는 마이너스 전압일 수 있다. 본 발명의 일 예로, 상기 제1 전원전압(VSS1)은 -6V이고, 상기 제2 전원전압(VSS2)은 -12V일 수 있다.
상기 각 스테이지(SRC1~SRCn)의 출력단자(OUT)는 대응하는 게이트 라인이 연결된다. 따라서, 상기 출력단자(OUT)를 통해 출력된 게이트 신호는 상기 대응하는 게이트 라인으로 인가된다.
상기 각 스테이지(SRC1~SRCn)의 캐리 단자(CR)는 상기 제1 다음 스테이지의 입력단자(IN)에 전기적으로 연결되고, 상기 제1 이전 스테이지의 제1 제어단자(CT1)에 전기적으로 연결되며, 상기 제1 이전 스테이지의 이전 스테이지들 중 하나인 제2 이전 스테이지의 제2 제어단자(CT2)에 전기적으로 연결되어 캐리 신호를 제공한다.
한편, 상기 게이트 라인들(GL1~GLn)의 제2 단부에는 다수의 방전 트랜지스터(NT_D)들이 각각 연결된다. 상기 다수의 방전 트랜지스터(NT_D) 각각은 대응하는 게이트 라인의 다음 게이트 라인에 연결된 제어전극, 상기 제1 전원전압(VSS1)을 수신하는 입력전극 및 상기 대응하는 게이트 라인에 연결된 출력전극을 구비한다. 따라서, 상기 각 방전 트랜지스터(NT_D)는 상기 다음 게이트 라인으로 인가된 다음 게이트 신호에 응답하여 대응하는 게이트 라인의 게이트 신호를 상기 제1 전압(VSS1)으로 방전시킨다.
도 2b를 참조하면, 상기 게이트 구동부(130)는 상기 다수의 스테이지(SRC1~SRCn) 이외에 제1 및 제2 더미 스테이지(Dum1, Dum2)를 더 포함한다.
상기 제1 더미 스테이지(Dum1)는 입력단자(IN), 클럭단자(CK), 제1 및 제2 전원전압단자(V1, V2), 제1 및 제2 제어단자(CT1, CT2), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
상기 제1 더미 스테이지(Dum1)는 입력단자(IN)를 통해 상기 n번째 스테이지(SRCn)의 캐리 신호를 수신하고, 상기 n번째 스테이지(SRCn)의 캐리 신호에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 통해 제1 더미 캐리 신호를 출력한다.
특히, 상기 제1 더미 스테이지(Dum1)의 캐리 단자(CR)는 상기 N번째 스테이지(SRCn)의 제1 제어단자(CT1) 및 상기 제2 더미 스테이지(Dum2)의 입력 단자(IN)에 연결되어 상기 제1 더미 캐리 신호를 공급한다. 도면에 도시하지는 않았지만, 상기 제1 더미 스테이지(Dum1)의 캐리 단자(CR)는 상기 다수의 스테이지(SRC1~SRCn) 중 N-1번째 스테이지(SRCn-1)의 제2 제어 단자(CT2)에 연결되어 상기 제1 더미 캐리 신호(Cr(dum1))를 공급할 수 있다.
또한, 상기 제1 더미 스테이지(Dum1)의 출력 단자(OUT)는 다수의 게이트 라인 중 마지막 게이트 라인(GLn)에 연결된 방전 트랜지스터(NT_D)의 제2 전극에 연결된다. 따라서, 마지막 방전 트랜지스터(NT_D)는 상기 제1 더미 스테이지(Dum1)의 출력 단자(OUT)를 통해 출력된 상기 제1 더미 캐리신호(Cr(dum1))에 응답하여 턴-온되고, 턴-온된 마지막 방전 트랜지스터(NT_D)는 상기 마지막 게이트 라인(GLn)의 전위를 상기 제1 전원전압(VSS1)으로 다운시킨다.
한편, 상기 제2 더미 스테이지(Dum2)는 입력단자(IN), 클럭단자(CK), 제1 및 제2 전원전압단자(V1, V2), 제1 제어단자(CT1), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
상기 제2 더미 스테이지(Dum2)는 입력단자(IN)를 통해 상기 제1 더미 스테이지(Dum2)로부터 상기 제1 더미 캐리신호(Cr(dum1))를 수신하고, 상기 제1 더미 캐리 신호(Cr(dum1))에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 통해 제2 더미 캐리 신호(Cr(dum2))를 출력한다.
상기 제2 더미 스테이지(Dum2)의 캐리 단자(CR)는 상기 N번째 스테이지(SRCn)의 제2 제어 단자(CT2) 및 상기 제1 더미 스테이지(Dum1)의 제1 제어 단자(CT1)에 연결되어 상기 제2 더미 캐리 신호(Cr(dum2))를 공급한다.
따라서, 상기 N번째 스테이지(SRCn)의 제1 및 제2 제어 단자(CT1, CT2)는 상기 제1 및 제2 더미 스테이지(Dum1, Dum2)로부터 각각 상기 제1 및 제2 더미 캐리신호(Cr(dum1), Cr(dum2))를 수신할 수 있다. 이로써, 상기 N번째 스테이지(SRCn)는 상기 제1 및 제2 더미 스테이지(Dum1, Dum2)에 의해서 정상적으로 동작할 수 있다.
도 2b에 도시된 바와 같이, 상기 제1 더미 스테이지(Dum1)의 제2 제어 단자(CT2)에는 표시모드에 따라 상기 개시신호(STV) 또는 리셋 신호(RST)가 제공된다. 일 예로, 현재 표시된 프레임의 영상 모드가 3D 모드의 경우에는 상기 제1 더미 스테이지(Dum1)의 제2 제어 단자(CT2)에 상기 리셋 신호(RST)가 제공되고, 현재 표시된 프레임의 영상 모드가 2D 모드의 경우에는 상기 제1 더미 스테이지(Dum1)의 제2 제어 단자(CT2)에 상기 개시신호(STV)가 제공될 수 있다. 상기 리셋 신호(RST)는 상기 개시신호(STV)와 다른 위상을 갖는 신호이다.
또한, 상기 제2 더미 스테이지(Dum2)의 제1 제어 단자(CT1)에도 상기 제1 더미 스테이지(Dum1)에 제공된 것과 마찬가지로 표시 모드에 따라 상기 개시신호(STV) 또는 리셋 신호(RST)가 제공될 수 있다. 상기 제2 더미 스테이지(Dum2)는 상기 제1 더미 스테이지(Dum1)와는 달리 상기 제2 제어 단자(CT2)를 구비하지 않는다.
상기 제1 더미 스테이지(Dum1)의 제2 제어 단자(CT2) 및 상기 제2 더미 스테이지(Dum2)의 제1 제어 단자(CT1)에 제공되는 신호에 대해서는 도 4 내지 6에서 구체적으로 설명하기로 한다.
도 3은 도 2a에 도시된 다수의 스테이지 중 N번째 스테이지의 회로도이다. 단, 도 3에서는 다수의 스테이지 중 N번째 스테이지만을 도시하였으나, 나머지 N-1개의 스테이지는 이와 유사한 구조를 가지며, 도 3a에 도시된 바와 같이 각 스테이지별로 입력되는 신호의 차이만 있을 뿐이다.
도 3을 참조하면, N번째 스테이지(SRCn)는 제1 출력부(131), 제2 출력부(132), 제어부(133), 제1 홀딩부(134), 인버터부(135), 제2 홀딩부(136), 및 안정화부(137)를 포함한다.
상기 제1 출력부(131)는 Q-노드(QN)의 전위에 따라서 게이트 신호(OUT(n))를 출력하고, 상기 제2 출력부(132)는 상기 Q-노드(QN)의 전위에 따라서 캐리신호(Cr(n))를 출력한다. 상기 게이트 신호(OUT(n)) 및 상기 캐리신호(Cr(n))는 서로 동일한 위상 및 동일한 크기를 갖는다.
상기 제1 출력부(131)는 제1 출력 트랜지스터(NT1)를 포함하고, 상기 제2 출력부(132)는 제2 출력 트랜지스터(NT2)를 포함한다. 상기 제1 출력 트랜지스터(NT1)는 클럭바 신호(CKVB)를 수신하는 입력 전극, 상기 Q-노드(QN)에 연결된 제어 전극 및 상기 출력단자(OUT)에 연결된 출력전극을 포함한다. 상기 제2 출력 트랜지스터(NT2)는 상기 클럭바 신호(CKVB)를 수신하는 입력전극, 상기 Q-노드(QN)에 연결된 제어 전극 및 상기 캐리 단자(CR)에 연결된 출력전극을 포함한다.
상기 Q-노드(QN)의 전위가 상승하면 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)가 턴-온되어 상기 클럭바 신호(CKVB)를 상기 게이트 신호(OUT(n)) 및 캐리 신호(Cr(n))로써 각각 출력한다.
상기 제어부(133)는 이전 캐리신호(Cr(n-1))에 응답하여 상기 Q-노드(QN)의 전위를 상승시키고, 상기 제1 다음 스테이지의 제1 다음 캐리신호(Cr(dum1)에 응답하여 상기 게이트 신호(OUT(n))를 제1 전원전압(VSS1)까지 다운시킨다.
본 발명의 일 예로, 상기 제어부(133)는 버퍼 트랜지스터(NT3), 제1 및 제2 풀다운 트랜지스터(NT4, NT7), 제1 및 제2 방전 트랜지스터(NT5, NT6)를 포함한다.
상기 버퍼 트랜지스터(NT3)는 입력단자(IN)에 공통으로 연결되어 N-1번째 캐리신호(Cr(n-1))를 수신하는 입력전극 및 제어전극을 포함하고, 상기 Q-노드(QN)에 연결된 출력전극을 포함한다. 따라서, 상기 버퍼 트랜지스터(NT3)는 상기 N-1번째 캐리 신호(Cr(n-1))에 응답하여 상기 Q-노드(QN)의 전위를 상승시킬 수 있다.
상기 제1 풀다운 트랜지스터(NT4)는 상기 출력단자(OUT)에 연결되어 상기 게이트 신호(OUT(n))를 수신하는 입력 전극, 상기 제1 제어단자(CT1)에 연결되어 상기 제1 더미 캐리 신호를 수신하는 제어 전극 및 상기 제1 전압입력단자(V1)에 연결된 출력전극을 포함한다. 따라서, 상기 제1 풀다운 트랜지스터(NT4)는 상기 제1 더미 캐리 신호에 응답하여 상기 게이트 신호(OUT(n))를 상기 제1 전원전압(VSS1)까지 다운시킬 수 있다.
상기 제1 방전 트랜지스터(NT5)는 상기 Q-노드(QN)에 연결된 입력전극, 상기 제1 제어단자(CT1)에 연결되어 상기 제1 더미 캐리신호(Cr(dum1))를 수신하는 제어전극 및 상기 제2 방전 트랜지스터(NT6)에 연결된 출력전극을 포함한다. 상기 제2 방전 트랜지스터(NT6)는 상기 제1 방전 트랜지스터(NT5)의 출력전극에 공통으로 연결된 입력전극 및 제어전극을 포함하고, 상기 제2 전원전압(VSS2)을 수신하는 제2 전원전압단자(V2)에 연결된 출력전극을 포함한다. 따라서, 상기 제1 및 제2 방전 트랜지스터(NT5, NT6)는 상기 제1 더미 캐리신호(Cr(dum1))에 응답하여 상기 Q-노드(QN)의 전위를 상기 제2 전원전압(VSS2)까지 방전시킬 수 있다.
상기 제2 풀다운 트랜지스터(NT7)는 상기 캐리단자(CR)에 연결되어 상기 캐리신호(Cr(n))를 수신하는 입력전극, 상기 제1 제어단자(CT1)에 연결되어 상기 제1 더미 캐리신호(Cr(dum1))를 수신하는 제어전극 및 상기 제2 전원전압(VSS2)을 수신하는 상기 제2 전원전압단자(V2)에 연결된 출력전극을 포함한다. 따라서, 상기 제2 풀다운 트랜지스터(NT7)는 상기 제1 더미 캐리신호(Cr(dum1))에 응답하여 상기 캐리신호(Cr(n))를 상기 제2 전원전압(VSS2)까지 다운시킬 수 있다.
상기 제어부(133)는 제1 및 제2 커패시터(C1, C2)를 더 포함한다. 상기 제1 커패시터(C1)는 상기 제1 출력 트랜지스터(NT1)의 제어 전극 및 출력 전극 사이에 연결되고, 상기 제2 커패시터(C2)는 상기 제2 출력 트랜지스터(NT2)의 제어 전극 및 출력 전극 사이에 연결된다.
상기 버퍼 트랜지스터(NT3)가 상기 이전 캐리신호(Cr(n-1))에 응답하여 턴-온되면, 상기 Q-노드(QN)의 전위가 상승하여 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)가 턴-온된다. 상기 턴-온된 제1 및 제2 출력 트랜지스터(NT1, NT2)에 의해서 상기 출력단자(OUT) 및 상기 캐리단자(CR)의 전위가 상승하면, 상기 Q-노드(QN)의 전위는 상기 제1 및 제2 커패시터(C1, C2)에 의해서 부스트 업(Boost-up)된다. 따라서, 이러한 부스트 업에 따른 부스트트래핑 동작에 의해서 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)는 턴-온 상태를 계속 유지할 수 있고, 상기 게이트 신호(OUT(n)) 및 상기 캐리 신호(Cr(n))는 상기 클럭바 신호(CKVB)의 하이 구간 동안 하이 상태로 발생될 수 있다.
상기 제1 홀딩부(134)는 상기 제2 더미 캐리신호(Cr(dum2))를 수신하여 상기 Q-노드(QN)에 상기 제1 전원 전압(VSS1)보다 낮은 상기 제2 전원 전압(VSS2)을 공급한다. 상기 제1 홀딩부(134)는 상기 Q-노드(QN)에 연결된 입력전극, 상기 제2 제어단자(CT2)에 연결되어 상기 제2 더미 캐리 신호를 수신하는 제어전극 및 상기 제2 전원전압(VSS2)을 수신하는 제2 전원전압단자(V2)에 연결된 출력전극을 포함하는 제1 홀딩 트랜지스터(NT8)를 포함한다.
상기 인버터부(135)는 상기 캐리신호(Cr(n))에 응답하여 A-노드(AN)에 클럭바신호(CKVB)를 출력하고, 상기 제2 홀딩부(136)는 상기 A-노드(AN)를 통해 수신된 상기 클럭바신호(CKVB)에 응답하여, 상기 게이트 신호(OUT(n)) 및 상기 캐리신호(Cr(n))를 상기 제1 전원전압(VSS1)으로 홀딩시킨다.
상기 인버터부(135)는 제1 내지 제4 트랜지스터(NT9, NT10, NT11, NT12), 제3 및 제4 커패시터(C3, C4)를 포함한다.
상기 제1 트랜지스터(NT9)는 클럭바 신호(CKVB)를 수신하는 입력 전극 및 제어 전극을 포함하고, 제3 트랜지스터(NT11)에 연결된 출력 전극을 포함한다. 상기 제2 트랜지스터(NT10)는 상기 클럭바 신호(CKVB)를 수신하는 입력 전극, 상기 제1 트랜지스터(NT9)의 출력 전극에 연결된 제어 전극 및 상기 A-노드(QN)에 연결된 출력 전극을 포함한다. 상기 제3 커패시터(C3)는 상기 제2 트랜지스터(NT10)의 입력 전극과 제어 전극 사이에 구비되고, 상기 제4 커패시터(C4)는 상기 제2 트랜지스터(NT10)의 제어 전극과 출력 전극 사이에 구비된다.
상기 제3 트랜지스터(NT11)는 상기 제1 트랜지스터(NT9)의 출력전극에 연결된 입력전극, 상기 캐리단자(CR)에 연결되어 상기 캐리신호(Cr(n))를 수신하는 제어 전극, 및 상기 제1 전원전압(VSS1)을 수신하는 제1 전압입력단자(V1)에 연결된 출력 전극을 구비한다. 상기 제4 트랜지스터(NT12)는 상기 A-노드(AN)에 연결된 입력전극, 상기 캐리단자(CR)에 연결되어 상기 캐리신호(Cr(n))를 수신하는 제어 전극, 및 상기 제1 전원전압(VSS1)을 수신하는 제1 전압입력단자(V1)에 연결된 출력 전극을 구비한다.
상기 제2 홀딩부(136)는 제2 및 제3 홀딩 트랜지스터(NT13, NT14)를 포함한다. 상기 제2 홀딩 트랜지스터(NT13)는 상기 출력단자(OUT)에 연결되어 상기 게이트 신호(OUT(n))를 수신하는 입력 전극, 상기 A-노드(AN)를 통해 상기 클럭바 신호(CKVB)를 수신하는 제어 전극 및 상기 제1 전압입력단자(V1)에 연결된 출력 전극을 포함한다. 상기 제3 홀딩 트랜지스터(NT14)는 상기 캐리단자(CR)에 연결되어 상기 캐리 신호(CR(n))를 수신하는 입력 전극, 상기 A-노드(AN)를 통해 상기 클럭바 신호(CKVB)를 수신하는 제어 전극 및 상기 제2 전압입력단자(V2)에 연결된 출력 전극을 포함한다.
상기 제3 및 제4 커패시터(C3, C4)는 상기 클럭바 신호(CKVB)에 의해서 서서히 전압을 충전한다. 이후, 충전된 전압에 의해서 상기 제2 트랜지스터(NT10)가 턴-온되고, 상기 제3 및 제4 트랜지스터(NT11, NT12)가 턴-오프되면, 상기 A-노드(AN)의 전위가 상승한다.
상기 A-노드(AN)의 전위가 상승하면, 상기 제2 및 제3 홀딩 트랜지스터(NT13, NT14)가 턴-온되고, 턴-온된 상기 제2 및 제3 홀딩 트랜지스터(NT13, NT14)에 의해서 상기 게이트 신호(OUT(n)) 및 캐리 신호(Cr(n))가 각각 제1 및 제2 전원전압(VSS1, VSS2)으로 홀딩될 수 있다.
따라서, 상기 제2 홀딩부(136)는 상기 제1 출력부(111)의 턴-오프 구간에서 상기 게이트 신호(OUT(n))를 상기 제1 전원전압(VSS1)으로 홀딩시키고, 상기 캐리 신호(Cr(n))를 상기 제2 전원전압(VSS2)로 홀딩시킬 수 있다.
상술한 바와 같이, 각 스테이지의 인버터부(135)는 자신의 스테이지로부터 출력된 캐리 신호(Cr(n))에 응답하여 상기 A-노드(AN)의 전위를 상기 제1 전원전압(VSS1)으로 홀딩시킴으로써 상기 제2 노드(AN)의 전위를 안정화시킬 수 있다. 이로써, 부트스트래핑 동작이 정상적으로 이루어질 수 있고, 고온에서 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)가 비정상적으로 동작하는 것을 방지할 수 있다.
한편, 상기 안정화부(137)는 상기 Q-노드(QN)의 전위를 안정화시키기 위한 제1 안정화 트랜지스터(NT15) 및 상기 A-노드(AN)의 전위를 안정화시키기 위한 제2 안정화 트랜지스터(NT16)를 포함한다.
상기 제1 안정화 트랜지스터(NT15)는 상기 Q-노드(QN)에 연결된 입력 전극, 상기 A-노드(AN)에 연결된 제어 전극, 및 상기 제2 전압입력단자(V2)에 연결된 출력 전극을 포함한다. 따라서, 상기 제1 안정화 트랜지스터(NT15)는 상기 A-노드(AN)의 전위가 상승되면, 상승된 A-노드(AN)의 전위에 의해서 턴-온되어 상기 Q-노드(QN)의 전위를 상기 제2 전원전압(VSS2)으로 홀딩시킬 수 있다. 또한, 상기 제1 안정화 트랜지스터(NT15)는 상기 제1 출력 트랜지스터(NT1)의 누설 전류를 감소시킬 수 있고, 또한, 고온에서 상기 제1 출력 트랜지스터(NT1)가 비정상적으로 턴-온되는 것을 방지할 수 있다.
한편, 상기 제2 안정화 트랜지스터(NT16)는 상기 A-노드(AN)에 연결된 입력 전극, 상기 입력 단자(IN)에 연결되어 이전 캐리신호(Cr(n-1))를 수신하는 제어전극 및 상기 제2 전압입력단자(V2)에 연결된 출력전극을 포함한다. 상기 제2 안정화 트랜지스터(NT16)는 상기 이전 캐리신호(Cr(n-1))에 응답하여 상기 A-노드(AN)의 전위를 상기 제2 전원전압(VSS2)으로 다운시킨다. 구체적으로, 상기 이전 캐리신호(Cr(n-1))가 하이 상태로 전환되면, 상기 A-노드(AN)의 전위는 상기 제2 전원전압(VSS2)으로 다운되고, 그 결과 상기 제2 및 제3 홀딩 트랜지스터(NT13, NT14)는 턴-온 상태에서 턴-오프 상태로 전환될 수 있다.
도 4는 표시모드에 따라 개시신호, 리셋 신호, 게이트 신호, 제1 및 제2 더미캐리 신호를 나타낸 파형도이다. 설명의 편의를 위해, 2D 모드와 3D 모드를 함께 도시하였다.
도 4를 참조하면, 상기 개시신호(STV)는 한 프레임 구간(1F) 단위로 하이 상태로 발생된다. 구체적으로, 상기 개시신호(STV)는 2D 모드인 경우 제1 시간(T1) 동안 하이 상태로 유지되고, 3D 모드인 경우 제2 시간(T2) 동안 하이 상태로 유지된다.
각 프레임 구간(1F)은 마지막 게이트 신호(Gn)의 폴링 시점과 상기 개시 신호(STV)의 다음 하이 구간의 라이징 시점까지로 정의된 블랭크 구간(VB1, VB2)를 포함한다. 이하, 이 2D 영상의 블랭크 구간을 제1 블랭크 구간(VB1), 3D 영상의 블랭크 구간을 제2 블랭크 구간(VB2)이라 한다.
본 발명의 일 예로, 상기 제2 블랭크 구간(VB2)은 상기 제1 블랭크 구간(VB1)에 비해 길다. 상기 한 프레임 구간 내에서 상기 제2 블랭크 구간(VB2)이 길어진 만큼 3D 모드에서의 액티브 구간(즉, 제1 게이트 신호(G1)의 라이징 시점부터 상기 마지막 게이트 신호(Gn)의 폴링 시점까지로 정의된 구간)은 2D 모드에서의 액티브 구간보다 짧아진다. 따라서, 상기 개시신호(STV)는 3D 모드에서 상기 제1 시간(T1)보다 짧은 제2 시간(T2)동안 하이 상태로 발생된다. 상기 개시신호가 하이 상태로 발생되면, 다수의 스테이지 중 첫번째 스테이지가 동작을 개시한다. 따라서, 다수의 스테이지로부터 게이트 신호(G1~Gn)가 순차적으로 출력된다. n번째 게이트 신호(Gn)가 출력되고 난 뒤, 제1 더미 캐리신호(Cr(dum1)) 및 제2 더미 캐리 신호(Cr(dum2))가 순차적으로 출력된다.
상기 제1 더미 스테이지는 상기 n번째 스테이지의 캐리 신호를 수신하고, 상기 n번째 스테이지의 캐리 신호에 응답하여 캐리 단자 및 출력 단자를 통해 하이 상태의 제1 더미 캐리신호(Cr(dum1))를 출력한다. 이후, 상기 제1 더미 스테이지는 제2 더미 캐리 신호(Cr(dum2))에 응답하여 상기 제1 더미 캐리신호(Cr(dum1))를 로우 상태로 다운시킨다.
한편, 상기 제2 더미 스테이지는 상기 제1 더미 스테이지로부터 상기 제1 더미 캐리 신호(Cr(dum1))를 수신하고, 상기 제1 더미 캐리 신호(Cr(dum1))에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 통해 하이 상태의 제2 더미 캐리신호(Cr(dum2))를 출력한다. 이후, 상기 제2 더미 스테이지는 상기 개시신호(STV)에 응답하여 상기 제2 더미 캐리신호를 로우 상태로 다운시킨다.
2D 인에이블 신호(2D_EN)가 하이이고 3D 인에이블 신호(3D_EN)가 로우인 경우 상기 표시장치는 2D 모드로 동작한다.
2D 모드인 경우 상기 제1 더미 스테이지의 제2 제어단자 및 상기 제2 더미 스테이지의 제1 제어단자로 개시신호(STV)가 공급된다
상기 개시신호(STV)가 하이 상태로 전환되면, 상기 제2 더미 스테이지는 상기 제2 더미 캐리 신호(Cr(dum2))를 로우 상태로 전환시킨다. 또한, 상기 개시신호(STV)가 하이 상태로 전환되면, 상기 제1 더미 스테이지는 상기 제1 더미 캐리 신호(Cr(dum1))를 로우 상태로 홀딩시킨다.
3D 인에이블 신호(3D_EN)가 하이이고 2D 인에이블 신호(2D_EN)가 로우인 경우 상기 표시장치는 3D 모드로 동작한다.
3D 모드인 경우 상기 제1 더미 스테이지의 제2 제어단자 및 상기 제2 더미 스테이지의 제1 제어단자로 리셋 신호(RST)가 공급된다.
상기 리셋 신호(RST)는 제2 블랭크 구간(VB2) 내에 하이 상태를 갖는 제1 하이 구간(H1)을 포함한다. 다시 말해, 제2 블랭크 구간(VB2) 동안 상기 제1 더미 스테이지의 제2 제어단자 및 상기 제2 더미 스테이지의 제1 제어단자에는 하이 상태의 상기 리셋 신호(RST)가 인가된다. 이때, 상기 리셋 신호(RST)는 n번째 스테이지에 인가되는 클럭 신호로부터 소정 클럭이 지난 이후에 하이 상태로 전환될 수 있다.
상기 리셋 신호(RST)가 하이 상태로 전환되면, 상기 제2 더미 스테이지는 상기 제2 더미 캐리 신호(Cr(dum2))를 로우 상태로 전환시킨다. 또한, 상기 리셋 신호(RST)가 하이 상태로 전환되면, 상기 제1 더미 스테이지는 상기 제1 더미 캐리 신호(Cr(dum1))를 로우 상태로 홀딩시킨다.
상술한 바에 따르면, 상기 실시예와 같이 3D 모드에서 상기 제1 및 제2 더미 스테이지에 리셋 신호(RST)를 인가하면, 상기 개시신호(STV)를 인가한 경우보다 상기 제 2 더미 캐리신호(Cr(dum2))는 빠르게 로우 상태로 전환된다. 따라서, 상기 제2 더미 캐리 신호(Cr(dum2))를 입력받는 도 4의 제1 홀딩 트랜지스터(NT8)가 턴-온 상태로 되어 있는 시간이 기존에 비해 짧아지므로, 상기 제1 홀딩 트랜지스터(NT8)의 열화를 방지하여 n번째 게이트 신호(GS(n))의 노이즈 발생을 억제할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 개시신호, 리셋 신호, 게이트 신호, 제1 및 제2 더미 캐리 신호를 나타낸 파형도이다.
도 5를 참조하면, 2D 모드인 경우 상기 제1 더미 스테이지의 제2 제어단자 및 상기 제2 더미 스테이지의 제1 제어단자로 개시신호(STV)가 공급된다. 2D 모드의 경우, 도 4와 동일한 방식으로 동작하므로 구체적인 설명은 생략한다.
3D 모드의 경우 상기 제1 더미 스테이지의 제2 제어단자 및 상기 제2 더미 스테이지의 제1 제어단자로 리셋 신호(RST)가 공급된다.
상기 리셋 신호(RST)는 제2 블랭크 구간(VB2) 내에 하이 상태를 갖는 제1 하이 구간(H1)을 포함한다. 다시 말해, 제2 블랭크 구간(VB2) 동안 상기 제1 더미 스테이지(Dum1)의 제2 제어단자(CT2) 및 상기 제2 더미 스테이지(Dum2)의 제1 제어단자(CT1)에는 하이 상태의 상기 리셋 신호(RST)가 인가된다. 또한, 상기 리셋 신호(RST)는 상기 개시신호(STV)와 동기하는 제2 하이 구간(H2)을 포함한다.
상기 리셋 신호(RST)가 하이 상태로 전환되면, 상기 제2 더미 스테이지는 상기 제2 더미 캐리 신호(Cr(dum2))를 로우 상태로 전환시킨다. 또한, 상기 리셋 신호(RST)가 하이 상태로 전환되면, 상기 제1 더미 스테이지는 상기 제1 더미 캐리 신호(Cr(dum1))를 로우 상태로 홀딩시킨다.
본 실시예의 경우, 상기 개시신호(STV)와 리셋 신호(RST)가 동기하는 구간이 있으므로, 일 실시예에 비해 상기 리셋 신호(RST)가 인가되는 타이밍 제어가 용이하다는 장점이 있다. 다시 말해, 상기 제1 하이 구간(H1)의 시작 시점을 변경하고자 할 때, 제2 하이 구간(H2)과 상기 개시 신호(STV)를 동기화함으로써, 좀 더 용이하게 상기 제1 하이 구간(H1)의 시작시점을 바꿀 수 있다.
도 6는 본 발명의 다른 실시예에 따른 개시신호, 리셋 신호, 게이트 신호, 제1 및 제2 더미 캐리 신호를 나타낸 파형도이다.
도 6을 참조하면, 2D 모드의 경우, 상기 제1 더미 스테이지의 제2 제어단자및 상기 제2 더미 스테이지의 제1 제어단자로 리셋 신호(RST)가 공급된다.
상기 리셋 신호(RST)는 상기 제1 블랭크 구간(VB1) 내에 제1 하이 구간(H1)을 포함한다. 다시 말해, 상기 제1 블랭크 구간(VB1) 동안 상기 제1 더미 스테이지의 제2 제어단자 및 상기 제2 더미 스테이지의 제1 제어단자에는 하이 상태의 상기 리셋 신호(RST)가 인가된다.
상기 리셋 신호(RST)가 하이 상태로 전환되면, 상기 제2 더미 스테이지는 상기 제2 더미 캐리 신호(Cr(dum2))를 로우 상태로 전환시킨다. 또한, 상기 리셋 신호(RST)가 하이 상태로 전환되면, 상기 제1 더미 스테이지는 상기 제1 더미 캐리 신호(Cr(dum1))를 로우 상태로 홀딩시킨다.
3D 모드의 경우, 2D 모드의 경우와 마찬가지로 상기 제1 더미 스테이지의 제2 제어단자 및 상기 제2 더미 스테이지의 제1 제어단자로 리셋 신호(RST)가 공급된다.
상기 리셋 신호(RST)는 상기 제2 블랭크 구간(VB2) 내에 제1 하이 구간(H1)을 포함한다. 상기 리셋 신호(RST)는 마지막 게이트 신호(Gn)가 인가된 후에 소정 클럭 후에 하이 상태로 전환될 수 있다.
상기 리셋 신호(RST)가 인가되었을 때, 상기 제1 더미 스테이지 및 상기 제2 더미 스테이지의 동작은 2D 모드의 경우와 동일하다.
상기 리셋 신호(RST)의 제1 하이 구간(H1)의 길이는 2D 모드의 경우와 3D 모드의 경우가 동일하다. 다시 말해, 표시 모드에 관계없이 동일한 리셋 신호(RST)가 상기 블랭크 구간(VB1, VB2) 동안 상기 제1 더미 스테이지의 제2 제어단자 및 상기 제2 더미 스테이지의 제1 제어단자로 인가된다.
본 실시예는, 상기 제1 더미 스테이지 및 상기 제2 더미 스테이지에 인가 되는 신호를 상기 리셋 신호(RST)로 단일화함으로써, 도 4 및 도 5의 실시예에 비해 신호 인가 방법이 간단해지는 장점이 있다.
도 7은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 표시장치(200)는 영상을 표시하는 표시패널(210), 상기 표시패널(210)에 데이터 전압을 출력하는 다수의 데이터 구동칩(240) 및 상기 표시패널(210)에 게이트 신호를 출력하는 게이트 구동부(230)를 포함한다.
상기 표시패널(210)은 제1 기판(210), 상기 제1 기판(210)과 마주보는 제2 기판(220) 및 상기 제1 기판(210)과 상기 제2 기판(220)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 표시패널(210)은 영상을 표시하는 표시영역(DA) 및 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.
상기 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)이 구비된다. 상기 표시영역(DA)에는 다수의 화소(P1)가 더 구비되고, 각 화소(P1)는 박막 트랜지스터(TR) 및 액정 커패시터(Clc)로 이루어진다. 본 발명의 일 예로, 상기 박막 트랜지스터(TR)의 게이트 전극은 대응하는 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극은 대응하는 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 제1 전극인 화소전극에 전기적으로 연결될 수 있다.
상기 게이트 구동부(230)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 상기 주변영역(PA)에 구비된다. 상기 게이트 구동부(230)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 인가한다.
본 발명의 일 실시예로, 상기 게이트 구동부(230)는 상기 제1 기판(211)에 화소(P1)들을 형성하는 박막 공정을 통해 상기 제1 기판(211)의 상기 주변영역(PA) 상에 직접적으로 형성된다. 이처럼, 상기 게이트 구동부(230)가 상기 제1 기판(210)에 집적되면, 상기 표시장치(400)에서 상기 게이트 구동부(230)를 내장하기 위한 구동칩들이 제거될 수 있고, 그 결과로 상기 표시장치(200)의 생산성이 향상되며 전체적인 사이즈를 감소시킬 수 있다.
한편, 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 상기 주변영역(PA)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(250)가 부착된다. 상기 다수의 TCP(250) 상에는 상기 다수의 데이터 구동칩(240)이 실장된다. 상기 다수의 데이터 구동칩(240)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 전압을 출력한다.
상기 액정표시장치(200)는 상기 게이트 구동부(230)와 상기 다수의 데이터 구동칩(240)의 구동을 제어하기 위한 인쇄회로기판(220)을 더 구비한다. 상기 인쇄회로기판(220)은 상기 다수의 데이터 구동칩(240)의 구동을 제어하는 데이터측 제어신호와 영상 데이터를 출력하고, 상기 게이트 구동부(230)의 구동을 제어하는 게이트측 제어신호를 출력한다. 상기 다수의 데이터 구동칩(240)은 상기 데이터측 제어신호에 동기하여 상기 영상 데이터를 입력받고, 상기 영상 데이터를 상기 데이터 전압으로 변환하여 출력한다. 한편, 상기 게이트 구동부(230)는 상기 TCP(250)를 통해 게이트측 제어신호를 입력받고, 상기 게이트측 제어신호에 응답하여 상기 게이트 신호를 순차적으로 출력한다.
이로써, 상기 표시패널(210)은 상기 게이트 신호에 응답하여 상기 데이터 전압을 액정 커패시터(Clc)에 충전함으로써, 액정층의 투과율을 제어하고, 그 결과 원하는 영상을 표시할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시장치 110: 표시패널 120: 타이밍 컨트롤러
130: 게이트 구동부 140: 데이터 구동부 150: 감마전압 생성부
SRC: 스테이지 Dum: 더미 스테이지
131: 제1 출력부 132: 제2 출력부 132: 제어부
134 : 홀딩부 135: 인버터부 136 : 안정화부

Claims (18)

  1. 표시모드에 따라 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시패널;
    상기 표시패널에 상기 데이터 신호를 제공하는 데이터 구동부;
    개시신호에 의해 동작을 개시하고, 상기 표시 패널에 상기 게이트 신호를 순차적으로 제공하는 다수의 스테이지 및 적어도 두 개의 더미 스테이지를 포함하는 게이트 구동부; 및
    상기 표시모드에 따라 리셋 신호와 개시신호 중 어느 하나를 선택하고, 선택된 신호를 상기 더미 스테이지들로 출력하는 타이밍 컨트롤러를 포함하고,
    상기 스테이지들은 각각 클럭 신호, 전단 스테이지들 중 하나로부터 이전 캐리 신호, 다음단 스테이지들 중 두 개의 스테이지로부터 각각 제1 및 제2 다음 캐리 신호를 수신하여 상기 게이트 신호 및 캐리 신호를 출력하며,
    상기 더미 스테이지들 각각은 상기 선택된 신호를 상기 제1 및 제2 다음 캐리 신호 중 하나로써 수신하는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 상기 표시모드가 입체 영상 모드인 경우 상기 타이밍 컨트롤러는 상기 개시신호와 다른 위상을 갖는 상기 리셋 신호를 상기 더미 스테이지들로 출력하고,
    상기 표시모드가 평면 영상 모드인 경우 상기 타이밍 컨트롤러는 상기 개시신호를 상기 더미 스테이지들로 출력하는 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 게이트 구동부는 각각 제1 및 제2 더미 캐리 신호를 출력하는 제1 및 제2 더미 스테이지를 포함하고,
    상기 제1 더미 스테이지는 상기 클럭 신호, 상기 다수의 스테이지 중 마지막 스테이지의 캐리 신호, 상기 선택된 신호 및 상기 제2 더미 스테이지로부터 제2 더미 캐리 신호를 수신하여 상기 제1 더미 캐리 신호를 출력하고,
    상기 제2 더미 스테이지는 상기 클럭 신호, 상기 제1 더미 캐리 신호 및 상기 선택된 신호를 수신하여, 상기 제2 더미 캐리 신호를 출력하는 것을 특징으로 하는 표시장치.
  4. 제2항에 있어서, 상기 리셋 신호는 마지막 게이트 신호의 폴링 시점과 상기 개시 신호의 다음 하이 구간의 라이징 시점까지로 정의된 블랭크 구간 내에 제1 하이 구간을 포함하는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서, 상기 리셋 신호는 상기 개시 신호의 하이 구간과 동기하는 제2 하이 구간을 더 포함하는 것을 특징으로 하는 표시장치.
  6. 제1항에 있어서, 상기 각 스테이지는 바로 이전 스테이지로부터 상기 이전 캐리 신호를 수신하고,
    연속하여 인접하는 두 개의 다음단 스테이지로부터 상기 제1 및 제2 다음 캐리 신호를 수신하는 것을 특징으로 하는 표시장치.
  7. 제1항에 있어서, 상기 게이트 구동부는 표시패널상에 박막 공정을 통해 직접적으로 형성된 것을 특징으로 하는 표시장치.
  8. 제1항에 있어서, 상기 각 스테이지는
    상기 이전 캐리 신호에 응답하여 Q-노드의 전위를 상승시키는 버퍼부;
    상기 Q-노드의 전위에 따라 상기 게이트 신호를 출력하는 제1 출력부;
    상기 Q-노드의 전위에 따라서 상기 캐리 신호를 출력하는 제2 출력부,
    상기 이전 캐리 신호에 응답하여 상기 Q-노드의 전위를 상승시키고, 상기 제1 다음 캐리 신호에 응답하여 상기 게이트 신호를 제1 전원 전압까지 다운시키는 제어부, 및
    상기 제2 다음 캐리 신호를 수신하여 상기 Q-노드에 상기 제1 전원 전압보다 낮은 제2 전원 전압을 공급하는 제1 홀딩부를 포함하는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 제어부는,
    상기 이전 캐리 신호에 응답하여 상기 Q-노드의 전위를 상승시키는 버퍼부;
    상기 제1 다음 캐리신호에 응답하여 상기 게이트 신호를 상기 제1 전원전압까지 다운시키는 제1 풀다운부;
    상기 제1 다음 캐리신호에 응답하여 상기 Q-노드의 전위를 상기 제2 전원전압까지 방전시키는 방전부; 및
    상기 제1 다음 캐리신호에 응답하여 상기 캐리 신호를 상기 제2 전원전압까지 다운시키는 제2 풀다운부를 포함하는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 상기 각 스테이지는,
    상기 캐리신호에 응답하여 A-노드에 클럭신호를 출력하는 인버터부; 및
    상기 A-노드의 전위에 따라 상기 게이트 신호 및 상기 캐리신호를 상기 제1 전원전압으로 홀딩시키는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 표시장치.
  11. 제10항에 있어서, 상기 각 스테이지는,
    상기 A-노드의 전위에 따라 상기 Q-노드의 전위를 상기 제2 전원전압으로 홀딩시키는 제1 안정화부; 및
    상기 이전 캐리신호에 응답하여 상기 A-노드의 전위를 상기 제2 전원전압으로 홀딩시키는 제2 안정화부를 더 포함하는 것을 특징으로 하는 표시장치.
  12. 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시패널;
    상기 표시패널에 상기 데이터 신호를 제공하는 데이터 구동부;
    개시신호에 의해 동작을 개시하고, 상기 표시 패널에 상기 게이트 신호를 순차적으로 제공하 는 다수의 스테이지 및 적어도 두 개의 더미 스테이지를 포함하는 게이트 구동부; 및
    상기 개시신호와 다른 위상을 갖는 리셋 신호를 상기 더미 스테이지들로 출력하는 타이밍 컨트롤러를 포함하고,
    상기 스테이지들은 각각 클럭 신호, 전단 스테이지들 중 하나로부터 이전 캐리 신호, 다음단 스테이지들 중 두 개의 스테이지로부터 각각 제1 및 제2 다음 캐리 신호를 수신하여 상기 게이트 신호 및 캐리 신호를 출력하며,
    상기 더미 스테이지들 각각은 상기 리셋 신호를 상기 제1 및 제2 다음 캐리 신호 중 하나로써 수신하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 리셋 신호는 마지막 게이트 신호의 폴링 시점과 상기 개시 신호의 다음 하이 구간의 라이징 시점까지로 정의된 블랭크 구간 내에 제1 하이 구간을 포함하는 것을 특징으로 하는 표시장치.
  14. 제12항에 있어서, 상기 게이트 구동부는 각각 제1 및 제2 더미 캐리 신호를 출력하는 제1 및 제2 더미 스테이지를 포함하고,
    상기 제1 더미 스테이지는 상기 클럭 신호, 상기 다수의 스테이지 중 마지막 스테이지의 캐리 신호, 상기 선택된 신호 및 상기 제2 더미 스테이지로부터 상기 제2 더미 캐리 신호를 수신하여 상기 제1 더미 캐리 신호를 출력하고,
    상기 제2 더미 스테이지는 상기 클럭 신호, 상기 제1 더미 캐리 신호 및 상기 선택된 신호를 수신하여, 상기 제2 더미 캐리 신호를 출력하는 것을 특징으로 하는 표시장치.
  15. 다수의 스테이지 및 적어도 두 개의 더미 스테이지를 구비하는 게이트 구동부를 포함하는 표시장치의 구동 방법에 있어서,
    개시신호에 응답하여 클럭신호, 전단 스테이지들 중 하나로부터 이전 캐리 신호, 다음단 스테이지들 중 두 개의 스테이지로부터 각각 제1 및 제2 캐리 신호를 수신하여 게이트 신호를 순차적으로 표시패널에 인가하는 단계;
    표시모드에 따라 상기 게이트 신호 및 데이터 신호에 응답하여 상기 표시패널에 영상을 표시하는 단계; 및
    상기 표시모드에 따라 상기 개시신호와 리셋 신호 중 어느 하나를 선택하여상기 더미 스테이지들 각각에 상기 제1 및 제2 캐리 신호로써 상기 선택된 신호를 인가하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동방법.
  16. 제15항에 있어서, 상기 표시모드가 입체 영상 모드인 경우 상기 개시신호와 다른 위상을 갖는 리셋 신호를 상기 더미 스테이지들로 인가하고,
    상기 표시모드가 평면 영상 모드인 경우 상기 개시신호를 상기 더미 스테이지들로 인가하는 것을 특징으로 하는 표시장치의 구동방법.
  17. 제15항에 있어서, 상기 리셋 신호는 마지막 게이트 신호의 폴링 시점과 상기 개시 신호의 다음 하이 구간의 라이징 시점까지로 정의된 블랭크 구간 내에 제1 하이 구간을 포함하는 것을 특징으로 하는 표시장치의 구동방법.
  18. 제17항에 있어서, 상기 리셋 신호는 상기 개시 신호와 동기하는 제2 하이 구간을 더 포함하는 것을 특징으로 하는 표시장치의 구동방법.
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