KR20120005422A - Method for manufacturing substrate for semicondouctor package - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 416
- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 230000003014 reinforcing effect Effects 0.000 claims abstract description 165
- 239000004065 semiconductor Substances 0.000 claims abstract description 129
- 239000002184 metal Substances 0.000 claims abstract description 67
- 229910052751 metal Inorganic materials 0.000 claims abstract description 67
- 238000000059 patterning Methods 0.000 claims abstract description 11
- 230000002787 reinforcement Effects 0.000 claims description 180
- 238000005452 bending Methods 0.000 claims description 20
- 230000002265 prevention Effects 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 5
- 238000003825 pressing Methods 0.000 claims description 4
- 238000001746 injection moulding Methods 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 description 19
- 238000000206 photolithography Methods 0.000 description 17
- 239000011159 matrix material Substances 0.000 description 7
- 238000010329 laser etching Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract
Description
본 발명은 반도체 패키지용 기판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a substrate for a semiconductor package.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 처리하는 것이 가능한 반도체 칩 및 반도체 칩이 실장되는 기판을 포함하는 반도체 패키지가 개발되고 있다.In recent years, semiconductor packages including semiconductor chips capable of storing massive data and processing massive data and substrates on which the semiconductor chips are mounted have been developed.
또한, 반도체 패키지에 포함된 반도체 칩 및 기판의 두께 감소에 기인하여 반도체 패키지의 사이즈는 점차 감소되고 있다.In addition, the size of the semiconductor package is gradually reduced due to the reduction in the thickness of the semiconductor chip and the substrate included in the semiconductor package.
그러나, 반도체 패키지에 포함된 기판의 두께가 지나치게 감소 됨에 따라 기판의 강성이 감소되어 기판의 형상이 변형되는 문제점을 갖는다.However, as the thickness of the substrate included in the semiconductor package is excessively reduced, the rigidity of the substrate is reduced to deform the shape of the substrate.
본 발명의 목적은 얇은 두께에 기인한 기판의 형상 변형을 방지하기 위한 반도체 패키지용 기판의 제조 방법을 제공하는 것이다.An object of the present invention is to provide a method for manufacturing a substrate for a semiconductor package for preventing the shape deformation of the substrate due to the thin thickness.
본 발명에 따른 반도체 패키지용 기판의 제조 방법은, 복수개의 칩 실장 영역들을 갖는 제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 기판 몸체를 형성하는 단계, 상기 제2 영역을 따라 보강 부재를 형성하는 단계, 상기 제1 및 제2 영역에 형성되어 상기 보강 부재를 덮는 금속막을 형성하는 단계, 상기 금속막을 패터닝하여 상기 각 칩 실장 영역들에 회로 패턴부 및 상기 보강 부재의 상면을 덮는 보강 패턴부을 각각 형성하는 단계 및 상기 제1 영역을 덮고 상기 회로 패턴부의 일부를 노출하는 개구들을 갖는 절연막을 형성하는 단계를 포함한다.In the method of manufacturing a substrate for a semiconductor package according to the present invention, forming a substrate body having a first region having a plurality of chip mounting regions and a second region disposed along the periphery of the first region, the second region Forming a reinforcement member, forming a metal film formed on the first and second regions to cover the reinforcement member, and patterning the metal film to form a circuit pattern portion and the reinforcement member in each of the chip mounting regions. Respectively forming a reinforcement pattern portion covering an upper surface, and forming an insulating film having openings covering the first region and exposing a portion of the circuit pattern portion.
상기 보강 부재를 형성하는 단계에서, 상기 보강 부재는 상기 제2 영역에 대응하는 상기 기판 몸체 상에 형성된 절연막 및 금속막 중 어느 하나를 포함한다.In the forming of the reinforcing member, the reinforcing member includes one of an insulating film and a metal film formed on the substrate body corresponding to the second region.
본 발명에 따른 반도체 패키지용 기판의 제조 방법은 복수개의 칩 실장 영역들을 갖는 제1 영역, 상기 제1 영역의 주변을 따라 배치된 제2 영역 및 상기 제2 영역을 따라 적어도 한번 절곡된 보강부를 갖는 기판 몸체를 형성하는 단계, 상기 제1 및 제2 영역에 형성되어 상기 보강부를 덮는 금속막을 형성하는 단계, 상기 금속막을 패터닝하여 상기 칩 실장 영역들에 회로 패턴을 형성 및 상기 보강부를 덮어 상기 보강부를 고정하는 고정 부재를 각각 형성하는 단계 및 상기 제1 영역을 덮고 상기 회로 패턴의 일부를 노출하는 개구들을 갖는 절연막을 형성하는 단계를 포함한다.A method of manufacturing a substrate for a semiconductor package according to the present invention includes a first region having a plurality of chip mounting regions, a second region disposed along the periphery of the first region, and a reinforcement portion bent at least once along the second region. Forming a substrate body, forming a metal film formed on the first and second regions to cover the reinforcement portion, patterning the metal layer to form a circuit pattern on the chip mounting regions and covering the reinforcement portion; Respectively forming fixing members for fixing and forming insulating layers having openings covering the first region and exposing a portion of the circuit pattern.
상기 보강부는 프레스 공정, 사출 성형 공정 및 레이저 빔 절곡 공정 중 어느 하나에 의하여 형성된다.The reinforcement part is formed by any one of a pressing process, an injection molding process, and a laser beam bending process.
상기 보강부는 지그재그 형태로 절곡된 형상, 채널 형상 및 상기 제2 영역을 따라 형성된 그루브 형상 중 적어도 하나로 형성된다.The reinforcement part is formed in at least one of a shape bent in a zigzag shape, a channel shape, and a groove shape formed along the second region.
본 발명에 따른 반도체 패키지용 기판의 제조 방법은, 복수개의 칩 실장 영역들을 갖는 제1 영역 및 상기 제1 영역의 주변을 따라 형성된 제2 영역을 갖는 기판 몸체를 마련하는 단계, 상기 제1 및 제2 영역을 덮는 금속층을 형성하는 단계, 상기 금속층을 패터닝하여 상기 제2 영역에 대응하는 상기 기판 몸체 상에 제1 두께를 갖는 보강 패턴 및 상기 각 칩 실장 영역들에 대응하는 상기 기판 몸체 상에 상기 제1 두께보다 얇은 제2 두께로 예비 회로 패턴부를 형성하는 단계, 상기 예비 회로 패턴부를 패터닝하여 상기 각 칩 실장 영역에 회로 패턴을 형성하는 단계 및 상기 제1 영역을 덮고 상기 회로 패턴의 일부를 노출하는 개구를 갖는 절연막을 형성하는 단계를 포함한다.A method of manufacturing a substrate for a semiconductor package according to the present invention includes providing a substrate body having a first region having a plurality of chip mounting regions and a second region formed along a periphery of the first region. Forming a metal layer covering two regions, and patterning the metal layer to form a reinforcement pattern having a first thickness on the substrate body corresponding to the second region and on the substrate body corresponding to the respective chip mounting regions. Forming a preliminary circuit pattern portion having a second thickness thinner than a first thickness, patterning the preliminary circuit pattern portion to form a circuit pattern in each chip mounting region, and covering a portion of the circuit pattern and exposing a portion of the circuit pattern Forming an insulating film having an opening.
상기 보강 패턴을 형성하는 단계에서, 상기 보강 패턴의 상면 상에는 상기 제2 영역을 따라 그루브 형상을 갖는 휨 방지부가 형성된다.In the forming of the reinforcement pattern, a bending prevention part having a groove shape along the second area is formed on the upper surface of the reinforcement pattern.
본 발명에 따른 반도체 패키지용 기판의 제조 방법은, 제1 두께를 갖고 복수개의 칩 실장 영역들이 형성된 칩 실장부 및 상기 칩 실장부의 에지를 따라 형성되며 상기 제1 두께보다 두꺼운 제2 두께를 갖는 보강 패턴부를 갖는 기판 몸체를 마련하는 단계, 상기 각 칩 실장 영역들에 회로 패턴을 형성하는 단계 및 상기 칩 실장 영역을 덮고 상기 회로 패턴의 일부를 노출하는 개구를 갖는 절연막을 형성하는 단계를 포함한다.The method for manufacturing a substrate for a semiconductor package according to the present invention includes a chip mounting portion having a first thickness and a plurality of chip mounting regions formed along an edge of the chip mounting portion, and having a second thickness thicker than the first thickness. Providing a substrate body having a pattern portion, forming a circuit pattern in each of the chip mounting regions, and forming an insulating layer having an opening covering the chip mounting region and exposing a portion of the circuit pattern.
상기 기판 몸체를 마련하는 단계는 제2 두께를 갖는 예비 기판을 마련하는 단계 및 상기 칩 실장부에 대응하는 상기 예비 기판을 식각하여 상기 제1 두께를 갖는 칩 실장부를 형성하는 단계를 포함한다.The preparing of the substrate body may include preparing a preliminary substrate having a second thickness and etching the preliminary substrate corresponding to the chip mounting portion to form a chip mounting portion having the first thickness.
상기 기판 몸체를 마련하는 단계는 상기 보강 패턴부의 상면에 상기 보강 패턴부를 따라 그루브를 형성하는 단계를 포함한다.The preparing of the substrate body may include forming a groove along the reinforcement pattern part on an upper surface of the reinforcement pattern part.
본 발명에 따른 반도체 패키지용 기판의 제조 방법은, 복수개의 칩 실장 영역들을 갖는 제1 영역, 상기 제1 영역의 주변을 따라 배치된 제2 영역 및 상기 제2 영역을 관통하는 관통홀들을 갖는 기판 몸체를 형성하는 단계, 상기 관통홀을 채우고 상기 제2 영역을 덮는 보강 부재를 형성하는 단계 및 상기 제1 영역을 덮는 절연막을 형성하는 단계를 포함한다.A method of manufacturing a substrate for a semiconductor package according to the present invention includes a substrate having a first region having a plurality of chip mounting regions, a second region disposed along a periphery of the first region, and through holes penetrating through the second region. Forming a body, forming a reinforcing member filling the through hole and covering the second region, and forming an insulating layer covering the first region.
상기 보강 부재를 형성하는 단계에서, 상기 보강 부재는 절연물로 형성된다.In the step of forming the reinforcing member, the reinforcing member is formed of an insulator.
상기 보강 부재를 형성하는 단계는 상기 제1 및 제2 영역들을 덮는 금속막을 형성하는 단계 및 상기 금속막을 패터닝하여 상기 각 칩 실장 영역에 회로 패턴을 형성하는 단계를 포함한다.The forming of the reinforcing member may include forming a metal film covering the first and second regions, and patterning the metal film to form a circuit pattern in each chip mounting region.
본 발명에 따르면, 매우 얇은 두께를 갖는 기판 몸체의 에지에 보강 부재들을 형성하여 기판 몸체의 형상 변형을 방지하는 효과를 갖는다.According to the present invention, the reinforcing members are formed at the edge of the substrate body having a very thin thickness, thereby preventing the deformation of the shape of the substrate body.
도 1은 본 발명의 일실시예에 따른 반도체 패키지용 기판을 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 평면도이다.
도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 6 내지 도 8들은 본 발명의 일실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 10 및 도 11은 도 9에 도시된 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 13 내지 도 15들은 본 발명의 일실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 17은 본 발명의 또다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 18 및 도 19는 도 16에 도시된 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 21 내지 도 23들은 본 발명의 일실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.
도 24는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 25는 본 발명의 일실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 단면도이다.
도 26은 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 27 및 도 28은 도 26에 도시된 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.1 is a plan view showing a substrate for a semiconductor package according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.
3 is a cross-sectional view illustrating a substrate for a semiconductor package according to another embodiment of the present invention.
4 is a plan view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
FIG. 5 is a cross-sectional view taken along the line II-II 'of FIG. 4.
6 to 8 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package according to an embodiment of the present invention.
9 is a cross-sectional view illustrating a substrate for a semiconductor package according to another embodiment of the present invention.
10 and 11 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package shown in FIG. 9.
12 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
13 to 15 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package according to an embodiment of the present invention.
16 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
17 is a cross-sectional view illustrating a substrate for a semiconductor package according to another embodiment of the present invention.
18 and 19 are cross-sectional views illustrating a method of manufacturing the semiconductor package substrate shown in FIG. 16.
20 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
21 to 23 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package according to an embodiment of the present invention.
24 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
25 is a cross-sectional view illustrating a method of manufacturing a semiconductor package substrate according to an embodiment of the present invention.
26 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
27 and 28 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package shown in FIG. 26.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지용 기판 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a semiconductor package substrate and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, which are common in the art. Those skilled in the art will be able to implement the invention in various other forms without departing from the spirit of the invention.
도 1은 본 발명의 일실시예에 따른 반도체 패키지용 기판을 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.1 is a plan view showing a substrate for a semiconductor package according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.
도 1 및 도 2를 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100), 절연막(200) 및 보강 부재(300)를 포함한다.1 and 2, the
기판 몸체(100)는, 예를 들어, 얇은 두께를 갖는 사각 플레이트 형상을 갖는다. 기판 몸체(100)는 제1 영역(FR), 제2 영역(SR), 회로 패턴(110) 및 더미 패턴(120)을 포함한다.The
제1 영역(FR)은, 예를 들어, 기판 몸체(100)의 중앙부에 배치된다. 제1 영역(FR)은 기판 몸체(100)와 닮은 형상을 갖고, 제1 영역(FR)은 기판 몸체(100)보다 작은 면적을 갖는다. 제1 영역(FR) 내에는 칩 실장 영역(CMR)들이 형성되고, 각 칩 실장 영역(CMR)들에는 반도체 칩(미도시)이 실장된다.The first region FR is disposed, for example, in the center portion of the
제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며, 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.2nd area | region SR is arrange | positioned along the periphery of 1st area | region FR, and 2nd area | region SR has a square frame shape when it sees on a plane.
회로 패턴(110)은 각 칩 실장 영역(CMR)들에 배치되고, 각 회로 패턴(110)은 반도체 칩(미도시)의 본딩 패드(미도시)와 전기적으로 연결된다.The
더미 패턴(120)은 제2 영역(SR)에 배치된다. 더미 패턴(120)은, 예를 들어, 제2 영역(SR)과 실질적으로 동일한 형상 및 동일한 사이즈를 갖는다. 더미 패턴(120)은 기판 몸체(100)의 상면의 제2 영역(SR) 뿐만 아니라 기판 몸체(100)의 상면과 대향하는 하면의 제2 영역(SR)에 배치될 수 있다.The
본 실시예에서, 회로 패턴(110) 및 더미 패턴(120)은, 예를 들어, 동일한 금속을 포함할 수 있다. 이와 다르게, 회로 패턴(110) 및 더미 패턴(120)은 서로 다른 금속을 포함할 수 있다.In the present embodiment, the
절연막(200)은 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에 배치된다. 절연막(200)은 제1 영역(FR)에 형성된 각 회로 패턴(110)들의 일부를 노출하는 개구를 갖는다. 본 실시예에서, 절연막(200)은 제2 영역(SR)에 배치된 더미 패턴(120)을 덮는다. 한편, 절연막(200)은 기판 몸체(100)의 상면과 대향 하는 하면의 제1 영역(FR) 및 제2 영역(SR)을 각각 덮을 수 있다.The
본 실시예에서, 보강 부재(300)는, 예를 들어, 제2 영역(SR)과 대응하는 절연막(200) 상에 배치될 수 있고, 보강 부재(300)는 제2 영역(SR)과 실질적으로 동일한 형상 및 동일한 사이즈를 갖는다. 보강 부재(300)는 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 방지한다. 한편, 보강 부재(300)는 기판 몸체(100)의 상기 하면의 제2 영역(SR)에 배치될 수 있다.In the present exemplary embodiment, the reinforcing
본 실시예에서, 절연막(200) 상에 배치된 보강 부재(300)는 절연 물질을 포함할 수 있다.In the present embodiment, the reinforcing
보강 부재(300) 및 절연막(200)은 동일한 절연 물질을 포함할 수 있다. 이와 다르게, 절연막(200) 및 보강 부재(300)는 서로 다른 절연 물질들을 포함할 수 있다. 예를 들어, 절연막(200)은 제1 경도를 갖는 제1 절연 물질을 포함할 수 있고, 보강 부재(300)는 제1 경도보다 높은 제2 경도를 갖는 제2 절연 물질을 포함할 수 있다.The reinforcing
한편, 본 실시예에 따른 반도체 패키지용 기판(400)은 추가 보강 부재(390)를 포함할 수 있다.Meanwhile, the
본 실시예에서, 추가 보강 부재(390)는 U 자형 채널(U-shape channel)이고, 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다. 구체적으로, 추가 보강 부재(390)는 제1 보강부(392), 제2 보강부(394) 및 제3 보강부(396)를 포함할 수 있다. 제1 보강부(392)는 기판 몸체(100)의 상면의 제2 영역(SR)을 덮고, 제3 보강부(396)는 기판 몸체(100)의 하면의 제2 영역(SR)을 덮고, 제2 보강부(394)는 기판 몸체(100)의 측면과 마주한다. 제2 보강부(394)는 제1 및 제3 보강부(392,396)들을 상호 연결한다. 본 실시예에서, 추가 보강 부재(390)는 금속을 포함할 수 있다.In this embodiment, the additional reinforcing
도 1을 다시 참조하면, 제1 영역(FR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1)를 갖고, 제2 영역(SR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1) 보다 두꺼운 제2 두께(T2)를 갖는다. 제2 영역(SR)에 형성된 보강 부재(300) 및 추가 보강 부재(390)는 반도체 패키지용 기판(400)의 형상 변형을 방지한다.Referring back to FIG. 1, the
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다. 본 실시예에 따른 반도체 패키지용 기판은 보강 부재의 배치를 제외하면 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지용 기판과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.3 is a cross-sectional view illustrating a substrate for a semiconductor package according to another embodiment of the present invention. The semiconductor package substrate according to the present exemplary embodiment has substantially the same configuration as the semiconductor package substrate described above with reference to FIGS. 1 and 2 except for the arrangement of the reinforcing members. Accordingly, like reference numerals refer to like elements and like reference numerals.
도 3을 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100), 절연막(200) 및 보강 부재(300)를 포함한다.Referring to FIG. 3, the
보강 부재(300)는 기판 몸체(100)의 제2 영역(SR)에 배치되며, 보강 부재(300)는 더미 패턴(120) 및 절연막(200) 사이에 개재된다. 본 실시예에서, 보강 부재(300)는 절연 물질을 포함할 수 있다.The reinforcing
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 평면도이다. 도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다. 본 실시예에 따른 반도체 패키지용 기판은 보강 부재에 형성된 휨 방지홈을 제외하면 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지용 기판과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.4 is a plan view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention. FIG. 5 is a cross-sectional view taken along the line II-II 'of FIG. 4. The substrate for a semiconductor package according to the present exemplary embodiment has substantially the same configuration as the substrate for a semiconductor package described above with reference to FIGS. 1 and 2 except for the warpage prevention groove formed in the reinforcing member. Accordingly, like reference numerals refer to like elements and like reference numerals.
도 4 및 도 5를 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100), 절연막(200) 및 보강 부재(300)를 포함한다.4 and 5, the
본 실시예에서, 보강 부재(300)는 절연막(200) 보다 높은 강도를 갖는 금속막을 포함한다. 금속막을 포함하는 보강 부재(300)는 휨 방지홈(305)을 더 포함한다.In the present embodiment, the reinforcing
휨 방지홈(305)은, 예를 들어, 보강 부재(300)의 상면 상에 형성될 수 있다. 휨 방지홈(305)은, 예를 들어, 보강 부재(300)의 상면에 그루브 형상으로 형성되며, 휨 방지홈(305)은 제2 영역(SR)을 따라 폐루프 형상으로 배치된다. 휨 방지홈(305)은 반도체 패키지용 기판(400)의 형상의 변형을 추가적으로 방지한다. 본 실시예에서, 휨 방지홈(305)은 각 보강 부재(300)의 상면과 마주하는 하면에 형성될 수 있다.The
도 6 내지 도 8들은 본 발명의 일실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.6 to 8 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package according to an embodiment of the present invention.
도 6을 참조하면, 반도체 패키지용 기판을 제조하기 위하여, 기판 몸체(100)가 준비된다.Referring to FIG. 6, to manufacture a substrate for a semiconductor package, a
기판 몸체(100)는, 평면상에서 보았을 때, 사각형 형상을 갖고, 기판 몸체(100)에는 복수개의 칩 실장 영역(CMR)들이 형성된 제1 영역(FR) 및 제2 영역(SR)들이 형성된다. 칩 실장 영역(CMR)들은 제1 영역(FR)에 매트릭스 형태로 형성된다.The
제1 영역(FR)은 기판 몸체(100)의 중앙부에 형성되며, 평면상에서 보았을 때, 사각형 형상을 갖는다. 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 형성되며 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.The first region FR is formed at the center of the
기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에는 금속막(미도시)이 형성된다.A metal film (not shown) is formed in the first region FR and the second region SR on the upper surface of the
금속막은 포토리소그라피 공정 등에 의하여 패터닝되어 기판 몸체(100)의 각 칩 실장 영역(CMR)들에는 회로 패턴(110)이 형성되고, 기판 몸체(100)의 상면의 제2 영역(SR)에는 더미 패턴(120)이 형성된다. 더미 패턴(120)은 제2 영역(SR)과 실질적으로 동일한 형상 및 동일한 사이즈를 가질 수 있다.The metal film is patterned by a photolithography process to form a
한편, 더미 패턴(120)은 기판 몸체(100)의 상면과 대향 하는 하면의 제2 영역(SR)에도 형성될 수 있다.Meanwhile, the
도 7을 참조하면, 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에는 절연막(200)이 형성되고, 절연막(200)은 기판 몸체(100)의 제1 영역(FR)에 형성된 회로 패턴(110) 및 기판 몸체(100)의 제2 영역(SR)에 형성된 더미 패턴(120)을 덮는다.Referring to FIG. 7, an insulating
절연막(200)이 기판 몸체(100)의 제1 및 제2 영역(FR,SR)들을 덮은 후, 절연막(200)은 포토리소그라피 공정에 의하여 패터닝되어, 제1 영역(FR)에 대응하는 절연막(200)에는 각 칩 실장 영역(CMR)에 형성된 회로 패턴(120)의 일부를 노출하는 개구가 형성된다.After the insulating
절연막(200)이 기판 몸체(100) 상에 형성된 후, 제2 영역(SR)에 대응하는 절연막(200) 상에는 보강 부재(300)가 형성된다. 보강 부재(300)를 형성하기 위하여, 절연막(200) 상에는 절연 물질 또는 금속을 포함하는 보강막(미도시)이 형성된다.After the insulating
보강막이 절연막(200) 상에 형성된 후, 보강막은, 예를 들어, 포토리소그라피 공정에 의하여 패터닝되어, 제2 영역(SR)에 대응하는 절연막(200) 상에는 보강 부재(300)가 형성된다. 본 실시예에서, 보강 부재(300)는 절연막 패턴 또는 금속 패턴일 수 있다.After the reinforcing film is formed on the insulating
본 실시예에서, 보강 부재(300)가 절연막 패턴일 경우, 보강 부재(300) 및 절연막(200)은 동일한 절연 물질을 포함할 수 있다. 이와 다르게, 보강 부재(300)가 절연막 패턴일 경우, 보강 부재(300) 및 절연막(200)은 서로 다른 절연 물질을 포함할 수 있다. 본 실시예에서, 보강 부재(300) 및 절연막(200)이 서로 다른 절연 물질을 포함할 경우, 절연막(200)은 제1 경도를 갖는 제1 절연 물질을 포함하고, 보강 부재(300)는 제1 경도보다 큰 제2 경도를 갖는 제2 절연 물질을 포함한다.In the present embodiment, when the reinforcing
보강 부재(300)의 상면 상에는 제2 영역(SR)을 따라 폐루프 형상을 갖는 휨 방지홈(305)이 식각 공정, 프레스 공정 및 레이저 식각 공정 등에 의하여 형성될 수 있다. 휨 방지홈(305)은 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.An
본 실시예에서, 휨 방지홈(205)을 갖는 보강 부재(300)는 회로 패턴(110)이 형성된 기판 몸체(100)의 상면뿐만 아니라 기판 몸체(100)의 상면과 대향하는 하면의 제2 영역(SR)에 형성될 수 있다.In the present embodiment, the reinforcing
보강 부재(300)가 절연막(200) 상에 형성된 후, 기판 몸체(100)의 상면 및 하면에 배치된 보강 부재(300)들 상에 배치된 제1 및 제2 보강부(392,394)들 및 기판 몸체(100)의 측면과 마주하는 제3 보강부(396)를 갖는 추가 보강 부재(390)가 기판 몸체(100)에 결합된다. 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.After the
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 단면도이다. 본 실시예에 따른 반도체 패키지용 기판의 제조 방법은 보강 부재(300)의 배치를 제외하면 앞서 도 6 및 도 7에 도시된 반도체 패키지용 기판의 제조 방법과 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며 동일한 부분에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.8 is a cross-sectional view illustrating a method of manufacturing a substrate for a semiconductor package according to another embodiment of the present invention. The manufacturing method of the semiconductor package substrate according to the present embodiment is substantially the same as the manufacturing method of the semiconductor package substrate shown in FIGS. 6 and 7 except for the arrangement of the reinforcing
도 8을 참조하면, 기판 몸체(100)의 제1 영역(FR)의 각 칩 실장 영역(CMR)들에 회로 패턴(110) 및 제2 영역(SR)에 더미 패턴(120)이 각각 형성된 후, 더미 패턴(120) 상에는 보강 부재(300)가 형성될 수 있다. 본 실시에에서, 보강 부재(300)는 더미 패턴(120)과 실질적으로 동일한 형상 및 동일한 면적을 갖는다.Referring to FIG. 8, after the
보강 부재(300)가 더미 패턴(120) 상에 형성된 후, 보강 부재(300) 및 회로 패턴(110)을 덮는 절연막(200)이 형성된다.After the reinforcing
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.9 is a cross-sectional view illustrating a substrate for a semiconductor package according to another embodiment of the present invention.
도 9를 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100), 절연막(200), 보강 부재(300)를 포함한다. 이에 더하여, 반도체 패키지용 기판(400)은 추가 보강 부재(390)를 더 포함할 수 있다.9, the
기판 몸체(100)는, 예를 들어, 얇은 두께를 갖는 사각 플레이트 형상을 갖는다. 기판 몸체(100)는 제1 영역(FR), 제2 영역(SR), 회로 패턴(110) 및 더미 패턴(120)을 포함한다.The
제1 영역(FR)은, 예를 들어, 기판 몸체(100)의 중앙부에 배치된다. 제1 영역(FR)은 기판 몸체(100)와 닮은 형상을 갖고, 제1 영역(FR)은 기판 몸체(100)보다 작은 면적을 갖는다. 제1 영역(FR) 내에는 칩 실장 영역(CMR)들이 형성되고, 각 칩 실장 영역(CMR)에는 반도체 칩(미도시)이 실장된다.The first region FR is disposed, for example, in the center portion of the
제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며, 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.2nd area | region SR is arrange | positioned along the periphery of 1st area | region FR, and 2nd area | region SR has a square frame shape when it sees on a plane.
회로 패턴(110)은 기판 몸체(100)의 상면의 제1 영역(FR) 내에 형성된 각 칩 실장 영역(CMR)들에 배치되고, 회로 패턴(110)은 반도체 칩(미도시)의 본딩 패드(미도시)와 전기적으로 연결된다.The
더미 패턴(120)은 제2 영역(SR)에 배치된다. 더미 패턴(120)은, 예를 들어, 제2 영역(SR)과 실질적으로 동일한 형상 및 동일한 사이즈를 갖는다. 더미 패턴(120)은 기판 몸체(100)의 상면의 제2 영역(SR) 뿐만 아니라 기판 몸체(100)의 상면과 대향하는 하면의 제2 영역(SR)에 배치될 수 있다.The
본 실시예에서, 회로 패턴(110) 및 더미 패턴(120)은, 예를 들어, 동일한 금속을 포함할 수 있다. 이와 다르게, 회로 패턴(110) 및 더미 패턴(120)은 서로 다른 금속을 포함할 수 있다.In the present embodiment, the
절연막(200)은 제1 영역(FR)에 배치된다. 본 실시예에서, 제2 영역(SR)은 절연막(200)을 포함하지 않는다. 제1 영역(FR)에 선택적으로 배치된 절연막(200)은 회로 패턴(110)의 일부를 노출하는 개구를 갖는다.The insulating
보강 부재(300)는, 예를 들어, 제2 영역(SR)과 대응하는 더미 패턴(120) 상에 배치될 수 있고, 보강 부재(300)는 제2 영역(SR)과 실질적으로 동일한 형상 및 동일한 사이즈를 가질 수 있다. 보강 부재(300)는 얇은 두께를 갖는 기판 몸체(100)의 형상의 변형을 방지한다. 한편, 보강 부재(300)는 기판 몸체(100)의 상기 하면의 제2 영역(SR)에 배치될 수 있다.For example, the
본 실시예에서, 더미 패턴(120) 상에 배치된 보강 부재(300)는 절연 물질 또는 금속을 포함할 수 있다.In the present embodiment, the reinforcing
추가 보강 부재(390)는 U 자형 채널이고, 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다. 구체적으로, 추가 보강 부재(390)는 제1 보강부(392), 제2 보강부(394) 및 제3 보강부(396)를 포함할 수 있다. 제1 보강부(392)는 기판 몸체(100)의 상면의 제2 영역(SR)을 덮고, 제3 보강부(396)는 기판 몸체(100)의 하면의 제2 영역(SR)을 덮고, 제2 보강부(394)는 기판 몸체(100)의 측면의 상부에 배치된다. 제2 보강부(394)는 제1 및 제3 보강부(392,396)들을 상호 연결한다. 제1 보강부(392) 및 제3 보강부(394)는 기판 몸체(100)의 상면 및 하면에 각각 배치된 보강 부재(300)들 상에 배치된다. 본 실시예에서, 추가 보강 부재(390)는 금속을 포함할 수 있다.The additional reinforcing
제1 영역(FR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1)를 갖고, 제2 영역(SR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1) 보다 두꺼운 제2 두께(T2)를 갖고, 제2 영역(SR)에 형성된 보강 부재(300) 및 추가 보강 부재(390)에 의하여 반도체 패키지용 기판(400)의 형상의 변형을 방지할 수 있다.The
도 10 및 도 11은 도 9에 도시된 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.10 and 11 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package shown in FIG. 9.
도 10을 참조하면, 반도체 패키지용 기판을 제조하기 위하여, 기판 몸체(100)가 준비된다.Referring to FIG. 10, in order to manufacture a substrate for a semiconductor package, a
기판 몸체(100)는, 평면상에서 보았을 때, 사각형 형상을 갖고, 기판 몸체(100)에는 복수개의 칩 실장 영역(CMR)들이 형성된 제1 영역(FR) 및 제2 영역(SR)들이 형성된다. 칩 실장 영역(CMR)들은 제1 영역(FR)에 매트릭스 형태로 형성된다.The
제1 영역(FR)은 기판 몸체(100)의 중앙부에 형성되며, 평면상에서 보았을 때, 사각형 형상을 갖는다. 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.The first region FR is formed at the center of the
기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에는 금속막(미도시)이 형성된다.A metal film (not shown) is formed in the first region FR and the second region SR on the upper surface of the
금속막은 포토리소그라피 공정 등에 의하여 패터닝되어 기판 몸체(100)의 상면의 제1 영역(FR)의 각 칩 실장 영역(CMR)들에는 회로 패턴(110)이 형성되고, 기판 몸체(100)의 상면의 제2 영역(SR)에는 더미 패턴(120)이 형성된다. 더미 패턴(120)은 제2 영역(SR)과 실질적으로 동일한 형상 및 동일한 사이즈를 가질 수 있다.The metal film is patterned by a photolithography process to form a
한편, 더미 패턴(120)은 기판 몸체(100)의 상면과 대향 하는 하면의 제2 영역(SR)에도 형성될 수 있다.Meanwhile, the
기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에는 예비 절연막(200a)이 형성된다. 예비 절연막(200a)은, 예를 들어, 스핀 코팅 공정 등에 의하여 형성될 수 있다.The preliminary insulating
도 11을 참조하면, 예비 절연막(200a)이 기판 몸체(100)의 제1 및 제2 영역(FR,SR)들에 형성된 후, 예비 절연막(200a)은 포토리소그라피 공정에 의하여 패터닝되어, 제2 영역(SR)과 대응하는 예비 절연막(200a)은 기판 몸체(100)로부터 제거되고, 제1 영역(FR)에 대응하는 절연막(200)에는 각 칩 실장 영역(CMR)에 형성된 회로 패턴(120)의 일부를 노출하는 개구가 형성된다. 본 실시예에서, 절연막(200)은 기판 몸체(100)의 하면의 제1 영역(FR)에 형성될 수 있다.Referring to FIG. 11, after the preliminary insulating
제1 영역(FR)에 대응하는 절연막(200)이 기판 몸체(100) 상에 형성된 후, 제2 영역(SR)에 대응하는 절연막(200) 상에는 보강 부재(300)가 형성된다. 보강 부재(300)를 형성하기 위하여, 제1 영역(FR) 및 제2 영역(SR) 상에는 절연물질 또는 금속을 포함하는 보강막(미도시)이 형성된다. 본 실시예에서, 보강막은 더미 패턴(120) 및 절연막(200)을 각각 덮는다.After the insulating
도 9를 참조하면, 보강막이 기판 몸체(100)의 제1 및 제2 영역(FR,SR)에 형성된 후, 보강막은, 예를 들어, 포토리소그라피 공정에 의하여 패터닝되어, 제2 영역(SR)에 대응하는 더미 패턴(120) 상에는 보강 부재(300)가 형성된다. 본 실시예에서, 보강 부재(300)는 절연막 패턴 또는 금속 패턴일 수 있다.Referring to FIG. 9, after the reinforcement films are formed in the first and second regions FR and SR of the
한편, 보강 부재(300)의 상면 상에는 제2 영역(SR)을 따라 폐루프 형상을 갖는 휨 방지홈(305)이 식각 공정, 프레스 공정 및 레이저 식각 공정 등에 의하여 형성될 수 있다. 휨 방지홈(305)은 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.On the other hand, the bending
본 실시예에서, 휨 방지홈(305)을 갖는 보강 부재(300)는 회로 패턴(110)이 형성된 기판 몸체(100)의 상면뿐만 아니라 기판 몸체(100)의 상면과 대향하는 하면의 제2 영역(SR)에 형성될 수 있다.In the present embodiment, the reinforcing
도 11을 다시 참조하면, 보강 부재(300)가 더미 패턴(120) 상에 형성된 후, 기판 몸체(100)의 상면 및 하면에 배치된 보강 부재(300)들 상에 배치된 제1 및 제2 보강부(392,394)들 및 기판 몸체(100)의 측면과 마주하는 제3 보강부(396)를 갖는 추가 보강 부재(390)가 기판 몸체(100)에 결합된다. 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.Referring to FIG. 11 again, after the reinforcing
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.12 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
도 12를 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100), 절연막(200) 및 보강 부재(300)를 포함한다. 이에 더하여 반도체 패키지용 기판(400)은 추가 보강 부재(390)를 더 포함할 수 있다.Referring to FIG. 12, the
기판 몸체(100)는, 예를 들어, 얇은 두께를 갖는 사각 플레이트 형상을 갖는다. 기판 몸체(100)는 제1 영역(FR), 제2 영역(SR), 회로 패턴부(110a) 및 보강 패턴부(110b)를 포함한다.The
제1 영역(FR)은, 예를 들어, 기판 몸체(100)의 중앙부에 배치된다. 제1 영역(FR)은 기판 몸체(100)와 닮은 형상을 갖고, 제1 영역(FR)은 기판 몸체(100)보다 작은 면적을 갖는다. 제1 영역(FR) 내에는 칩 실장 영역(CMR)들이 형성되고, 각 칩 실장 영역(CMR)에는 반도체 칩(미도시)이 실장된다.The first region FR is disposed, for example, in the center portion of the
제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며, 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.2nd area | region SR is arrange | positioned along the periphery of 1st area | region FR, and 2nd area | region SR has a square frame shape when it sees on a plane.
회로 패턴부(110a)는 기판 몸체(100)의 상면의 제1 영역(FR) 내에 형성된 각 칩 실장 영역(CMR)들에 배치되고, 회로 패턴부(110a)는 반도체 칩(미도시)의 본딩 패드(미도시)와 전기적으로 연결된다.The
보강 패턴부(110b)는 제2 영역(SR)에 배치된다. 보강 패턴부(110b)는, 예를 들어, 제2 영역(SR)과 실질적으로 동일한 형상 및 동일한 사이즈를 갖는다.The
본 실시예에서, 제1 영역(FR)에 배치된 칩 실장 영역(CMR)들 중 제2 영역(SR)과 인접한 칩 실장 영역(CMR)에 배치된 회로 패턴부(110a)들은 보강 패턴부(110b)와 전기적으로 연결된다.In the present exemplary embodiment, the
본 실시예에서, 제1 영역(FR)에 배치된 칩 실장 영역(CMR)들 중 제2 영역(SR)과 인접한 칩 실장 영역(CMR)에 배치된 회로 패턴부(110a)들은 보강 패턴부(110b)와 일체로 형성된다. 본 실시예에서, 회로 패턴(110) 및 더미 패턴(120)은, 예를 들어, 동일한 금속을 포함한다. 본 실시예에서, 보강 패턴부(110b) 및 회로 패턴부(110a)를 일체로 형성함으로써 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 1차적으로 방지할 수 있다.In the present exemplary embodiment, the
보강 부재(300)는 기판 몸체(100)의 제2 영역(SR)에 배치된다. 보강 부재(300)는 제2 영역(SR)과 실질적으로 동일한 형상 및 동일한 사이즈를 가질 수 있다. 보강 부재(300)는 보강 패턴부(110b) 및 기판 몸체(100)의 상면 사이에 개재된다. 이와 다르게, 보강 부재(300)는 후술될 절연막(200)의 상면 상에 배치되어도 무방하다. 보강 부재(300)는 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 2차적으로 방지한다. 한편, 보강 부재(300)는 기판 몸체(100)의 상기 하면의 제2 영역(SR)에 배치될 수 있다.The reinforcing
절연막(200)은 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에 배치된다. 절연막(200)은 제1 영역(FR)에 형성된 각 회로 패턴(110)들의 일부를 노출하는 개구를 갖는다. 본 실시예에서, 절연막(200)은 제2 영역(SR)에 배치된 더미 패턴(120)을 덮는다. 한편, 절연막(200)은 기판 몸체(100)의 상면과 대향 하는 하면의 제1 영역(FR) 및 제2 영역(SR)을 덮을 수 있다.The insulating
추가 보강 부재(390)는 U 자형 채널이고, 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 3차적으로 방지한다. 구체적으로, 추가 보강 부재(390)는 제1 보강부(392), 제2 보강부(394) 및 제3 보강부(396)를 포함할 수 있다. 제1 보강부(392)는 기판 몸체(100)의 상면의 제2 영역(SR)을 덮고, 제3 보강부(396)는 기판 몸체(100)의 하면의 제2 영역(SR)을 덮고, 제2 보강부(394)는 기판 몸체(100)의 측면의 상부에 배치된다. 제2 보강부(394)는 제1 및 제3 보강부(392,396)들을 상호 연결한다. 본 실시예에서, 추가 보강 부재(390)는 금속을 포함할 수 있다.The
본 실시예에서, 제1 영역(FR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1)를 갖고, 제2 영역(SR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1) 보다 두꺼운 제2 두께(T2)를 갖고, 제2 영역(SR)에 형성된 보강 패턴부(110b), 보강 부재(300) 및 추가 보강 부재(390)에 의하여 반도체 패키지용 기판(400)의 형상 변형을 방지할 수 있다.In the present exemplary embodiment, the
도 13 내지 도 15들은 본 발명의 일실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.13 to 15 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package according to an embodiment of the present invention.
도 13을 참조하면, 반도체 패키지용 기판을 제조하기 위하여, 먼저 기판 몸체(100)가 준비된다.Referring to FIG. 13, in order to manufacture a substrate for a semiconductor package, first, a
기판 몸체(100)는, 평면상에서 보았을 때, 사각형 형상을 갖고, 기판 몸체(100)에는 복수개의 칩 실장 영역(CMR)들이 형성된 제1 영역(FR) 및 제2 영역(SR)들이 형성된다. 칩 실장 영역(CMR)들은 제1 영역(FR)에 매트릭스 형태로 형성된다.The
제1 영역(FR)은 기판 몸체(100)의 중앙부에 형성되며, 평면상에서 보았을 때, 사각형 형상을 갖는다. 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.The first region FR is formed at the center of the
기판 몸체(100)의 상면의 제2 영역(SR)에는 보강 부재(300)가 먼저 형성된다.The reinforcing
보강 부재(300)를 형성하기 위하여, 절연막(200) 상에는 절연 물질 또는 금속을 포함하는 보강막(미도시)이 형성된다.In order to form the reinforcing
보강막이 형성된 후, 보강막은, 예를 들어, 포토리소그라피 공정에 의하여 패터닝되어, 제2 영역(SR)에 대응하는 기판 몸체(100)의 상면 상에는 보강 부재(300)가 형성된다. 본 실시예에서, 보강 부재(300)는 절연막 패턴 또는 금속 패턴일 수 있다.After the reinforcing film is formed, the reinforcing film is patterned by, for example, a photolithography process, so that the reinforcing
보강 부재(300)가 기판 몸체(100)의 제2 영역(SR)에 형성된 후, 보강 부재(300)의 상면 상에는 제2 영역(SR)을 따라 폐루프 형상을 갖는 휨 방지홈(305)이 식각 공정, 프레스 공정 및 레이저 식각 공정 등에 의하여 형성될 수 있다. 휨 방지홈(305)은 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.After the reinforcing
본 실시예에서, 휨 방지홈(305)을 갖는 보강 부재(300)는 기판 몸체(100)의 상면뿐만 아니라 기판 몸체(100)의 상면과 대향하는 하면의 제2 영역(SR)에 형성될 수 있다.In the present embodiment, the reinforcing
보강 부재(300)가 기판 몸체(100)의 제2 영역(SR)에 형성된 후, 기판 몸체(100)의 상면 상에는 금속막(110c)이 형성된다. 금속막(110c)은 기판 몸체(100)의 제1 영역(FR) 및 제2 영역(SR)을 모두 덮고, 이로 인해 보강 부재(300)는 금속막(110c)에 의하여 덮인다.After the reinforcing
도 14를 참조하면, 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에는 금속막(미도시)이 형성된 후, 금속막은 포토리소그라피 공정 등에 의하여 패터닝되어 기판 몸체(100)의 상면의 제1 영역(FR)의 각 칩 실장 영역(CMR)들에는 회로 패턴부(110a)가 형성되고, 기판 몸체(100)의 상면의 제2 영역(SR)에는 보강 패턴부(110b)가 각각 형성된다. 보강 패턴부(110b)는 제2 영역(SR)과 실질적으로 동일한 형상 및 동일한 사이즈를 가질 수 있다.Referring to FIG. 14, after a metal film (not shown) is formed in the first region FR and the second region SR on the upper surface of the
제1 영역(FR)에 형성된 회로 패턴부(110a)들 중 제2 영역(SR)과 인접한 회로 패턴부(110a)는 보강 패턴부(110b)와 전기적으로 연결된다. 본 실시예에서, 회로 패턴부(110a) 및 보강 패턴부(110b)는 일체로 형성된다. 본 실시예에서, 회로 패턴부(110a)와 일체로 형성된 보강 패턴부(110b)는 기판 몸체(100)의 형상 변형을 방지한다.The
도 15를 참조하면, 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에는 절연막(200)이 형성되어 기판 몸체(100)의 제1 영역(FR)에 형성된 회로 패턴부(110a) 및 제2 영역(SR)에 형성된 보강 패턴부(110b)는 절연막(200)에 의하여 덮인다.Referring to FIG. 15, an insulating
절연막(200)이 기판 몸체(100)의 제1 및 제2 영역(FR,SR)들에 형성된 후, 절연막(200)은 포토리소그라피 공정에 의하여 패터닝되어, 제1 영역(FR)에 대응하는 절연막(200)에는 각 칩 실장 영역(CMR)에 형성된 회로 패턴(110a)의 일부를 노출하는 개구가 형성된다.After the insulating
절연막(200)이 기판 몸체(100) 상에 형성된 후, 기판 몸체(100)의 상면 및 하면에 배치된 제1 및 제2 보강부(392,394)들 및 기판 몸체(100)의 측면과 마주하는 제3 보강부(396)를 갖는 추가 보강 부재(390)가 기판 몸체(100)에 결합된다. 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.After the insulating
도 16은 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.16 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
도 16을 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100) 및 절연막(200)을 포함한다. 이에 더하여, 반도체 패키지용 기판(400)은 추가 보강 부재(390)를 더 포함한다.Referring to FIG. 16, the
기판 몸체(100)는, 예를 들어, 얇은 두께를 갖는 사각 플레이트 형상을 갖는다. 기판 몸체(100)는 제1 영역(FR), 제2 영역(SR), 회로 패턴(110), 보강부(105) 및 고정 부재(115)를 포함한다.The
제1 영역(FR)은, 예를 들어, 기판 몸체(100)의 중앙부에 배치된다. 제1 영역(FR)은 기판 몸체(100)와 닮은 형상을 갖고, 제1 영역(FR)은 기판 몸체(100)보다 작은 면적을 갖는다. 제1 영역(FR) 내에는 칩 실장 영역(CMR)들이 형성되고, 각 칩 실장 영역(CMR)에는 반도체 칩(미도시)이 실장된다.The first region FR is disposed, for example, in the center portion of the
제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며, 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.2nd area | region SR is arrange | positioned along the periphery of 1st area | region FR, and 2nd area | region SR has a square frame shape when it sees on a plane.
회로 패턴(110)은 기판 몸체(100)의 상면의 제1 영역(FR) 내에 형성된 각 칩 실장 영역(CMR)들에 배치되고, 회로 패턴(110)은 반도체 칩(미도시)의 본딩 패드(미도시)와 전기적으로 연결된다.The
보강부(105)는 기판 몸체(100)의 제2 영역(SR)에 형성된다. 보강부(105)는 제2 영역(SR)에 대응하는 기판 몸체(100)를 적어도 한번 절곡하여 형성된다. 본 실시예에서, 보강부(105)는 제2 영역(SR)에 대응하는 기판 몸체(100)에 지그재그 형태로 형성된다. 보강부(105)는 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 방지한다.The
고정 부재(115)는 보강부(105)를 덮어 보강부(105)가 펴지거나 접히는 것을 방지한다. 본 실시예에서, 고정 부재(115)는 금속 또는 절연물질을 포함할 수 있다. 고정 부재(115)의 상면은, 예를 들어, 평탄하게 형성된다.The fixing
절연막(200)은 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에 배치된다. 절연막(200)은 제1 영역(FR)에 형성된 각 회로 패턴(110)들의 일부를 노출하는 개구를 갖는다. 본 실시예에서, 절연막(200)은 제2 영역(SR)에 배치된 보강부(150)을 덮는다. 한편, 절연막(200)은 기판 몸체(100)의 상면과 대향 하는 하면의 제1 영역(FR) 및 제2 영역(SR)을 덮을 수 있다.The insulating
한편, 본 실시예에 따른 반도체 패키지용 기판(400)은 추가 보강 부재(390)를 포함할 수 있다.Meanwhile, the
본 실시예에서, 추가 보강 부재(390)는 U 자형 채널(U-shape channel)이고, 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다. 구체적으로, 추가 보강 부재(390)는 제1 보강부(392), 제2 보강부(394) 및 제3 보강부(396)를 포함할 수 있다. 제1 보강부(392)는 기판 몸체(100)의 상면의 제2 영역(SR)을 덮고, 제3 보강부(396)는 기판 몸체(100)의 하면의 제2 영역(SR)을 덮고, 제2 보강부(394)는 기판 몸체(100)의 측면의 상부에 배치된다. 제2 보강부(394)는 제1 및 제3 보강부(392,396)들을 상호 연결한다. 제1 보강부(392) 및 제3 보강부(394)는 기판 몸체(100)의 상면 및 하면에 각각 배치된 보강부(105)들 상에 배치된다. 본 실시예에서, 추가 보강 부재(390)는 금속을 포함할 수 있다.In this embodiment, the additional reinforcing
제1 영역(FR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1)를 갖고, 제2 영역(SR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1) 보다 두꺼운 제2 두께(T2)를 갖고, 제2 영역(SR)에 형성된 보강부(105), 고정 부재(115) 및 추가 보강 부재(390)에 의하여 반도체 패키지용 기판(400)의 형상의 변형을 방지할 수 있다.The
도 17은 본 발명의 또다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.17 is a cross-sectional view illustrating a substrate for a semiconductor package according to another embodiment of the present invention.
도 17을 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100) 및 절연막(200)을 포함한다. 이에 더하여, 반도체 패키지용 기판(400)은 추가 보강 부재(300)를 더 포함할 수 있다.Referring to FIG. 17, the
기판 몸체(100)는, 예를 들어, 얇은 두께를 갖는 사각 플레이트 형상을 갖는다. 기판 몸체(100)는 제1 영역(FR), 제2 영역(SR), 회로 패턴(110), 보강부(106) 및 고정 부재(116)를 포함한다.The
제1 영역(FR)은, 예를 들어, 기판 몸체(100)의 중앙부에 배치된다. 제1 영역(FR)은 기판 몸체(100)와 닮은 형상을 갖고, 제1 영역(FR)은 기판 몸체(100)보다 작은 면적을 갖는다. 제1 영역(FR) 내에는 칩 실장 영역(CMR)들이 형성되고, 각 칩 실장 영역(CMR)에는 반도체 칩(미도시)이 실장된다.The first region FR is disposed, for example, in the center portion of the
제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며, 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.2nd area | region SR is arrange | positioned along the periphery of 1st area | region FR, and 2nd area | region SR has a square frame shape when it sees on a plane.
회로 패턴(110)은 기판 몸체(100)의 상면의 제1 영역(FR) 내에 형성된 각 칩 실장 영역(CMR)들에 배치되고, 회로 패턴(110)은 반도체 칩(미도시)의 본딩 패드(미도시)와 전기적으로 연결된다.The
보강부(106)는 기판 몸체(100)의 제2 영역(SR)에 형성된다. 보강부(106)는 제2 영역(SR)에 대응하는 기판 몸체(100)의 상면 및 상면과 대향 하는 하면에 형성된 트렌치를 갖는다. 기판 몸체(100)의 상면 및 하면에 각각 형성된 트렌치는 교호적으로 형성된다.The
보강부(106)는 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 방지한다.The
고정 부재(116)는 보강부(106)를 덮어 보강부(106)가 펴지거나 접히는 것을 방지한다. 본 실시예에서, 고정 부재(116)는 금속 또는 절연물질을 포함할 수 있다. 고정 부재(116)의 상면은, 예를 들어, 평탄하게 형성된다.The fixing member 116 covers the
절연막(200)은 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에 배치된다. 절연막(200)은 제1 영역(FR)에 형성된 각 회로 패턴(110)들의 일부를 노출하는 개구를 갖는다. 본 실시예에서, 절연막(200)은 제2 영역(SR)에 배치된 보강부(106)을 덮는다. 한편, 절연막(200)은 기판 몸체(100)의 상면과 대향 하는 하면의 제1 영역(FR) 및 제2 영역(SR)을 덮을 수 있다.The insulating
한편, 본 실시예에 따른 반도체 패키지용 기판(400)은 추가 보강 부재(390)를 포함할 수 있다.Meanwhile, the
본 실시예에서, 추가 보강 부재(390)는 U 자형 채널(U-shape channel)이고, 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다. 구체적으로, 추가 보강 부재(390)는 제1 보강부(392), 제2 보강부(394) 및 제3 보강부(396)를 포함할 수 있다. 제1 보강부(392)는 기판 몸체(100)의 상면의 제2 영역(SR)을 덮고, 제3 보강부(396)는 기판 몸체(100)의 하면의 제2 영역(SR)을 덮고, 제2 보강부(394)는 기판 몸체(100)의 측면의 상부에 배치된다. 제2 보강부(394)는 제1 및 제3 보강부(392,396)들을 상호 연결한다. 제1 보강부(392) 및 제3 보강부(394)는 기판 몸체(100)의 상면 및 하면에 각각 배치된 보강부(106)들 상에 배치된다. 본 실시예에서, 추가 보강 부재(390)는 금속을 포함할 수 있다.In this embodiment, the additional reinforcing
제1 영역(FR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1)를 갖고, 제2 영역(SR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1) 보다 두꺼운 제2 두께(T2)를 갖고, 제2 영역(SR)에 형성된 보강부(106), 고정 부재(116) 및 추가 보강 부재(390)에 의하여 반도체 패키지용 기판(400)의 형상의 변형을 방지할 수 있다.The
도 18 및 도 19는 도 16에 도시된 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.18 and 19 are cross-sectional views illustrating a method of manufacturing the semiconductor package substrate shown in FIG. 16.
도 18을 참조하면, 반도체 패키지용 기판을 제조하기 위하여, 기판 몸체(100)가 준비된다.Referring to FIG. 18, in order to manufacture a substrate for a semiconductor package, a
기판 몸체(100)는, 평면상에서 보았을 때, 사각형 형상을 갖고, 기판 몸체(100)에는 복수개의 칩 실장 영역(CMR)들이 형성된 제1 영역(FR) 및 제2 영역(SR)들이 형성된다. 칩 실장 영역(CMR)들은 제1 영역(FR)에 매트릭스 형태로 형성된다.The
제1 영역(FR)은 기판 몸체(100)의 중앙부에 형성되며, 평면상에서 보았을 때, 사각형 형상을 갖는다. 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.The first region FR is formed at the center of the
제2 영역(SR)에 대응하는 기판 몸체(100)는 제2 영역(SR)을 따라 적어도 한 번 절곡된 보강부(105)를 갖는다. 본 실시예에서, 보강부(105)는 지그재그 형태로 절곡된 형상을 갖는다. 보강부(105)는 제2 영역(SR)을 따라 형성되어 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 방지한다.The
제2 영역(SR)에 보강부(105)가 형성된 기판 몸체(100)가 제조된 후, 기판 몸체(100)의 상면에는 금속막(117)이 형성된다.After the
도 19를 참조하면, 금속막(117)이 기판 몸체(100)의 상면 상에 형성된 후, 금속막(117)은 포토리소그라피 공정에 의하여 패터닝되고, 이로 인해 기판 몸체(100)의 제1 영역(FR)의 각 칩 실장 영역(CMR)에는 회로 패턴(110)이 형성되고, 기판 몸체(100)의 제2 영역(SR)에는 보강부(105)를 덮는 고정 부재(115)가 형성된다. 한편, 고정 부재(115)는 기판 몸체(100)의 상면과 대향 하는 하면의 제2 영역(SR)에도 형성될 수 있다.Referring to FIG. 19, after the
도 16을 다시 참조하면, 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에는 절연막(200)이 형성되어 기판 몸체(100)의 제2 영역(SR)에 형성된 보강부(115) 및 제1 영역(FR)의 회로 패턴(110)은 절연막(200)에 의하여 덮인다.Referring to FIG. 16 again, an insulating
절연막(200)이 기판 몸체(100)의 제1 및 제2 영역(FR,SR)들에 형성된 후, 절연막(200)은 포토리소그라피 공정에 의하여 패터닝되어, 제1 영역(FR)에 대응하는 절연막(200)에는 각 칩 실장 영역(CMR)에 형성된 회로 패턴(120)의 일부를 노출하는 개구가 형성된다.After the insulating
기판 몸체(100)의 상면 및 하면에 절연막(200)이 형성된 후, 제1 및 제2 보강부(392,394)들 및 기판 몸체(100)의 측면과 마주하는 제3 보강부(396)를 갖는 추가 보강 부재(390)가 기판 몸체(100)에 결합된다. 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.After the insulating
도 20은 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.20 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
도 20을 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100), 회로 패턴(350), 절연막(200) 및 보강 부재(360)를 포함한다. 이에 더하여, 본 실시예에 따른 반도체 패키지용 기판(400)은 추가 보강 부재(390)를 더 포함한다.Referring to FIG. 20, the
기판 몸체(100)는, 예를 들어, 얇은 두께를 갖는 사각 플레이트 형상을 갖는다. 기판 몸체(100)는 제1 영역(FR), 제2 영역(SR)을 포함한다.The
제1 영역(FR)은, 예를 들어, 기판 몸체(100)의 중앙부에 배치된다. 제1 영역(FR)은 기판 몸체(100)와 닮은 형상을 갖고, 제1 영역(FR)은 기판 몸체(100)보다 작은 면적을 갖는다. 제1 영역(FR) 내에는 칩 실장 영역(CMR)들이 형성되고, 각 칩 실장 영역(CMR)에는 반도체 칩(미도시)이 실장된다.The first region FR is disposed, for example, in the center portion of the
제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며, 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.2nd area | region SR is arrange | positioned along the periphery of 1st area | region FR, and 2nd area | region SR has a square frame shape when it sees on a plane.
회로 패턴(350)은 기판 몸체(100)의 상면의 제1 영역(FR) 내에 형성된 각 칩 실장 영역(CMR)들에 배치되고, 회로 패턴(350)은 반도체 칩(미도시)의 본딩 패드(미도시)와 전기적으로 연결된다. 본 실시예에서, 회로 패턴(350)은 제1 두께를 갖는다.The
보강 부재(360)는 제2 영역(SR)을 따라 배치되며, 보강 부재(360)는 회로 패턴(350)보다 두꺼운 제2 두께를 갖는다. 본 실시예에서, 보강 부재(360) 및 회로 패턴(350)은 동일한 금속을 포함할 수 있다. 이와 다르게, 보강 부재(360) 및 회로 패턴(350)은 서로 다른 금속을 포함할 수 있다. 보강 부재(360)는 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 방지한다. 보강 부재(360)의 상면에는 제2 영역(SR)을 따라 그루브 형상을 갖는 휨 방지부(365)가 형성된다. 휨 방지부(365)는 제2 영역(SR)을 따라 폐루프 형상으로 형성된다.The
절연막(200)은 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에 배치된다. 절연막(200)은 제1 영역(FR)에 형성된 각 회로 패턴(350)들의 일부를 노출하는 개구를 갖는다. 본 실시예에서, 절연막(200)은 제2 영역(SR)에 배치된 보강 부재(360)를 덮는다. 한편, 절연막(200)은 기판 몸체(100)의 상면과 대향 하는 하면의 제1 영역(FR) 및 제2 영역(SR)을 덮을 수 있다.The insulating
추가 보강 부재(390)는 U 자형 채널(U-shape channel)이고, 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다. 구체적으로, 추가 보강 부재(390)는 제1 보강부(392), 제2 보강부(394) 및 제3 보강부(396)를 포함할 수 있다. 제1 보강부(392)는 기판 몸체(100)의 상면의 제2 영역(SR)을 덮고, 제3 보강부(396)는 기판 몸체(100)의 하면의 제2 영역(SR)을 덮고, 제2 보강부(394)는 기판 몸체(100)의 측면의 상부에 배치된다. 제2 보강부(394)는 제1 및 제3 보강부(392,396)들을 상호 연결한다. 본 실시예에서, 추가 보강 부재(390)는 금속을 포함할 수 있다.The additional reinforcing
도 20을 다시 참조하면, 제1 영역(FR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1)를 갖고, 제2 영역(SR)에 대응하는 반도체 패키지용 기판(400)은 제1 두께(T1) 보다 두꺼운 제2 두께(T2)를 갖고, 제2 영역(SR)에 형성된 보강 부재(360) 및 추가 보강 부재(390)에 의하여 반도체 패키지용 기판(400)의 형상의 변형을 방지할 수 있다.Referring to FIG. 20 again, the
도 21 내지 도 23들은 본 발명의 일실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.21 to 23 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package according to an embodiment of the present invention.
도 21을 참조하면, 반도체 패키지용 기판을 제조하기 위하여, 기판 몸체(100)가 준비된다.Referring to FIG. 21, in order to manufacture a substrate for a semiconductor package, a
기판 몸체(100)는, 평면상에서 보았을 때, 사각형 형상을 갖고, 기판 몸체(100)에는 복수개의 칩 실장 영역(CMR)들이 형성된 제1 영역(FR) 및 제2 영역(SR)들이 형성된다. 칩 실장 영역(CMR)들은 제1 영역(FR)에 매트릭스 형태로 형성된다.The
제1 영역(FR)은 기판 몸체(100)의 중앙부에 형성되며, 평면상에서 보았을 때, 사각형 형상을 갖는다. 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.The first region FR is formed at the center of the
기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에는 제1 두께를 갖는 금속막(360a)이 형성된다.A
도 22를 참조하면, 금속막(360a)은 포토리소그라피 공정 등에 의하여 패터닝되어 기판 몸체(100)의 상면의 제1 영역(FR)의 제1 두께보다 얇은 제2 두께를 갖는 예비 회로 패턴(351)이 형성되고, 기판 몸체(100)의 상면의 제2 영역(SR)에는 보강 부재(360)가 형성된다.Referring to FIG. 22, the
도 23을 참조하면, 기판 몸체(100)의 상면의 제1 영역(FR)에 제2 두께를 갖는 예비 회로 패턴(351) 및 기판 몸체(100)의 상면의 제2 영역(SR)에 제2 두께보다 두꺼운 제1 두께를 갖는 보강 부재(360)가 형성된 후, 예비 회로 패턴(351)은 포토리소그라피 공정에 의하여 패터닝 되어 제1 영역(FR)의 각 칩 실장 영역(CMR)들에는 각각 회로 패턴(350)이 형성된다.Referring to FIG. 23, a
본 실시예에서, 제1 영역(FR)에 배치된 회로 패턴(350)들 중 제2 영역(SR)과 인접하게 배치된 회로 패턴(350)은 보강 부재(360)와 일체로 형성된다. 제1 영역(FR)에 배치된 회로 패턴(350)들 중 제2 영역(SR)과 인접하게 배치된 회로 패턴(350) 및 보강 부재(360)들이 일체로 형성됨에 따라 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 방지할 수 있다.In this embodiment, the
회로 패턴(350)을 형성하는 도중 제2 영역(SR)에 배치된 보강 부재(360)의 상면에는 각각 그루브 형상을 갖는 휨 방지부(365)가 형성될 수 있다. 휨 방지부(365)는 제2 영역(SR)을 따라 폐루프 형상으로 형성된다.The bending
절연막(200)이 기판 몸체(100) 상에 형성된 후, 기판 몸체(100)의 상면 및 하면에 배치된 제1 및 제2 보강부(392,394)들 및 기판 몸체(100)의 측면과 마주하는 제3 보강부(396)를 갖는 추가 보강 부재(390)가 기판 몸체(100)에 결합된다. 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.After the insulating
도 24는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.24 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
도 24를 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100), 절연막(200)을 포함한다. 이에 더하여, 본 실시예에 따른 반도체 패키지용 기판(400)은 추가 보강 부재(390)를 더 포함한다.Referring to FIG. 24, the
기판 몸체(100)는, 예를 들어, 얇은 두께를 갖는 사각 플레이트 형상을 갖는다. 기판 몸체(100)는 제1 영역(FR), 제2 영역(SR)을 포함한다.The
제1 영역(FR)은, 예를 들어, 기판 몸체(100)의 중앙부에 배치된다. 제1 영역(FR)은 기판 몸체(100)와 닮은 형상을 갖고, 제1 영역(FR)은 기판 몸체(100)보다 작은 면적을 갖는다. 제1 영역(FR) 내에는 칩 실장 영역(CMR)들이 형성되고, 각 칩 실장 영역(CMR)에는 반도체 칩(미도시)이 실장된다.The first region FR is disposed, for example, in the center portion of the
제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며, 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.2nd area | region SR is arrange | positioned along the periphery of 1st area | region FR, and 2nd area | region SR has a square frame shape when it sees on a plane.
기판 몸체(100)의 제1 영역(FR)은 제1 두께를 갖고, 기판 몸체(100)의 제2 영역(SR)은 제1 두께보다 두꺼운 제2 두께를 갖는다. 본 실시예에서, 제1 영역(FR)에 비하여 두꺼운 두께를 갖는 제2 영역(SR)은 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 방지한다. 이에 더하여, 기판 몸체(100)의 형상 변형을 추가적으로 방지하기 위하여 기판 몸체(100)의 제2 영역(SR)에는 그루브 형상을 갖는 휨 방지부(103)가 형성될 수 있다. 휨 방지부(103)는 제2 영역(SR)을 따라 폐루프 형상으로 형성될 수 있다.The first region FR of the
기판 몸체(100)는 회로 패턴(110)을 포함하며, 회로 패턴(110)은 기판 몸체(100)의 상면의 제1 영역(FR) 내에 형성된 각 칩 실장 영역(CMR)들에 배치된다. 회로 패턴(110)은 반도체 칩(미도시)의 본딩 패드(미도시)와 전기적으로 연결된다.The
절연막(200)은 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에 배치된다. 절연막(200)은 제1 영역(FR)에 형성된 각 회로 패턴(110)들의 일부를 노출하는 개구를 갖는다. 본 실시예에서, 한편, 절연막(200)은 기판 몸체(100)의 상면과 대향 하는 하면의 제1 영역(FR) 및 제2 영역(SR)을 덮을 수 있다.The insulating
추가 보강 부재(390)는 U 자형 채널(U-shape channel)이고, 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다. 구체적으로, 추가 보강 부재(390)는 제1 보강부(392), 제2 보강부(394) 및 제3 보강부(396)를 포함할 수 있다. 제1 보강부(392)는 기판 몸체(100)의 상면의 제2 영역(SR)을 덮고, 제3 보강부(396)는 기판 몸체(100)의 하면의 제2 영역(SR)을 덮고, 제2 보강부(394)는 기판 몸체(100)의 측면의 상부에 배치된다. 제2 보강부(394)는 제1 및 제3 보강부(392,396)들을 상호 연결한다. 본 실시예에서, 추가 보강 부재(390)는 금속을 포함할 수 있고, 추가 보강 부재(390)는 얇은 두께를 갖는 기판 몸체(100)의 제1 영역(FR)의 형상 변형을 방지한다.The additional reinforcing
도 25는 본 발명의 일실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 단면도이다.25 is a cross-sectional view illustrating a method of manufacturing a semiconductor package substrate according to an embodiment of the present invention.
도 25를 참조하면, 반도체 패키지용 기판을 제조하기 위하여, 기판 몸체(100)가 준비된다.Referring to FIG. 25, in order to manufacture a substrate for a semiconductor package, a
기판 몸체(100)는, 평면상에서 보았을 때, 사각형 형상을 갖고, 기판 몸체(100)에는 복수개의 칩 실장 영역(CMR)들이 형성된 제1 영역(FR) 및 제2 영역(SR)들이 형성된다. 칩 실장 영역(CMR)들은 제1 영역(FR)에 매트릭스 형태로 형성된다.The
제1 영역(FR)은 기판 몸체(100)의 중앙부에 형성되며, 평면상에서 보았을 때, 사각형 형상을 갖는다. 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.The first region FR is formed at the center of the
본 실시예에서, 기판 몸체(100)의 제1 영역(FR)은 제1 두께를 갖고, 기판 몸체(100)의 제2 영역(SR)은 제1 두께보다 두꺼운 제2 두께를 갖는다.In the present embodiment, the first region FR of the
기판 몸체(100)의 상면 상에는 금속막(미도시)이 형성되고, 금속막은 포토리소그라피 공정에 의하여 패터닝되어 기판 몸체(100)의 각 칩 실장 영역(CMR)들에는 각각 회로 패턴(110)이 형성된다.A metal film (not shown) is formed on the upper surface of the
회로 패턴(110)이 기판 몸체(100)의 각 칩 실장 영역(CMR) 상에 형성된 후, 기판 몸체(100)의 상면 상에는 절연막(200)이 형성되고, 절연막(200)에는 포토리소그라피 공정에 의하여 패터닝되어 회로 패턴(110)의 일부를 노출하는 개구가 형성된다.After the
절연막(200)이 기판 몸체(100) 상에 형성된 후, 기판 몸체(100)의 상면 및 하면에 배치된 제1 및 제2 보강부(392,394)들 및 기판 몸체(100)의 측면과 마주하는 제3 보강부(396)를 갖는 추가 보강 부재(390)가 기판 몸체(100)에 결합된다. 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.After the insulating
도 26은 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.26 is a cross-sectional view illustrating a substrate for a semiconductor package according to still another embodiment of the present invention.
도 26을 참조하면, 반도체 패키지용 기판(400)은 기판 몸체(100), 절연막(200) 및 보강 부재(370)를 포함한다.Referring to FIG. 26, the
기판 몸체(100)는, 예를 들어, 얇은 두께를 갖는 사각 플레이트 형상을 갖는다. 기판 몸체(100)는 제1 영역(FR), 제2 영역(SR), 회로 패턴(110) 및 관통홀(104)들을 포함한다.The
제1 영역(FR)은, 예를 들어, 기판 몸체(100)의 중앙부에 배치된다. 제1 영역(FR)은 기판 몸체(100)와 닮은 형상을 갖고, 제1 영역(FR)은 기판 몸체(100)보다 작은 면적을 갖는다. 제1 영역(FR) 내에는 칩 실장 영역(CMR)들이 형성되고, 각 칩 실장 영역(CMR)에는 반도체 칩(미도시)이 실장된다.The first region FR is disposed, for example, in the center portion of the
제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며, 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.2nd area | region SR is arrange | positioned along the periphery of 1st area | region FR, and 2nd area | region SR has a square frame shape when it sees on a plane.
관통홀(104)은 제2 영역(SR)과 대응하는 기판 몸체(100)의 상면 및 상면과 대향 하는 하면을 관통한다. 관통홀(104)은 제2 영역(SR)을 따라 복수개가 배치되며, 관통홀(104)은, 평면상에서 보았을 때, 타원 형상을 가질 수 있다. 관통홀(104)은, 평면상에서 보았을 때, 타원 형상 이외에 다양한 형상을 가질 수 있다.The through
회로 패턴(110)은 기판 몸체(100)의 상면의 제1 영역(FR) 내에 형성된 각 칩 실장 영역(CMR)들에 배치되고, 회로 패턴(110)은 반도체 칩(미도시)의 본딩 패드(미도시)와 전기적으로 연결된다.The
보강 부재(370)는 제2 영역(SR)을 따라 형성된다. 보강 부재(370)는, 예를 들어, 절연물질 또는 금속을 포함할 수 있다. 보강 부재(370)는 관통홀(104) 내에 배치될 뿐만 아니라 제2 영역(SR)의 표면에도 함께 배치된다. 보강 부재(370)는 얇은 두께를 갖는 기판 몸체(100)의 형상 변형을 방지한다.The reinforcing
절연막(200)은 기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR)에 배치된다. 절연막(200)은 제1 영역(FR)에 형성된 각 회로 패턴(110)들의 일부를 노출하는 개구를 갖는다. 본 실시예에서, 절연막(200)은 제2 영역(SR)에 배치된 보강 부재(370)를 덮는다. 한편, 절연막(200)은 기판 몸체(100)의 상면과 대향 하는 하면의 제1 영역(FR) 및 제2 영역(SR)을 덮을 수 있다.The insulating
추가 보강 부재(390)는 U 자형 채널(U-shape channel)이고, 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다. 구체적으로, 추가 보강 부재(390)는 제1 보강부(392), 제2 보강부(394) 및 제3 보강부(396)를 포함할 수 있다. 제1 보강부(392)는 기판 몸체(100)의 상면의 제2 영역(SR)을 덮고, 제3 보강부(396)는 기판 몸체(100)의 하면의 제2 영역(SR)을 덮고, 제2 보강부(394)는 기판 몸체(100)의 측면의 상부에 배치된다. 제2 보강부(394)는 제1 및 제3 보강부(392,396)들을 상호 연결한다. 제1 보강부(392) 및 제3 보강부(394)는 기판 몸체(100)의 상면 및 하면 상에 배치된다. 본 실시예에서, 추가 보강 부재(390)는 금속을 포함할 수 있다. 추가 보강 부재(390)는 반도체 패키지용 기판(400)의 형상 변형을 추가적으로 방지할 수 있다.The additional reinforcing
도 27 및 도 28은 도 26에 도시된 반도체 패키지용 기판의 제조 방법을 도시한 단면도들이다.27 and 28 are cross-sectional views illustrating a method of manufacturing a substrate for a semiconductor package shown in FIG. 26.
도 27을 참조하면, 반도체 패키지용 기판을 제조하기 위하여, 기판 몸체(100)가 준비된다.Referring to FIG. 27, in order to manufacture a substrate for a semiconductor package, a
기판 몸체(100)는, 평면상에서 보았을 때, 사각형 형상을 갖고, 기판 몸체(100)에는 복수개의 칩 실장 영역(CMR)들이 형성된 제1 영역(FR) 및 제2 영역(SR)들이 형성된다. 칩 실장 영역(CMR)들은 제1 영역(FR)에 매트릭스 형태로 형성된다.The
제1 영역(FR)은 기판 몸체(100)의 중앙부에 형성되며, 평면상에서 보았을 때, 사각형 형상을 갖는다. 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치되며 제2 영역(SR)은, 평면상에서 보았을 때, 사각 프레임 형상을 갖는다.The first region FR is formed at the center of the
본 실시예에서, 기판 몸체(100)의 제2 영역(SR)에는 복수개의 관통홀(104)들이 형성된다. 각 관통홀(104)들은, 예를 들어, 타원 형상을 갖는다. 본 실시예에서, 각 관통홀(104)들은 타원 형상 이외에 다양한 형상을 가질 수 있다. In the present embodiment, a plurality of through
기판 몸체(100)의 상면의 제1 영역(FR) 및 제2 영역(SR) 상에는 금속막(372)이 형성된다. 금속막(372)은 기판 몸체(100)의 상면, 상면과 대향하는 하면 및 관통홀(104) 내를 채운다.The
금속막(372)은 포토리소그라피 공정에 의하여 패터닝되어 기판 몸체(100)의 각 칩 실장 영역(CMR)들에는 각각 회로 패턴(110)이 형성되고, 제2 영역(SR)에는 관통홀(104)을 채우는 보강 부재(370)가 형성된다.The
회로 패턴(110)이 기판 몸체(100)의 각 칩 실장 영역(CMR) 상에 형성된 후, 기판 몸체(100)의 상면 상에는 절연막(200)이 형성되고, 절연막(200)에는 포토리소그라피 공정에 의하여 패터닝되어 회로 패턴(110)의 일부를 노출하는 개구가 형성된다.After the
절연막(200)이 기판 몸체(100) 상에 형성된 후, 기판 몸체(100)의 상면 및 하면에 배치된 제1 및 제2 보강부(392,394)들 및 기판 몸체(100)의 측면과 마주하는 제3 보강부(396)를 갖는 추가 보강 부재(390)가 기판 몸체(100)에 결합된다. 추가 보강 부재(390)는 기판 몸체(100)의 형상 변형을 추가적으로 방지한다.After the insulating
이상에서 상세하게 설명한 바에 의하면, 매우 얇은 두께를 갖는 기판 몸체의 에지에 보강 부재들을 형성하여 기판 몸체의 형상 변형을 방지하는 효과를 갖는다.As described in detail above, the reinforcing members are formed at the edge of the substrate body having a very thin thickness, thereby preventing the deformation of the substrate body.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.
100 : 기판 몸체 110 : 회로 패턴
110a : 회로 패턴부 110b : 보강 패턴부
110c,117 : 금속막 105,106 : 보강부
115 : 고정 부재 120 : 더미 패턴
200 : 절연막 200a : 예비 절연막
300 : 보강 부재 305 : 휨 방지홈
390 : 추가 보강 부재 392 : 제1 보강부
394 : 제2 보강부 396 : 제3 보강부
400 : 반도체 패키지용 기판100: substrate body 110: circuit pattern
110a:
110c, 117: metal film 105,106: reinforcement
115: fixing member 120: dummy pattern
200: insulating
300: reinforcing member 305: bending prevention groove
390: additional reinforcing member 392: first reinforcing portion
394: second reinforcement 396: third reinforcement
400: substrate for semiconductor package
Claims (13)
상기 제2 영역에 보강 부재를 형성하는 단계;
상기 제1 및 제2 영역에 형성되어 상기 보강 부재를 덮는 금속막을 형성하는 단계;
상기 금속막을 패터닝하여 상기 각 칩 실장 영역들에 회로 패턴부 및 상기 보강 부재의 상면을 덮는 보강 패턴부를 각각 형성하는 단계; 및
상기 제1 영역을 덮고 상기 회로 패턴부의 일부를 노출하는 개구들을 갖는 절연막을 형성하는 단계;
를 포함하는 반도체 패키지용 기판의 제조 방법.Forming a substrate body having a first region having a plurality of chip mounting regions and a second region disposed around the first region;
Forming a reinforcing member in the second region;
Forming metal layers formed on the first and second regions to cover the reinforcing members;
Patterning the metal layer to form circuit pattern portions and reinforcement pattern portions covering upper surfaces of the reinforcement members, respectively, in the chip mounting regions; And
Forming an insulating film having openings covering the first region and exposing a portion of the circuit pattern portion;
Method of manufacturing a substrate for a semiconductor package comprising a.
상기 보강 부재를 형성하는 단계에서, 상기 보강 부재는 상기 제2 영역에 대응하는 상기 기판 몸체 상에 형성된 절연막 및 금속막 중 어느 하나인 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법.The method of claim 1,
In the forming of the reinforcing member, the reinforcing member is a manufacturing method of a semiconductor package substrate, characterized in that any one of an insulating film and a metal film formed on the substrate body corresponding to the second region.
상기 제1 및 제2 영역에 형성되어 상기 보강부를 덮는 금속막을 형성하는 단계;
상기 금속막을 패터닝하여, 상기 칩 실장 영역들 상에 배치되는 회로 패턴 및 상기 보강부를 덮어 상기 보강부를 고정하는 고정 부재를 각각 형성하는 단계;
상기 제1 영역을 덮고 상기 회로 패턴의 일부를 노출하는 개구들을 갖는 절연막을 형성하는 단계;
를 포함하는 반도체 패키지용 기판의 제조 방법.Forming a substrate body having a first region having a plurality of chip mounting regions, a second region disposed around the first region, and a reinforcement portion formed in the second region and bent at least once;
Forming metal layers formed on the first and second regions to cover the reinforcing portions;
Patterning the metal film to form circuit patterns disposed on the chip mounting regions and fixing members covering the reinforcement parts and fixing the reinforcement parts, respectively;
Forming an insulating film having openings covering the first region and exposing a portion of the circuit pattern;
Method of manufacturing a substrate for a semiconductor package comprising a.
상기 보강부는 프레스 공정, 사출 성형 공정 및 레이저 빔 절곡 공정 중 어느 하나에 의하여 형성되는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법.The method of claim 3, wherein
The reinforcing part is a manufacturing method of a semiconductor package substrate, characterized in that formed by any one of a pressing process, an injection molding process and a laser beam bending process.
상기 보강부는 지그재그 형태로 절곡된 형상, 채널 형상 및 그루브 형상 중 적어도 하나로 형성되는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법.The method of claim 3, wherein
The reinforcing part is a method of manufacturing a substrate for a semiconductor package, characterized in that formed in at least one of a zigzag bent shape, channel shape and groove shape.
상기 제1 및 제2 영역을 덮는 금속층을 형성하는 단계;
상기 금속층을 패터닝하여 상기 제2 영역에 대응하는 상기 기판 몸체 상에 제1 두께를 갖는 보강 패턴 및 상기 각 칩 실장 영역들에 대응하는 상기 기판 몸체 상에 상기 제1 두께보다 얇은 제2 두께로 예비 회로 패턴부를 각각 형성하는 단계;
상기 예비 회로 패턴부를 패터닝하여 상기 각 칩 실장 영역에 회로 패턴을 형성하는 단계; 및
상기 제1 영역을 덮고 상기 회로 패턴의 일부를 노출하는 개구를 갖는 절연막을 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법.Providing a substrate body having a first region having a plurality of chip mounting regions and a second region disposed around the first region;
Forming a metal layer covering the first and second regions;
Patterning the metal layer to reserve a reinforcement pattern having a first thickness on the substrate body corresponding to the second region and a second thickness thinner than the first thickness on the substrate body corresponding to the respective chip mounting regions. Forming circuit pattern portions, respectively;
Patterning the preliminary circuit pattern parts to form a circuit pattern in each chip mounting region; And
Forming an insulating film having an opening covering the first region and exposing a portion of the circuit pattern;
Method for producing a substrate for a semiconductor package comprising a.
상기 보강 패턴의 상면 상에 그루브 형상을 갖는 휨 방지부가 형성되는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법.The method of claim 6, wherein in the forming of the reinforcement pattern,
A bending prevention part having a groove shape is formed on an upper surface of the reinforcement pattern.
상기 각 칩 실장 영역들에 회로 패턴을 형성하는 단계; 및
상기 칩 실장 영역을 덮고 상기 회로 패턴의 일부를 노출하는 개구를 갖는 절연막을 형성하는 단계;
를 포함하는 반도체 패키지용 기판의 제조 방법.Providing a substrate body having a first thickness and a chip mounting portion having a plurality of chip mounting regions and a reinforcement pattern portion formed around the chip mounting portion and having a second thickness greater than the first thickness;
Forming a circuit pattern on each of the chip mounting regions; And
Forming an insulating film having an opening covering the chip mounting region and exposing a portion of the circuit pattern;
Method of manufacturing a substrate for a semiconductor package comprising a.
상기 기판 몸체를 마련하는 단계는 제2 두께를 갖는 예비 기판을 마련하는 단계; 및
상기 칩 실장부에 대응하는 상기 예비 기판을 식각하여 상기 제1 두께를 갖는 칩 실장부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법.The method of claim 8,
Preparing the substrate body may include preparing a preliminary substrate having a second thickness; And
And etching the preliminary substrate corresponding to the chip mounting part to form a chip mounting part having the first thickness.
상기 기판 몸체를 마련하는 단계는 상기 보강 패턴부의 상면에 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법.The method of claim 8,
The preparing of the substrate body may include forming a groove on an upper surface of the reinforcement pattern part.
상기 관통홀을 채우고 상기 제2 영역을 덮는 보강 부재를 형성하는 단계; 및
상기 제1 영역을 덮는 절연막을 형성하는 단계;
를 포함하는 반도체 패키지용 기판의 제조 방법.Forming a substrate body having a first region having a plurality of chip mounting regions, a second region disposed around the first region, and through holes penetrating through the second region;
Forming a reinforcing member filling the through hole and covering the second region; And
Forming an insulating film covering the first region;
Method of manufacturing a substrate for a semiconductor package comprising a.
상기 보강 부재를 형성하는 단계에서, 상기 보강 부재는 절연물로 형성되는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법.The method of claim 11,
In the step of forming the reinforcing member, the reinforcing member manufacturing method for a semiconductor package substrate, characterized in that formed of an insulator.
상기 보강 부재를 형성하는 단계는 상기 제1 및 제2 영역들을 덮는 금속막을 형성하는 단계; 및
상기 금속막을 패터닝하여 상기 각 칩 실장 영역에 회로 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법.The method of claim 11,
The forming of the reinforcing member may include forming a metal film covering the first and second regions; And
And patterning the metal film to form a circuit pattern in each of the chip mounting regions.
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120005422A true KR20120005422A (en) | 2012-01-16 |
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| KR1020110142144A KR20120005422A (en) | 2011-12-26 | 2011-12-26 | Method for manufacturing substrate for semicondouctor package |
Country Status (1)
| Country | Link |
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| KR (1) | KR20120005422A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101509963B1 (en) * | 2013-11-06 | 2015-04-08 | 주식회사 심텍 | Ultra thin printed circuit board with excellent edge high stiffness and method of manufacturing the same |
| US10332755B2 (en) | 2015-04-07 | 2019-06-25 | Samsung Electronics Co., Ltd. | Package substrates and methods of fabricating the same |
| FR3137195A1 (en) * | 2022-06-28 | 2023-12-29 | Idemia France | Method and smart card for configuring a smart card |
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- 2011-12-26 KR KR1020110142144A patent/KR20120005422A/en not_active Application Discontinuation
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| EP4300355A1 (en) * | 2022-06-28 | 2024-01-03 | IDEMIA France | Smartcard with a reinforced element |
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