KR101688081B1 - Ets structure - Google Patents

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Abstract

본 발명에 따르면, ETS를 이용한 반도체 패키지에 있어서, ETS 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생의 문제점을 개선시킬 수 있다.According to the present invention, in a semiconductor package using ETS, when an electronic element such as a semiconductor active element or a passive element is adhered to the upper part of the ETS, the peripheral area of the ETS pad embedded in the insulating layer such as the prepreg film is trench etched and connected to the ETS pad A relatively high molding clearance can be ensured by forming a trench having a certain depth in the lower portion of the electronic device, thereby making it possible to improve voids in the molding process.

Description

ＥＴＳ 구조{ETS STRUCTURE} ETS structure {ETS STRUCTURE}

본 발명은 반도체 패키지에 관한 것으로, 특히 ETS(embeded trace substrate) 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막(prepreg) 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치(trench) 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩(molding) 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생을 개선시킬 수 있도록 하는 ETS 구조에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a method of manufacturing a semiconductor package, in which a peripheral region of an ETS pad embedded in an insulating layer, such as a prepreg, trench) is etched to form a trench having a certain depth in the lower portion of the electronic device connected to the ETS pad, so that a relatively high molding clearance can be secured, thereby improving the void generation in the molding process To the ETS structure.

일반적으로 ETS 공법은 프리프레그막 등의 절연층내에 전자소자의 연결을 위한 금속배선 패드를 매립하는 기술이다.Generally, the ETS method is a technique for embedding a metal wiring pad for connection of an electronic device into an insulating layer such as a prepreg film.

도 1은 ETS 패드에 반도체 전자소자가 연결된 패키지 구조를 도시한 것이다. 이때 반도체 전자소자라함은 트랜지스터(transistor) 등의 능동 소자 또는 커패시터(capacitor) 등의 수동 소자를 통칭하며, 도 1에서는 위와 같은 전자소자 중 커패시터 등의 수동소자가 ETS 패드에 연결된 구조를 도시하고 있다.1 shows a package structure in which a semiconductor electronic device is connected to an ETS pad. At this time, the semiconductor electronic element is referred to as an active element such as a transistor or a passive element such as a capacitor. In FIG. 1, a passive element such as a capacitor is connected to an ETS pad .

위 도 1을 참조하면, ETS 패드(102)가 매립된 프리프레그막(100)상 커패시터가 연결될 영역의 솔더 마스크(soldermask)(104)를 오픈하고, ETS 패드(102)의 상부에 커패시터(106)를 접착하여 연결시킨 후 EMC(epoxy molding compound) 등의 몰드 컴파운드(mold compound)를 이용하여 커패시터(106)를 덮도록 몰딩 공정을 수행하여 반도체 패키지를 형성시키게 된다.1, a soldermask 104 of an area to which a capacitor is to be connected is opened on a prepreg 100 in which an ETS pad 102 is embedded and a capacitor 106 And then a molding process is performed to cover the capacitor 106 using a mold compound such as an epoxy molding compound (EMC) to form a semiconductor package.

그러나, 위 도 1에서 보여지는 바와 같이 종래 ETS를 이용한 반도체 패키지 구조에서는 ETS 패드가 프리프레그막 등의 절연층에 매립된 형태로 형성되고, 그 위에 커패시터 등의 수동소자가 연결되는 형태이기 때문에 커패시터와 프리프레그막 사이의 몰딩을 위한 클리어런스(clearance)(108)가 매우 낮게 되며, 이에 따라 몰딩 공정 수행 시 커패시터의 하부 영역에서 보이드(void) 등이 발생하는 문제점이 있었다. However, as shown in FIG. 1, in the conventional semiconductor package structure using ETS, since the ETS pad is formed in a form embedded in an insulating layer such as a prepreg, and passive elements such as a capacitor are connected to the ETS pad, The clearance 108 for molding between the prepreg film and the prepreg film is very low, and voids are generated in the lower region of the capacitor during the molding process.

(특허문헌)(Patent Literature)

대한민국 공개특허번호 10-2012-0112464호(공개일자 2012년 10월 11일)Korean Published Patent No. 10-2012-0112464 (Published on October 11, 2012)

따라서, 본 발명에서는 ETS 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생을 개선시킬 수 있도록 하는 ETS 구조를 제공하고자 한다.Therefore, in the present invention, when an electronic device such as a semiconductor active device or a passive device is adhered to the ETS region, the peripheral region of the ETS pad embedded in the insulating layer such as the prepreg film is trench etched, A relatively high molding clearance can be ensured by forming the trench having the ETS structure to improve the void generation during the molding process.

상술한 본 발명은 ETS 구조로서, 기판과, 상기 기판 상에 형성되는 절연층과, 상기 절연층의 상부에 도포되며,　오픈된 영역을 가지는 솔더 마스크와, 상기 오픈된 영역 내에 상기 절연층 및 상기 절연층의 내부에 매립된 금속배선 패드의 일부가 식각되어 형성되는 트렌치를 포함하며, 상기 금속배선 패드는, 상기 트렌치 내에 고립되어 아일랜드 타입으로 형성되거나 상기 트렌치에 의해 좌우로 분리되도록 형성되는 것을 특징으로 한다.According to the present invention, there is provided an ETS structure including: a substrate; an insulating layer formed on the substrate; a solder mask coated on the insulating layer and having an open area; And a trench formed by etching a part of the metal interconnection pads embedded in the insulating layer, wherein the metal interconnection pads are formed so as to be isolated in the trench and formed to be of an island type or separated to the right and left by the trench .

또한, 상기 금속배선 패드는, 상기 오픈된 영역에 적어도 2개 이상 형성되는 것을 특징으로 한다.Also, at least two metal wiring pads are formed in the open region.

또한, 상기 금속배선 패드의 상부에는 전자소자가 전기적으로 연결되며, 상기 전자소자는 적어도 2개 이상의 접점을 가지고 상기 금속배선 패드에 연결되는 것을 특징으로 한다.In addition, an electronic device is electrically connected to the upper portion of the metal wiring pad, and the electronic device has at least two contact points and is connected to the metal wiring pad.

또한, 상기 금속배선 패드는, 상기 금속배선 패드의 상부에 연결되는 상기 전자소자의 폭과 대응되는 폭과 길이를 가지도록 형성되는 것을 특징으로 한다.The metal wiring pad is formed to have a width and a length corresponding to the width of the electronic device connected to the upper portion of the metal wiring pad.

또한, 본 발명은 ETS 구조로서, 기판과, 상기 기판 상에 형성되며, 제1 금속배선 패드가 매립된 절연층과, 상기 절연층의 상부에 도포되며,　오픈된 영역을 가지는 솔더 마스크와, 상기 제1 금속배선 패드의 상부에 기설정된 두께로 형성되는 제2 금속배선 패드를 포함한다.According to another aspect of the present invention, there is provided an ETS structure including: a substrate; an insulating layer formed on the substrate, the first metal interconnection pad embedded; a solder mask coated on the insulating layer and having an open area; And a second metal wiring pad formed on the first metal wiring pad at a predetermined thickness.

또한, 상기 제1 금속배선 패드는, 상기 오픈된 영역에 적어도 2개 이상 형성되는 것을 특징으로 한다.In addition, at least two or more first metal interconnection pads are formed in the open region.

또한, 상기 제2 금속배선 패드는, 상기 제1 금속배선 패드의 면적보다 작거나 같게 형성되는 것을 특징으로 한다.The second metal interconnection pad is formed to be smaller than or equal to the area of the first metal interconnection pad.

또한, 상기 제2 금속배선 패드의 상부에는 전자소자가 전기적으로 연결되며, 상기 전자소자는 적어도 2개 이상의 접점을 가지고 상기 제2 금속배선 패드에 연결되는 것을 특징으로 한다.In addition, an electronic device is electrically connected to the upper portion of the second metal wiring pad, and the electronic device has at least two contact points and is connected to the second metal wiring pad.

또한, 상기 제1 금속배선 패드는, 상기 제1 금속배선 패드의 상부에 연결되는 상기 전자소자의 폭과 대응되는 폭과 길이를 가지도록 형성되는 것을 특징으로 한다.
The first metal interconnection pad is formed to have a width and a length corresponding to the width of the electronic device connected to the upper portion of the first metal interconnection pad.

본 발명에 따르면 ETS를 이용한 반도체 패키지에 있어서, ETS 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생의 문제점을 개선시킬 수 있는 이점이 있다. According to the present invention, in the semiconductor package using ETS, when the electronic element such as the semiconductor active element or the passive element is adhered on the ETS, the peripheral region of the ETS pad embedded in the insulating layer such as the prepreg film is trench etched and connected to the ETS pad It is possible to secure a relatively high molding clearance by forming a trench having a certain depth in the lower part of the electronic device, thereby making it possible to improve the problem of void generation in the molding process.

도 1은 종래 ETS를 이용한 반도체 패키지 구조 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 ETS를 이용한 반도체 패키지의 공정 단면도,
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 ETS를 이용한 반도체 패키지의 공정 단면도,
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 ETS를 이용한 반도체 패키지의 공정 단면도.1 is a sectional view of a semiconductor package structure using a conventional ETS,
FIGS. 2A to 2D are process cross-sectional views of a semiconductor package using an ETS according to an embodiment of the present invention,
3A to 3D are process sectional views of a semiconductor package using an ETS according to another embodiment of the present invention,
4A to 4D are process sectional views of a semiconductor package using ETS according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, the operation principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The following terms are defined in consideration of the functions of the present invention, and these may be changed according to the intention of the user, the operator, or the like. Therefore, the definition should be based on the contents throughout this specification.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 ETS용 패키지 제조 공정 단면도를 도시한 것이다. 이하, 도 2a 내지 도 2d를 참조하여 본 발명의 ETS용 패키지 제조 공정에 대해 상세히 설명하기로 한다.FIGS. 2A to 2D are cross-sectional views illustrating an ETS package manufacturing process according to an embodiment of the present invention. Hereinafter, the ETS package manufacturing process of the present invention will be described in detail with reference to FIGS. 2A to 2D.

먼저, 도 2a에서와 같이 서브스트레이트 기판(200) 상부에 절연층인 프리프레그막(prepreg)(202)을 기설정된 두께로 형성시킨다. 이때, 위와 같은 프리프레그막(202)은 ETS(Embeded Trace Substrate) 공법을 통해 트레이스(trace) 등의 제1 금속배선 패드(pad)(204)가 기설정된 패턴으로 매립(embeded)될 수 있다.First, as shown in FIG. 2A, a prepreg 202, which is an insulating layer, is formed on the substrate 200 to a predetermined thickness. At this time, the prepreg film 202 may be embeded with a predetermined pattern of a first metal wiring pad 204 such as a trace through an ETS (Embedded Trace Substrate) method.

이어, 위와 같은 프리프레그막(202)의 상부에 솔더 마스크(sold mask)(206)를 도포시킨 후, 프리프레그막(202)상 제1 금속배선 패드(204)가 드러나도록 선택 식각하여 제1 금속배선 패드(204)를 포함하는 일정 영역이 오픈된 형태의 솔더 마스크(206)를 형성시킨다. 이때 프리프레그막(202)은 유리섬유(glass fiber) 또는 수지의 복합체가 될 수 있다.A solder mask 206 is applied to the upper portion of the prepreg film 202 and selectively etched so as to expose the first metal wiring pads 204 on the prepreg film 202, A solder mask 206 having a predetermined area including the metal wiring pads 204 is formed. At this time, the prepreg film 202 may be a composite of glass fiber or resin.

이어, 도 2b에서와 보여지는 바와 같이 프리프레그막(202)의 상단으로 포토레지스트(photoresist)를 도포하여 패터닝(patterning)시킨 후, 패터닝을 통해 형성된 포토레지스트 마스크(208)를 이용하여 프리프레그막(202)의 일부 영역과 프리프레그막(202)내 매립된 제1 금속배선 패드(204)를 식각시켜 도 2c에서와 같은 원하는 패턴의 제2 금속배선 패드(210)를 형성시키게 된다.Next, as shown in FIG. 2B, a photoresist is applied to the top of the prepreg film 202 and patterned. Then, using a photoresist mask 208 formed through patterning, The first metal interconnection pad 204 embedded in the prepreg film 202 is etched to form a second metal interconnection pad 210 having a desired pattern as shown in FIG.

이때, 위와 같은 포토레지스트 마스크(208)는 제1 금속배선 패드(204)의 전체 영역 중 능동 소자 또는 수동 소자 등의 전자 소자가 연결되는 영역을 제외한 나머지 영역과 제1 금속배선 패드(204)의 외곽에 위치한 프리프레그막(202)의 일부 영역이 오픈되도록 패터닝될 수 있다. At this time, the photoresist mask 208 may be formed on the entire surface of the first metal interconnection pad 204 except for the area where the electronic element such as the active element or the passive element is connected, A part of the prepreg film 202 located at the outer periphery may be patterned to be opened.

참조번호 250은 도 2c의 공정까지 진행된 패키지의 평면도를 도시한 것으로, 참조번호 250에서 보여지는 바와 같이 포토레지스트 마스크(208)에 의해 제1 금속배선 패드(204)의 전체 영역 중 전자 소자가 연결되는 영역을 제외한 나머지 영역과 제1 금속배선 패드(204)의 외곽에 위치한 프리프레그막(202)의 일부 영역이 트렌치(trench) 식각되고, 제1 금속배선 패드(204)는 식각에 의해 형성된 트렌치(252)에 의해 고립된 아일랜드(island) 타입의 제2 금속배선 패드(210)로 형성된다. Reference numeral 250 denotes a plan view of the package up to the process of FIG. 2C. As shown in the reference numeral 250, the photoresist mask 208 connects the electronic elements among the entire region of the first metal wiring pad 204 A portion of the prepreg film 202 located outside the first metal interconnection pad 204 is trench-etched and the first metal interconnection pad 204 is etched to form a trench Type second metal wiring pads 210 isolated by the first metal wiring pads 252.

이어, 도 2d에서 보여지는 바와 같이 제2 금속배선 패드(210)상 전자 소자(214)를 연결시킨 후, 전자 소자(214) 하부의 위치한 트렌치(252) 공간을 포함하여 기판(200)의 상부면에 대해 전자 소자(214)를 덮도록 EMC(epoxy molding compound) 등의 몰드 컴파운드(mold compound)를 채우는 몰딩 공정을 수행하게 된다.2D, after the electronic device 214 is connected to the second metal interconnection pad 210, the upper surface of the substrate 200, including the trench 252 located below the electronic device 214, A molding process for filling a mold compound such as an epoxy molding compound (EMC) is performed to cover the electronic device 214 with respect to the surface.

이에 따라, 본 발명의 실시예에서는 프리프레그막(202)상 제2 금속배선 패드(210)의 주변으로 형성된 트렌치(252)로 인해 보다 높은 몰딩 클리어런스(clearance)(260)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생 등의 문제점을 개선시킬 수 있다.Accordingly, in the embodiment of the present invention, a higher molding clearance 260 can be ensured due to the trench 252 formed in the periphery of the second metal wiring pad 210 on the prepreg film 202, It is possible to improve problems such as generation of voids in the process.

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 ETS용 패키지 제조 공정 단면도를 도시한 것이다. 이하, 도 3a 내지 도 3d를 참조하여 본 발명의 ETS용 패키지 제조 공정에 대해 상세히 설명하기로 한다.3A to 3D are cross-sectional views illustrating an ETS package manufacturing process according to another embodiment of the present invention. Hereinafter, the ETS package manufacturing process of the present invention will be described in detail with reference to FIGS. 3A to 3D.

먼저, 도 3a에서와 같이 서브스트레이트 기판(300) 상부에 절연층인 프리프레그막(prepreg)(302)을 기설정된 두께로 형성시킨다. 이때, 위와 같은 프리프레그막(302)은 ETS(Embeded Trace Substrate) 공법을 통해 트레이스(trace) 등의 제1 금속배선 패드(pad)(304)가 기설정된 패턴으로 매립(embeded)될 수 있다.First, as shown in FIG. 3A, a prepreg 302, which is an insulating layer, is formed on the substrate 300 to a predetermined thickness. At this time, the prepreg film 302 may be embeded with a predetermined pattern of a first metal wiring pad 304 such as a trace through an Embedded Trace Substrate (ETS) method.

이어, 위와 같은 프리프레그막(302)의 상부에 솔더 마스크(sold mask)(306)를 도포시킨 후, 프리프레그막(302)상 제1 금속배선 패드(304)가 드러나도록 선택 식각하여 제1 금속배선 패드(304)를 포함하는 일정 영역이 오픈된 형태의 솔더 마스크(306)를 형성시킨다. Then, a solder mask 306 is applied to the upper portion of the prepreg film 302, and then the first metal wiring pads 304 are selectively etched to expose the first metal wiring pads 304 on the prepreg film 302, A solder mask 306 having a predetermined area including the metal wiring pads 304 is formed.

이어, 도 3b에서와 보여지는 바와 같이 프리프레그막(302)의 상단으로 포토레지스트(photoresist)를 도포하여 패터닝(patterning)시킨 후, 패터닝을 통해 형성된 포토레지스트 마스크(308)를 이용하여 프리프레그막(302)의 일부 영역과 프리프레그막(302)내 매립된 제1 금속배선 패드(304)를 식각시켜 도 3c에서와 같은 원하는 패턴의 제2 금속배선 패드(310)를 형성시키게 된다.Next, as shown in FIG. 3B, a photoresist is applied to the top of the prepreg film 302 and patterned. Then, using a photoresist mask 308 formed through patterning, The first metal interconnection pads 304 buried in the prepreg film 302 are partially etched to form the second metal interconnection pads 310 having the desired pattern as shown in FIG. 3C.

이때, 위와 같은 포토레지스트 마스크(308)는 제1 금속배선 패드(304)의 전체 영역 중 능동 소자 또는 수동 소자 등의 전자 소자가 연결되는 영역을 제외한 기설정된 중앙부의 제1 영역 및 제1 영역과 인접하는 프리프레그막(302)의 일부 영역이 오픈되도록 패터닝될 수 있다.The photoresist mask 308 may include a first region and a first region of a predetermined central portion except a region to which an electronic device such as an active device or a passive device is connected in the entire region of the first metal interconnection pad 304, A part of the adjacent prepreg film 302 may be patterned to be opened.

참조번호 350은 도 3c의 공정까지 진행된 패키지의 평면도를 도시한 것으로, 참조번호 350에서 보여지는 바와 같이 포토레지스트 마스크(308)에 의해 제1 금속배선 패드(304)의 전체 영역 중 전자 소자가 연결되는 영역을 제외한 기설정된 중앙부의 제1 영역 및 제1 영역과 인접하는 프리프레그막(302)의 일부 영역이 트렌치 식각되고, 제1 금속배선 패드(304)는 식각에 의해 형성된 트렌치(352)에 의해 좌우로 분리된 타입의 제2 금속배선 패드(310)로 형성된다. Reference numeral 350 denotes a plan view of the package up to the process of FIG. 3C. As shown in the reference numeral 350, the photoresist mask 308 connects the electronic elements of the entire region of the first metal interconnection pad 304 And the first metal wiring pad 304 is etched to form a trench 352 formed by etching. The trench 352 is formed by etching the first region of the prepreg film 302 and the first region of the prepreg film 302 adjacent to the first region, And the second metal wiring pads 310 are separated from each other by the right and left sides.

이어, 도 3d에서 보여지는 바와 같이 제2 금속배선 패드(310)상 전자 소자(314)를 연결시킨 후, 전자 소자(314) 하부의 위치한 트렌치(352) 공간을 포함하여 기판(300)의 상부면에 대해 전자 소자(314)를 덮도록 EMC(epoxy molding compound) 등의 몰드 컴파운드(mold compound)를 채우는 몰딩 공정을 수행하게 된다.3D, the electronic device 314 is connected to the second metal interconnection pad 310, and then the upper part of the substrate 300 including the trench 352 located below the electronic device 314, A molding process for filling a mold compound such as EMC (epoxy molding compound) is performed so as to cover the electronic device 314 with respect to the surface.

이에 따라, 본 발명의 실시예에서는 프리프레그막(302)상 제2 금속배선 패드(310)의 사이에 형성된 트렌치(352)로 인해 보다 높은 몰딩 클리어런스(clearance)(360)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생 등의 문제점을 개선시킬 수 있다.Accordingly, in the embodiment of the present invention, a higher molding clearance 360 can be secured due to the trench 352 formed between the second metal wiring pads 310 on the prepreg film 302, It is possible to improve problems such as generation of voids in the process.

도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 ETS용 패키지 제조 공정 단면도를 도시한 것이다. 이하, 도 4a 내지 도 4c를 참조하여 본 발명의 ETS용 패키지 제조 공정에 대해 상세히 설명하기로 한다.4A to 4C are cross-sectional views illustrating an ETS package manufacturing process according to another embodiment of the present invention. Hereinafter, the ETS package manufacturing process of the present invention will be described in detail with reference to FIGS. 4A to 4C.

먼저, 도 4a에서와 같이 서브스트레이트 기판(400) 상부에 절연층인 프리프레그막(prepreg)(402)을 기설정된 두께로 형성시킨다. 이때, 위와 같은 프리프레그막(402)은 ETS(Embeded Trace Substrate) 공법을 통해 트레이스(trace) 등의 제1 금속배선 패드(pad)(404)가 기설정된 패턴으로 매립(embeded)될 수 있다.First, as shown in FIG. 4A, a prepreg 402, which is an insulating layer, is formed on the substrate 400 to a predetermined thickness. At this time, the prepreg film 402 may be embeded with a predetermined pattern of a first metal wiring pad 404 such as a trace through an ETS (Embedded Trace Substrate) method.

이어, 위와 같은 프리프레그막(402)의 상부에 솔더 마스크(sold mask)(406)를 도포시킨 후, 프리프레그막(402)상 제1 금속배선 패드(404)가 드러나도록 선택 식각하여 제1 금속배선 패드(404)를 포함하는 일정 영역이 오픈된 형태의 솔더 마스크(406)를 형성시킨다. A solder mask 406 is coated on the prepreg 402 so that the first metal wiring pads 404 on the prepreg film 402 are selectively etched to expose the first metal wiring pads 404, A solder mask 406 having a predetermined area including the metal wiring pads 404 is formed.

이어, 도 4b에서와 보여지는 바와 같이 제1 금속배선 패드(404)의 상부에 구리(Cu) 등의 금속물질을 증착시킨 후, 사진식각 공정 등을 통해 패터닝하여 제1 금속배선 패드(404)의 상부에 제2 금속배선 패드(408)을 형성시킨다. 이때, 제2 금속배선 패드(408)의 면적은 제1 금속배선 패드(404)의 면적 보다 작거나 같도록 형성될 수 있으며, 제2 금속배선 패드(408)의 높이는 기설정된 두께로 형성되되, 예를 들어 제1 금속배선 패드(402)의 높이와 유사하게 형성될 수 있다.Next, as shown in FIG. 4B, a metal material such as copper (Cu) is deposited on the first metal interconnection pad 404 and patterned through a photolithography process to form a first metal interconnection pad 404, A second metal interconnection pad 408 is formed on the second metal interconnection pad 408. In this case, the area of the second metal wiring pad 408 may be less than or equal to the area of the first metal wiring pad 404, the height of the second metal wiring pad 408 may be a predetermined thickness, For example, the height of the first metal interconnection pad 402.

참조번호 450은 도 4b의 공정까지 진행된 패키지의 평면도를 도시한 것으로, 참조번호 450에서 보여지는 바와 같이 제1 금속배선 패드(304)의 상부에 수직으로 적층되도록 제2 금속배선 패드(408)를 형성시킨다.Reference numeral 450 denotes a plan view of the package up to the process of FIG. 4B. As shown in reference numeral 450, a second metal wiring pad 408 is vertically stacked on the first metal wiring pad 304 .

이어, 도 4c에서 보여지는 바와 같이 제2 금속배선 패드(408)상 전자 소자(414)를 연결시킨 후, 전자 소자(414) 하부에 제2 금속배선 패드(408)의 단차에 의해 형성된 공간을 포함하여 기판(400)의 상부면에 대해 전자 소자(414)를 덮도록 EMC(epoxy molding compound) 등의 몰드 컴파운드(mold compound)를 채우는 몰딩 공정을 수행하게 된다.4C, after the electronic device 414 is connected to the second metal interconnection pad 408, a space formed by the step of the second metal interconnection pad 408 is formed under the electronic device 414 A molding process is performed to fill a mold compound such as an EMC molding compound to cover the electronic device 414 with respect to the upper surface of the substrate 400. [

이에 따라, 본 발명의 실시예에서는 프리프레그막(402)상 제2 금속배선 패드(408)의 단차에 의해 형성된 공간으로 인해 보다 높은 몰딩 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생 등의 문제점을 개선시킬 수 있다.Accordingly, in the embodiment of the present invention, a higher molding clearance can be ensured due to the space formed by the step of the second metal wiring pads 408 on the prepreg film 402, ) Can be improved.

상기한 바와 같이, 본 발명에 따르면, ETS를 이용한 반도체 패키지에 있어서, ETS 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩 클리어런스(clearance)(460)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생의 문제점을 개선시킬 수 있다. As described above, according to the present invention, in the semiconductor package using ETS, when the electronic element such as the semiconductor active element or the passive element is adhered on the ETS, the peripheral region of the ETS pad buried in the insulating layer such as the prepreg film is trench etched A relatively high molding clearance 460 can be ensured by forming a trench having a certain depth in the lower portion of the electronic device connected to the ETS pad, thereby improving voids in the molding process .

한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention. Accordingly, the scope of the invention should not be limited by the described embodiments but should be defined by the appended claims.

202 : 프리프레그막 204 : 제1 금속배선 패드
206 : 솔더 마스크 210 : 제2 금속배선 패드
214 : 전자소자 252 : 트렌치202: prepreg film 204: first metal wiring pad
206: solder mask 210: second metal wiring pad
214: electronic device 252: trench

Claims (9)

기판과,
상기 기판 상에 형성되는 절연층과,
상기 절연층의 상부에 도포되며,　오픈된 영역을 가지는 솔더 마스크와,
상기 오픈된 영역 내에 상기 절연층 및 상기 절연층의 내부에 매립된 금속배선 패드의 일부가 식각되어 형성되는 트렌치를 포함하며,
상기 금속배선 패드는, 상기 트렌치 내에 고립되어 아일랜드 타입으로 형성되거나 상기 트렌치에 의해 좌우로 분리되도록 형성되고,
상기 금속배선 패드의 최상면은 상기 절연층의 최상면과 동일한 평면을 이루는
ETS(embedded trace substrate) 구조.
A substrate;
An insulating layer formed on the substrate;
A solder mask coated on the insulating layer and having an open area;
And a trench formed in the open region by etching the insulating layer and a portion of the metal wiring pad embedded in the insulating layer,
Wherein the metal wiring pads are formed so as to be isolated in the trench and to be formed as an island type or separated laterally by the trench,
Wherein the uppermost surface of the metal wiring pad is flush with the uppermost surface of the insulating layer
ETS (embedded trace substrate) structure.
제 1 항에 있어서,
상기 금속배선 패드는,
상기 오픈된 영역에 적어도 2개 이상 형성되는 ETS 구조.
The method according to claim 1,
The metal interconnection pad may include:
Wherein at least two ETS structures are formed in the open area.
제 1 항에 있어서,
상기 금속배선 패드의 상부에는 전자소자가 전기적으로 연결되며, 상기 전자소자는 적어도 2개 이상의 접점을 가지고 상기 금속배선 패드에 연결되는 ETS 구조.
The method according to claim 1,
Wherein an electronic element is electrically connected to an upper portion of the metal wiring pad, and the electronic element is connected to the metal wiring pad with at least two contact points.
제 2 항에 있어서,
상기 적어도 2개의 금속배선 패드 중 각 금속배선 패드는, 그 상부에 전기적으로 연결되는 전자소자의 폭과 대응되는 폭을 가지며, 상기 각 금속배선 패드와 인접한 금속배선 패드 사이의 거리는 상기 각 금속배선 패드와 상기 인접한 금속배선 패드 사이에 연결될 전자소자의 길이에 대응되는 거리를 가지도록 형성되는 ETS 구조.

3. The method of claim 2,
Wherein each of the metal wiring pads of the at least two metal wiring pads has a width corresponding to a width of an electronic device electrically connected to the upper portion thereof, And a distance corresponding to the length of the electronic device to be connected between the adjacent metal interconnection pads.

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