KR20120004825A - 반도체 메모리 장치 - Google Patents

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KR20120004825A
KR20120004825A KR1020100065512A KR20100065512A KR20120004825A KR 20120004825 A KR20120004825 A KR 20120004825A KR 1020100065512 A KR1020100065512 A KR 1020100065512A KR 20100065512 A KR20100065512 A KR 20100065512A KR 20120004825 A KR20120004825 A KR 20120004825A
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한동훈
박기천
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주식회사 하이닉스반도체
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Abstract

뱅크 그룹핑 모드를 사용하는 반도체 메모리 장치에 관한 것으로, 제1 펄스 폭을 가지는 컬럼 커맨드 신호를 입력받으며, 뱅크 그룹핑 모드 신호에 응답하여 제1 펄스 폭을 가지거나 또는 제1 펄스 폭보다 큰 제2 펄스 폭을 가지는 컬럼 선택 신호를 선택적으로 생성하기 위한 컬럼 선택 신호 생성부와, 컬럼 선택 신호를 입력받으며, 뱅크 그룹핑 모드 신호에 응답하여 제2 펄스 폭을 가지거나 또는 제2 펄스 폭보다 제3 펄스 폭을 가지는 파이프 입력 신호를 선택적으로 생성하기 위한 파이프 입력 신호 생성부를 포함하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치에 관한 것이다.
최근에는 고속으로 동작하는 반도체 메모리 장치를 위하여 뱅크 그룹핑 모드(bank grouping mode)를 사용하고 있다. 뱅크 그룹핑 모드란 다수의 뱅크를 논리적으로 그룹핑하고 같은 뱅크 그룹 내에 연속적인 컬럼 액세스(column access)가 이루어지는 경우 커맨드간에 최소 'tCCD(CAS to CAS Command Delay)'를 늘려주는 모드로써, 일정 속도 이상에서 고속으로 동작하는 반도체 메모리 장치의 부담을 줄여주기 위한 것이다.
다시 설명하면, 뱅크 그룹핑 모드에서는 서로 다른 뱅크 그룹에 순차적인 컬럼 액세스가 이루어지는 경우 커맨드간에 최소 'tCCD'는 외부클럭신호의 2 주기(2tCK)가 되지만, 같은 뱅크 그룹 내에서 연속적인 컬럼 액세스가 이루어지는 경우 커맨드간에 최소 'tCCD'는 외부클럭신호의 4 주기(4tCK)로 확장된다. 이는 도 1a 및 도 1b에 도시되어 있다.
도 1a에는 같은 뱅크 그룹 내에서 연속적인 컬럼 액세스가 이루어지는 경우를 보인 타이밍도가 도시되어 있고, 도 1b에는 서로 다른 뱅크 그룹에 순차적인 컬럼 액세스가 이루어지는 경우를 보인 타이밍도가 도시되어 있다.
이때, 반도체 메모리 장치는 8 뱅크 구조를 가지는 것을 예로 들어 설명하며, 이때 제1 내지 제4 뱅크를 제1 뱅크 그룹(BG0)이라 하고, 제5 내지 제8 뱅크를 제2 뱅크 그룹(BG1)이라 가정하기로 한다.
먼저, 도 1a를 참조하면, 뱅크 그룹핑 모드에서 같은 뱅크 그룹 내에 연속적인 컬럼 액세스가 이루어지는 경우, 예컨대, 제1 뱅크 그룹(BG0) 내에 컬럼 액세스가 이루어지고 다시 제1 뱅크 그룹(BG0) 내에 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD'가 외부클럭신호(CLK)의 4 주기(4tCK)로 보장된다. 즉, 컬럼 선택 신호(YI)가 활성화되어 로컬 입출력 라인(Local I/O Line : LIO)에 데이터를 실어주는 구간(1.5tCK)과 로컬 입출력 라인(LIO)을 프리차징시키는 구간(2.5tck)이 외부클럭신호(CLK)의 4 주기(4tCK)로 설정되는 것이다.
다음, 도 1b를 참조하면, 뱅크 그룹핑 모드에서 서로 다른 뱅크 그룹에 순차적인 컬럼 액세스가 이루어지는 경우, 예컨대, 제1 뱅크 그룹(BG0) 내에 컬럼 액세스가 이루어지고 제2 뱅크 그룹(BG1) 내에 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD'를 외부클럭신호(CLK)의 2 주기(2tCK)로 보장한다. 즉, 컬럼 선택 신호(YI)가 활성화되어 로컬 입출력 라인(LIO)에 데이터를 실어주기 위한 구간(1.5tCK)과 로컬 입출력 라인(LIO)을 프리차징시키는 구간(0.5tck)이 외부클럭신호(CLK)의 2 주기(2tCK)로 설정되는 것이다.
이때, 뱅크 그룹핑 모드에서 컬럼 선택 신호(YI)는 리드 커맨드 신호, 라이트 커맨드 신호와 같은 컬럼 커맨드 신호로부터 파생된 신호이다. 다시 말해, 컬럼 선택 신호(YI)는 컬럼 커맨드 신호의 활성화 폭(예:1tCK)을 확장함으로써 생성된 신호로, 도 1a 및 도 1b에 도시된 바와 같이, 컬럼 선택 신호(YI)의 활성화 폭이 외부클럭신호의 1.5 주기(1.5tCK) 임을 알 수 있다. 이는 비트라인 감지 증폭부(Bit-Line Sense Amplifier : BLSA)에서 증폭된 데이터를 로컬 입출력 라인(LIO)으로 실어줄 때 충분한 시간이 보장되도록 하기 위함이다.
그러나, 같은 뱅크 그룹 내에 연속적인 컬럼 액세스가 이루어지는 경우(도 1a 참조)에는 프리차지 구간이 외부클럭신호의 2.5 주기(2.5tCK)로 확보되어 로컬 입출력 라인(LIO)이 정상적으로 프리차징될 수 있지만, 서로 다른 뱅크 그룹에 순차적인 컬럼 액세스가 이루어지는 경우(도 1b 참조)에는 프리차지 구간이 외부클럭신호의 0.5 주기(0.5tCK) 밖에 확보되지 못해 프리차지 동작이 제대로 수행되지 못하는 문제점이 발생한다.
한편, 반도체 메모리 장치에서는 컬럼 선택 신호(YI)에 대응하여 활성화 폭이 결정되는 파이프 입력 신호(도면에 미도시)가 이용된다. 파이프 입력 신호는 글로벌 입출력 라인(Global I/O Line : GIO)에 실린 데이터를 파이프 래치회로에 래치시키기 위한 제어신호이다. 이러한 파이프 입력 신호의 활성화 폭은 컬럼 선택 신호(YI)의 활성화 폭이 확장됨에 따라 함께 확장되기 때문에, 파이프 입력 신호의 활성화 폭이 이미 충분한데도 불구하고 불필요하게 확장된다. 이러한 경우, 글로벌 입출력 라인(GIO)의 마진(margin)이 열화되는 문제점이 있다.
본 발명은 로컬 입출력 라인(LIO)이 안정적으로 프리차징되면서도 글로벌 입출력 라인(GIO)의 마진(margin)이 확보된 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 외부클럭신호와 상관없이 컬럼 선택 신호 및 파이프 입력 신호를 생성하여 로컬 입출력 라인(LIO)의 프리차지 구간 및 글로벌 입출력 라인(GIO)의 마진을 확보하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 뱅크 그룹핑 모드 신호에 응답하여 컬럼 커맨드 신호를 선택적으로 전달하기 위한 선택 전달부와, 선택 전달부의 출력신호를 예정된 지연량만큼 지연시키기 위한 지연부와, 컬럼 커맨드 신호와 지연부의 출력신호에 응답하여 컬럼 선택 신호를 출력하기 위한 컬럼 선택 신호 출력부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 펄스 폭을 가지는 컬럼 커맨드 신호를 입력받으며, 뱅크 그룹핑 모드 신호에 응답하여 제1 펄스 폭을 가지거나 또는 제1 펄스 폭보다 큰 제2 펄스 폭을 가지는 컬럼 선택 신호를 선택적으로 생성하기 위한 컬럼 선택 신호 생성부와, 컬럼 선택 신호를 입력받으며, 뱅크 그룹핑 모드 신호에 응답하여 제2 펄스 폭을 가지거나 또는 제2 펄스 폭보다 작은 제3 펄스 폭을 가지는 파이프 입력 신호를 선택적으로 생성하기 위한 파이프 입력 신호 생성부를 포함한다.
본 발명은 컬럼 선택 신호의 활성화 구간과 로컬 입출력 라인(LIO)의 프리차지 구간을 최적으로 설정함에 따라, 비트라인 감지 증폭부(BLSA)에서 증폭된 데이터를 로컬 입출력 라인(LIO)에 정상적으로 실리게 하면서도 로컬 입출력 라인(LIO)이 안정적으로 프리차징되는 효과가 있다. 이때, 컬럼 선택 신호의 활성화 구간과 로컬 입출력 라인(LIO)의 프리차지 구간은 외부클럭신호에 상관없이 설정되기 때문에, 고주파수 환경에도 적용될 수 있는 효과도 있다.
또한, 본 발명은 파이프 입력 신호의 활성화 구간을 최적으로 설정하여 글로벌 입출력 라인(GIO)의 마진을 확보할 수 있는 효과가 있다.
도 1a는 종래에 의한 반도체 메모리 장치의 동작 중에서 같은 뱅크 그룹 내에 연속적인 컬럼 액세스가 이루어지는 경우를 보인 타이밍도.
도 1b는 종래에 의한 반도체 메모리 장치의 동작 중에서 서로 다른 뱅크 그룹에 순차적인 컬럼 액세스가 이루어지는 경우를 보인 타이밍도.
도 2는 본 발명의 실시예에 의한 반도체 메모리 장치의 요부 구성을 설명하기 위한 블록 구성도.
도 3a는 도 2의 컬럼 선택 신호 생성부의 일예를 보인 내부 구성도.
도 3b는 도 2의 파이프 입력 신호 생성부의 일예를 보인 내부 구성도.
도 4a는 도 3a의 컬럼 선택 신호 생성부의 동작을 설명하기 위한 타이밍도.
도 4b는 도 3b의 파이프 입력 신호 생성부의 동작을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 리드(read) 동작이 수행되는 것을 예로 들어 설명한다.
도 2에는 본 발명의 실시예에 의한 반도체 메모리 장치의 요부 구성이 블록 구성도로 도시되어 있다.
도 2를 참조하면, 반도체 메모리 장치(100)는 리드 커맨드 신호(RD_CMD)를 입력받으며, 뱅크 그룹핑 모드 신호(BG)에 응답하여 리드 커맨드 신호(RD_CMD)의 펄스 폭을 가지는 컬럼 선택 신호(YI)를 생성하거나 또는 리드 커맨드 신호(RD_CMD)의 펄스 폭보다 확장된 컬럼 선택 신호(YI)를 생성하기 위한 컬럼 선택 신호 생성부(110)와, 컬럼 선택 신호 생성부(110)에서 출력되는 컬럼 선택 신호(YI)를 입력받으며, 뱅크 그룹핑 모드 신호(BG)에 응답하여 컬럼 선택 신호(YI)의 펄스 폭을 가지는 파이프 입력 신호(RD_PIN)를 생성하거나 또는 컬럼 선택 신호(YI)의 펄스 폭보다 축소된 파이프 입력 신호(RD_PIN)를 생성하기 위한 파이프 입력 신호 생성부(120)를 포함한다. 여기서, 컬럼 선택 신호(YI)는 도면에 도시되고 있지 않지만, 해당하는 비트라인 감지증폭부(Bit-Line Sense Amplifier : BLSA)에서 증폭된 데이터를 로컬 입출력 라인(Local I/O Line : LIO)에 실리도록 하기 위한 신호를 말하며, 파이프 입력 신호(RD_PIN)는 글로벌 입출력 라인(Global I/O Line : GIO)에 실린 데이터를 파이프 래치회로에 래치되도록 제어하기 위한 신호를 말한다.
도 3a에는 도 2의 컬럼 선택 신호 생성부(110)의 일예를 보인 내부 구성도가 도시되어 있다.
도 3a를 참조하면, 컬럼 선택 신호 생성부(110)는 리드 커맨드 신호(RD_CMD)를 반전시키기 위한 반전부(112)와, 뱅크 그룹핑 모드 신호(BG)에 응답하여 반전부(112)의 출력신호를 선택적으로 전달하기 위한 제1 선택 전달부(114)와, 선택 전달부(114)의 출력신호를 예정된 지연량만큼 지연시키기 위한 제1 지연부(116)와, 반전부(112)의 출력신호와 지연부(116)의 출력신호에 응답하여 컬럼 선택 신호(YI)를 출력하기 위한 컬럼 선택 신호 출력부(118)를 포함한다.
반전부(112)는 제1 인버터(INV1)로 구성된다.
제1 선택 전달부(114)는 뱅크 그룹핑 모드 신호(BG)를 반전시켜 출력하는 제2 인버터(INV2)와, 제2 인버터(INV2)의 출력신호와 제1 인버터(INV1)의 출력신호를 입력받아 부정 논리합 연산을 수행하는 제1 노어 게이트(NOR1)와, 제1 노어 게이트(NOR1)의 출력신호를 반전시켜 출력하는 제3 인버터(INV3)로 구성된다.
제1 지연부(116)는 다수의 인버터로 구성될 수 있다. 이때, 다수의 인버터에 의한 지연량은 컬럼 선택 신호(YI)의 활성화 폭을 결정하게 된다. 예컨대, 뱅크 그룹핑 모드에서 서로 다른 뱅크 그룹에 순차적으로 컬럼 액세스(column access)가 이루어지는 경우에는 커맨드간에 최소 'tCCD(CAS to CAS Command Delay)'가 외부클럭신호의 '2 주기(2tCK)' 에 대응하고, 같은 뱅크 그룹 내에서 연속적으로 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD'가 상기 외부클럭신호의 '4 주기(4tCK)' 에 대응하는 것으로 가정한 상태에서, 뱅크 그룹핑 모드시 리드 커맨드 신호(RD_CMD)의 활성화 폭이 외부클럭신호의 '1 주기(1tCK)'에 대응하면, 컬럼 선택 신호(YI)의 활성화 폭은 외부클럭신호의 '1 주기(1tCK)'보다 크고 '1.5 주기(1.5tCK)보다 작게 결정된다. 만약 컬럼 선택 신호(YI)의 활성화 폭이 외부클럭신호의 '1.3 주기(1.3tCK)'로 결정된다면, 서로 다른 뱅크 그룹에 순차적으로 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD'가 외부클럭신호의 '2 주기(2tCK)' 에 대응하므로, 프리차지 구간은 외부클럭신호의 '0.7 주기(0.7tCK)'에 대응되게 확보될 수 있다.
컬럼 선택 신호 출력부(118)는 반전부(112)의 출력신호와 제1 지연부(116)의 출력신호를 입력받아 부정 논리곱 연산을 수행하여 컬럼 선택 신호(YI)를 출력하는 제1 낸드 게이트(NAND1)로 구성된다. 이와 같이 구성되는 컬럼 선택 신호 출력부(118)는 반전부(112)의 출력신호와 제1 지연부(116)의 출력신호에 응답하여 리드 커맨드 신호(RD_CMD)의 펄스 폭을 가지는 컬럼 선택 신호(YI) 또는 리드 커맨드 신호(RD_CMD)의 펄스 폭보다 확장된 컬럼 선택 신호(YI)를 선택적으로 출력한다.
도 3b에는 도 2의 파이프 입력 신호 생성부(120)의 일예를 보인 내부 구성도가 도시되어 있다.
도 3b를 참조하면, 파이프 입력 신호 생성부(120)는 뱅크 그룹핑 모드 신호(BG)에 응답하여 컬럼 선택 신호(YI)를 선택적으로 전달하기 위한 제2 선택 전달부(122)와, 제2 선택 전달부(122)의 출력신호를 예정된 지연량만큼 지연시켜 출력하기 위한 제2 지연부(124)와, 제2 지연부(124)의 출력신호와 컬럼 선택 신호(YI)에 응답하여 파이프 입력 신호(RD_PIN)를 출력하기 위한 파이프 입력 신호 출력부(126)를 포함한다.
제2 선택 전달부(122)는 뱅크 그룹핑 모드 신호(BG)를 반전시켜 출력하는 제4 인버터(INV4)와, 제4 인버터(INV4)의 출력신호와 컬럼 선택 신호(YI)를 입력받아 부정 논리합 연산을 수행하는 제2 노어 게이트(NOR2)와, 제2 노어 게이트(NOR2)의 출력신호를 반전시켜 출력하는 제5 인버터(INV5)로 구성된다.
제2 지연부(124)는 다수의 인버터로 구성될 수 있으며, 다수의 인버터에 의한 지연량은 파이프 입력 신호(RD_PIN)의 활성화 폭을 결정하게 된다.
파이프 입력 신호 출력부(126)는 컬럼 선택 신호(YI)와 제2 지연부(124)의 출력신호를 입력받아 부정 논리곱 연산을 수행하는 제2 낸드 게이트(NAND2)와, 제2 낸드 게이트(NAND2)의 출력신호를 반전시켜 파이프 입력 신호(RD_PIN)를 출력하는 제6 인버터로 구성된다. 이와 같은 구성되는 파이프 입력 신호 출력부(126)는 컬럼 선택 신호(YI)와 제2 지연부(124)의 출력신호에 응답하여 컬럼 선택 신호(YI)의 펄스 폭을 가지는 파이프 입력 신호(RD_PIN) 또는 컬럼 선택 신호(YI)의 펄스 폭보다 축소된 파이프 입력 신호(RD_PIN)를 선택적으로 출력한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 의한 반도체 메모리 장치의 동작을 도 4a 및 도 4b를 참조하여 설명한다.
본 발명의 실시예에서는 설명의 편의를 위해 뱅크 그룹핑 모드만을 전제로 설명하기로 한다. 이때, 뱅크 그룹핑 모드는 다수의 뱅크를 논리적으로 그룹핑하고 같은 뱅크 그룹 내에 연속적인 컬럼 액세스가 이루어지는 경우 커맨드간에 최소 'tCCD'를 늘려주는 모드로써, 서로 다른 뱅크 그룹에 순차적으로 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD'가 외부클럭신호의 2 주기(2tCK)로 설정되고, 같은 뱅크 그룹 내에서 연속적으로 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD'가 외부클럭신호의 4 주기(4tCK)로 확장되는 것을 예로 들어 설명하기로 한다.
도 4a에는 도 3a의 컬럼 선택 신호 생성부(110)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 4b에는 도 3b의 파이프 입력 신호 생성부(120)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 도 4a를 설명하면, 제1 활성화 폭 - 외부클럭신호(도면에 미도시)의 1 주기(1tCK)에 대응함 - 을 가지는 리드 커맨드 신호(RD_CMD)가 반전부(112)에 인가되면, 반전부(112)는 반전된 리드 커맨드 신호(A)를 출력한다.
그러면, 제1 선택 전달부(114)는 반전된 리드 커맨드 신호(A)를 제1 지연부(116)로 전달한다. 이를 더욱 자세하게 설명하면, 뱅크 그룹핑 모드 신호(BG)는 현재 뱅크 그룹핑 모드이므로, 논리 하이 레벨을 가진다. 즉, 뱅크 그룹핑 모드 신호(BG)는 하이 액티브 신호인 것이다. 이에 따라, 제2 인버터(INV2)는 논리 하이 레벨의 뱅크 그룹핑 신호(BG)를 반전시켜 출력하고, 제1 노어 게이트(NOR1)는 하나의 입력단으로 논리 로우 레벨의 신호 - 제2 인버터(INV2)의 출력신호 - 를 인가받으므로, 나머지 하나의 입력단으로 인가되는 신호 - 반전된 리드 커맨드 신호(A) - 를 반전하여 출력한다. 그리고, 제3 인버터(INV3)는 제1 노어 게이트(NOR1)의 출력신호를 반전하여 출력하므로, 제2 인버터(INV3)의 출력신호는 반전된 리드 커맨드 신호(A)와 동일하게 된다.
이에 따라, 제1 지연부(116)는 반전된 리드 커맨드 신호(A)를 입력받아 예정된 지연량(a)만큼 지연시켜 지연된 리드 커맨드 신호(B)를 출력한다. 여기서, 예정된 지연량(a)은 외부클럭신호의 0.5 주기(0.5tCK)보다 작은 값을 가진다.
결국, 컬럼 선택 신호 출력부(118)는 반전된 리드 커맨드 신호(A)와 지연된 리드 커맨드 신호(B)를 부정 논리곱 연산하여 제2 활성화 폭 - 외부클럭신호의 1 주기(1tCK)보다 크고 1.5 주기(1.5tCK)보다 작음 - 을 가진 컬럼 선택 신호(YI)를 출력한다. 이와 같은 컬럼 선택 신호(YI)는 제2 활성화 폭(1tCK < 1tCK+a < 1.5tCK)을 가지므로, 해당하는 비트라인 감지증폭부(BLSA)에서 증폭된 데이터가 로컬 입출력 라인(LIO)에 정상적으로 실리기 위한 시간이 확보된다. 아울러, 서로 다른 뱅크 그룹에 순차적인 컬럼 액세스가 이루어지는 경우에도 커맨드간에 최소 'tCCD' 가 외부클럭신호의 2 주기(2tCK)이므로, 제2 활성화 폭(1tCK < 1tCK+a < 1.5tCK)을 제외한 프리차지 구간이 외부클럭신호의 0.5 주기(0.5tCK)보다 크게 확보되어, 로컬 입출력 라인(LIO)에 대한 프리차지 동작이 정상적으로 수행될 수 있게 된다.
다음으로, 도 4b를 설명하면, 제2 선택 전달부(122)는 제2 활성화 폭(1tCK+a)을 가지는 컬럼 선택 신호(YI)가 인가됨에 따라 인가된 컬럼 선택 신호(YI)를 제2 지연부(124)로 전달한다. 이를 더욱 자세하게 설명하면, 제 인버터(INV4)는 논리 하이 레벨의 뱅크 그룹핑 모드 신호(BG)를 반전시켜 출력한다. 그리고, 제2 노어 게이트(NOR2)는 하나의 입력단으로 논리 로우 레벨의 신호 - 제4 인버터(INV4)의 출력신호 - 를 인가받으므로, 다른 하나의 입력단으로 인가되는 컬럼 선택 신호(YI)를 반전시켜 제5 인버터(INV5)로 전달한다. 그러면, 제5 인버터(INV5)는 제2 노어 게이트(NOR2)의 출력신호를 반전시켜 제2 지연부(124)로 전달한다.
그러면, 제2 지연부(124)는 컬럼 선택 신호(YI)를 입력받아 예정된 지연량만큼 지연시켜 지연된 컬럼 선택 신호(C)를 파이프 입력 신호 출력부(126)로 출력한다. 이때, 예정된 지연량은 제1 지연부(124)의 예정된 지연량(a)과 같을 수도 있고 다를 수도 있다. 본 발명의 실시예에서는 같은 것을 예로 들어 설명한다.
이에 따라, 파이프 입력 신호 출력부(126)는 컬럼 선택 신호(YI)와 지연된 컬럼 선택 신호(C)를 입력받아 제3 활성화 폭(1tCK)을 가지는 파이프 입력 신호(RD_PIN)를 출력한다. 즉, 제2 낸드 게이트(NAND2)는 컬럼 선택 신호(YI)와 지연된 컬럼 선택 신호(C)를 부정 논리곱 연산하고, 제6 인버터(INV6)는 제2 낸드 게이트(NAND2)의 출력신호를 반전시켜 파이프 입력 신호(RD_PIN)를 출력하게 된다. 이와 같이 최적의 활성화 폭으로 설정된 파이프 입력 신호(RD_PIN)는 글로벌 입출력 라인(GIO)에 실린 데이터를 파이프 래치회로에 래치시키기 위한 제어신호로 이용되기 때문에, 글로벌 입출력 라인(GIO)의 마진을 확보할 수 있게 된다.
이와 같은 본 발명의 실시예에 따르면, 뱅크 그룹핑 모드에서 컬럼 액세스 동작 및 프리차지 동작이 정상적으로 수행될 수 있으며, 글로벌 입출력 라인(GIO)d의 마진이 확보될 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 컬럼 선택 신호 생성부
112 : 반전부 114 : 제2 선택 전달부
116 : 제1 지연부 118 : 컬럼 선택 신호 출력부
120 : 파이프 입력 신호 생성부 122 : 제2 선택 전달부
124 : 제2 지연부 126 : 파이프 입력 신호 출력부

Claims (12)

  1. 뱅크 그룹핑 모드 신호에 응답하여 컬럼 커맨드 신호를 선택적으로 전달하기 위한 선택 전달부;
    상기 선택 전달부의 출력신호를 예정된 지연량만큼 지연시키기 위한 지연부; 및
    상기 컬럼 커맨드 신호와 상기 지연부의 출력신호에 응답하여 컬럼 선택 신호를 출력하기 위한 컬럼 선택 신호 출력부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    뱅크 그룹핑 모드에서 서로 다른 뱅크 그룹에 순차적인 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD(CAS to CAS Command Delay)'가 외부클럭신호의 '2 주기(2tCK)' 에 대응하고, 같은 뱅크 그룹 내에서 연속적인 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD'가 상기 외부클럭신호의 '4 주기(4tCK)' 에 대응하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 뱅크 그룹핑 모드에서 상기 컬럼 커맨드 신호의 펄스 폭은 상기 외부클럭신호의 '1 주기(1tCK)'에 대응하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 뱅크 그룹핑 모드에서 상기 컬럼 선택 신호의 펄스 폭은 상기 외부클럭신호의 '1 주기(1tCK)'보다 크고 '1.5 주기(1.5tCK)보다 작게 설정되는 반도체 메모리 장치.
  5. 제1 펄스 폭을 가지는 컬럼 커맨드 신호를 입력받으며, 뱅크 그룹핑 모드 신호에 응답하여 상기 제1 펄스 폭을 가지거나 또는 상기 제1 펄스 폭보다 큰 제2 펄스 폭을 가지는 컬럼 선택 신호를 선택적으로 생성하기 위한 컬럼 선택 신호 생성부; 및
    상기 컬럼 선택 신호를 입력받으며, 상기 뱅크 그룹핑 모드 신호에 응답하여 상기 제2 펄스 폭을 가지거나 또는 상기 제2 펄스 폭보다 작은 제3 펄스 폭을 가지는 파이프 입력 신호를 선택적으로 생성하기 위한 파이프 입력 신호 생성부
    를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 컬럼 선택 신호 생성부는,
    상기 뱅크 그룹핑 모드 신호에 응답하여 상기 컬럼 커맨드 신호를 선택적으로 전달하기 위한 제1 선택 전달부;
    상기 제1 선택 전달부의 출력신호를 예정된 제1 지연량만큼 지연시키기 위한 제1 지연부; 및
    상기 컬럼 커맨드 신호와 상기 제1 지연부의 출력신호에 응답하여 상기 컬럼 선택 신호를 출력하기 위한 컬럼 선택 신호 출력부를 포함하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 파이프 입력 신호 생성부는,
    상기 뱅크 그룹핑 모드 신호에 응답하여 상기 컬럼 선택 신호를 선택적으로 전달하기 위한 제2 선택 전달부;
    상기 제2 선택 전달부의 출력신호를 예정된 제2 지연량만큼 지연시키기 위한 제2 지연부;
    상기 제2 지연부의 출력신호와 상기 컬럼 선택 신호에 응답하여 상기 파이프 입력 신호를 출력하기 위한 파이프 입력 신호 출력부를 포함하는 반도체 메모리 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 제1 지연량과 상기 제2 지연량이 동일하게 구현되는 반도체 메모리 장치.
  9. 제6항 또는 제7항에 있어서,
    상기 제1 지연량과 상기 제2 지연량이 상이하게 구현되는 반도체 메모리 장치.
  10. 제5항 내지 제7항 중 어느 한 항에 있어서,
    뱅크 그룹핑 모드에서 서로 다른 뱅크 그룹에 순차적인 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD(CAS to CAS Command Delay)'가 외부클럭신호의 '2 주기(2tCK)' 에 대응하고, 같은 뱅크 그룹 내에서 연속적인 컬럼 액세스가 이루어지는 경우에는 커맨드간에 최소 'tCCD'가 상기 외부클럭신호의 '4 주기(4tCK)' 에 대응하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 펄스 폭은 상기 외부클럭신호의 '1 주기(1tCK)'에 대응하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 제2 펄스 폭은 상기 외부클럭신호의 '1 주기(1tCK)'보다 크고 '1.5 주기(1.5tCK)보다 작게 정의되는 반도체 메모리 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140136203A (ko) * 2013-05-20 2014-11-28 에스케이하이닉스 주식회사 반도체 집적회로
KR20170095534A (ko) * 2016-02-15 2017-08-23 에스케이하이닉스 주식회사 메모리 장치
KR20190103697A (ko) * 2018-02-28 2019-09-05 에스케이하이닉스 주식회사 반도체 장치

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