KR20110130964A - 발광소자 칩, 그 제조방법, 발광소자 패키지 및 조명시스템 - Google Patents

발광소자 칩, 그 제조방법, 발광소자 패키지 및 조명시스템 Download PDF

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KR20110130964A
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Abstract

실시예는 발광소자 칩, 그 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
실시예에 따른 발광소자 칩은 기판; 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 각각 포함하여 상기 기판 상에 상호 이격되어 형성된 제1 발광구조물과 제2 발광구조물; 상기 제1 발광구조물의 제1 도전형 반도체층과 상기 제2 발광구조물의 제1 도전형 반도체층에 각각 형성된 제1 전극; 상기 제1 발광구조물의 제2 도전형 반도체층과 상기 제2 발광구조물의 제2 도전형 반도체층에 각각 형성된 제2 전극; 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 형성된 절연층; 상기 제1 발광구조물의 제2 전극과 상기 제2 발광구조물의 제1 전극을 전기적으로 연결하는 금속층;을 포함할 수 있다.

Description

발광소자 칩, 그 제조방법, 발광소자 패키지 및 조명시스템{LIGHT EMITTING DEVICE CHIP, METHOD FOR FABRICATING THE SAME AND LIGHT EMITTING DEVICE PACKAGE AND LIGHTING SYSTEM}
실시예는 발광소자 칩, 그 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지를 빛에너지로 변환하여 다양한 색상구현이 가능하다.
일반적으로 발광소자는 순방향 전류에 의해 광을 방출하며 직류전류의 공급이 필요하다. 따라서 발광소자를 교류전원에 연결하여 사용할 경우 역방향 전류에 의해 발광소자가 파손될 수 있다.
종래기술에 의하면 복수의 발광소자를 단일칩으로 사용하기 위해 복잡한 공정이 소요된다. 예를 들어 2개의 수평형 발광소자 칩을 하나의 패키지(2 IN 1 package)로 패키징 공정을 위해서는 2개의 발광소자를 각각 다이본딩 후, 세번의 와이어 본딩을 진행해야하는 번거로움이 있다.
또한, 종래기술에 의하면 발광소자를 역병렬로 연결하여 교류전원을 연결하여 사용하는 방법이 있으나, 이러한 발광소자를 연결하기 위한 금속층이 단락, 단선 되거나 필링(peeling)되는 문제가 있다.
실시예는 공정의 효율 및 생산성을 높일 수 있는 발광소자 칩, 그 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능한 발광소자 칩, 그 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자 칩은 기판; 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 각각 포함하여 상기 기판 상에 상호 이격되어 형성된 제1 발광구조물과 제2 발광구조물; 상기 제1 발광구조물의 제1 도전형 반도체층과 상기 제2 발광구조물의 제1 도전형 반도체층에 각각 형성된 제1 전극; 상기 제1 발광구조물의 제2 도전형 반도체층과 상기 제2 발광구조물의 제2 도전형 반도체층에 각각 형성된 제2 전극; 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 형성된 절연층; 상기 제1 발광구조물의 제2 전극과 상기 제2 발광구조물의 제1 전극을 전기적으로 연결하는 금속층;을 포함할 수 있다.
또한, 실시예에 따른 발광소자 칩의 제조방법은 기판상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물층을 형성하는 단계; 상기 발광구조물층을 제1 발광구조물과 제2 발광구조물로 분리하는 단계; 상기 제1 발광구조물과 상기 제2 발광구조물의 제1 도전형 반도체층의 상면 일부를 노출시키는 단계; 상기 제1 발광구조물의 제1 도전형 반도체층과 상기 제2 발광구조물의 제1 도전형 반도체층에 각각 제1 전극을 형성하는 단계; 상기 제1 발광구조물의 제2 도전형 반도체층과 상기 제2 발광구조물의 제2 도전형 반도체층에 각각 제2 전극을 형성하는 단계; 상기 제1 발광구조물과 상기 제2 발광구조물 상에 절연층을 형성하는 단계; 및 상기 제1 발광구조물의 제2 전극과 상기 제2 발광구조물의 제1 전극을 전기적으로 연결하는 금속층을 형성하는 단계;를 포함할 수 있다.
또한, 다른 실시예에 따른 발광소자 칩의 제조방법은 기판상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물층을 형성하는 단계; 상기 발광구조물층을 제1 발광구조물과 제2 발광구조물로 분리하는 단계; 상기 제1 발광구조물과 상기 제2 발광구조물의 제1 도전형 반도체층의 상면 일부를 노출시키는 단계; 상기 제1 발광구조물과 상기 제2 발광구조물 상에 절연층을 형성하는 단계; 상기 절연층을 일부 제거하여 상기 제1 발광구조물의 제1 도전형 반도체층과 상기 제2 발광구조물의 제1 도전형 반도체층에 각각 제1 전극을 형성하는 단계; 상기 절연층을 일부 제거하여 상기 제1 발광구조물의 제2 도전형 반도체층과 상기 제2 발광구조물의 제2 도전형 반도체층에 각각 제2 전극을 형성하는 단계; 및 상기 제1 발광구조물의 제2 전극과 상기 제2 발광구조물의 제1 전극을 전기적으로 연결하는 금속층을 형성하는 단계;를 포함한다.
또한, 실시예에 따른 발광소자 패키지는, 상기 발광소자 칩; 상기 발광소자 칩이 배치되는 패키지 몸체; 및 상기 발광소자 칩과 상기 패키지 몸체를 전기적으로 연결하는 전극층;을 포함할 수 있다.
또한, 실시예에 따른 조명시스템은 상기 발광소자 패키지를 구비하는 발광모듈부를 포함할 수 있다.
실시예에 따른 발광소자 칩, 그 제조방법, 발광소자 패키지 및 조명시스템에 의하면, 공정의 효율 및 생산성을 높일 수 있다.
또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능하다.
도 1은 제1 실시예에 따른 발광소자 칩의 단면도.
도 2 내지 도 6은 제1 실시예에 따른 발광소자 칩의 제1 제조방법의 공정 단면도.
도 7 내지 도 9는 제1 실시예에 따른 발광소자 칩의 제2 제조방법의 공정 단면도.
도 10은 제2 실시예에 따른 발광소자 칩의 단면도.
도 11 내지 도 14는 제2 실시예에 따른 발광소자 칩의 제1 제조방법의 공정 단면도.
도 15 내지 도 17은 제2 실시예에 따른 발광소자 칩의 제2 제조방법의 공정 단면도.
도 18은 실시예에 따른 발광소자의 패키지의 단면도.
도 19는 실시예에 따른 조명 유닛의 사시도.
도 20은 실시예에 따른 백라이트 유닛의 분해 사시도.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
(실시예)
도 1은 제1 실시예에 따른 발광소자 칩(100)의 단면도이다.
도 1에서는 제1 발광구조물(110a)과 제2 발광구조물(110b)이 하나의 칩 단위로 도시되고, 설명되고 있으나 이에 한정되는 것이 아니며, 2개 이상의 발광구조물이 하나의 칩 단위로 칩공정 및 패키징 공정이 진행될 수 있다.
실시예에 따른 발광소자 칩(100)은 직류용 발광소자 칩일 수 있으나 이에 한정되는 것은 아니다.
제1 실시예에 따른 발광소자 칩(100)은 기판(105)과, 제1 도전형 반도체층(112a, 112b), 활성층(114a, 114b) 및 제2 도전형 반도체층(116a, 116b)을 각각 포함하여 상기 기판(105) 상에 상호 이격되어 형성된 제1 발광구조물(110a), 제2 발광구조물(110b)과, 상기 제1 발광구조물의 제1 도전형 반도체층(112a)과 상기 제2 발광구조물의 제1 도전형 반도체층(112b)에 각각 형성된 제1 전극(120)과, 상기 제1 발광구조물의 제2 도전형 반도체층(116a)과 상기 제2 발광구조물의 제2 도전형 반도체층(116b)에 각각 형성된 제2 전극(130)과, 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b) 사이에 형성된 절연층(140)과, 상기 제1 발광구조물의 제2 전극(130a)과 상기 제2 발광구조물의 제1 전극(120b)을 전기적으로 연결하는 금속층(150)을 포함할 수 있다.
실시예에서 상기 제1 전극(120)의 상면 높이는 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 상면 높이 이상으로 형성되어, 이후 형성되는 절연층(140) 상의 금속층(150)이 단락 또는 단선 되거나 필링(peeling)되지 않을 수 있다. 이에 따라 상기 금속층(150)이 상기 제1 발광구조물의 제2 전극(130a)과 상기 제2 발광구조물의 제1 전극(120b)을 견고하면서도 쉽게 전기적으로 연결할 수 있다.
상기 절연층(140)은 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 상면 높이 이상으로 형성되어, 상기 금속층(150)이 상기 제1 발광구조물의 제2 전극(130a)과 상기 제2 발광구조물의 제1 전극(120b)을 용이하게 전기적으로 연결할 수 있다.
또한, 상기 절연층(140)은 폴리마이드(polymide), SOG(Spin On Glass) 산화막, WPR, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 산화막 또는 TEOS(tetraethylorthosilicate) 산화막 중 적어도 하나로 형성되어 공정의 신속, 정확성을 높일 수 있고, 상기 절연층(140) 상에 형성되는 금속층(150)이 필링(peeling)되지 않을 수 있다.
또한, 상기 금속층(150)으로 연결된 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)이 하나의 칩 단위로 분리되어 패키징 됨으로써 이후 패키징 공정에서 한번의 다이본딩과 두번의 와이어 본딩이 진행됨에 따라 패키징공정의 간소화와 비용절감을 가져올 수 있다.
또한, 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)이 하나의 칩 단위로 분리되고, 패키징 됨에 따라 패키지의 소형화가 가능하다.
또한, 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)이 하나의 칩 단위로 분리됨에 따라 칩 분리공정 자체도 감소하여 공정의 간소화 및 비용 절감을 가져와서 생산성을 향상시킬 수 있다.
실시예에 따른 발광소자 칩에 의하면, 공정의 효율 및 생산성을 높일 수 있다.
또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능하다.
이하, 도 2 내지 도 6을 참조하여 제1 실시예에 따른 발광소자 칩의 제1 제조방법을 설명한다.
우선, 도 2와 같이 기판(105) 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하는 발광구조물층(110)을 형성한다.
상기 기판(105)은 사파이어(Al2O3) 기판, SiC 기판 등일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(105)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
이후, 상기 기판(105) 상에 버퍼층(미도시) 또는 언도프트(undoped) 반도체층(미도시)을 형성하고, 발광구조물층(110)을 형성함으로써 기판(105)과 발광구조물층(110) 간의 결정격자 차이를 줄일 수 있다.
상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 N형 GaN층을 형성할 수 있다. 또한, 상기 제1 도전형 반도체층(112)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
상기 활성층(114)은 제1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 InGaN/GaN 또는 InGaN/InGaN 구조를 갖는 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 반도체층(116)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 3과 같이, 상기 발광구조물층(110)을 제1 발광구조물(110a)과 제2 발광구조물(110b)로 분리한다.
예를 들어, 메사식각에 의해 상기 발광구조물층(110)을 일부 식각하여 기판(105)을 노출시킴으로써 제1 발광구조물(110a)과 제2 발광구조물(110b)로 분리할 수 있다.
예를 들어, 제1 패턴(미도시)을 형성하고, 이를 식각마스크로 상기 발광구조물층(110)을 일부 식각하여 기판(105)을 노출시킴으로써 제1 발광구조물(110a)과 제2 발광구조물(110b)로 분리할 수 있다.
상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)은 소정의 경사를 가짐으로써 휘도가 향상될 수 있으나 반드시 경사를 포함하는 것은 아니다.
도 3에서는 제1 발광구조물(110a)과 제2 발광구조물(110b)이 하나의 칩 단위로 도시되고, 설명되고 있으나 이에 한정되는 것이 아니며, 2개 이상의 발광구조물이 하나의 칩 단위로 칩공정 및 패키징 공정이 진행될 수 있다.
이후, 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 제1 도전형 반도체층(112a, 112b)의 상면 일부를 노출시킬 수 있다.
예를 들어, 제2 패턴(미도시)을 형성하고, 이를 식각마스크로 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 제2 도전형 반도체층(116a, 116b), 활성층(114a, 114b)의 일부를 제거함으로써 제1 도전형 반도체층(112a, 112b)의 상면 일부를 노출시킬 수 있다.
다음으로, 도 4와 같이 상기 제1 발광구조물의 제1 도전형 반도체층(112a)과 상기 제2 발광구조물(110b)의 제1 도전형 반도체층(112b)에 각각 제1 전극(120)을 형성한다.
실시예에서 상기 제1 전극(120)의 상면 높이는 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 상면 높이 이상으로 형성되어, 이후 형성되는 절연층(140) 상의 금속층(150)이 단락 또는 단선 되거나 필링(peeling)되지 않을 수 있다. 이에 따라 상기 금속층(150)이 상기 제1 발광구조물의 제2 전극(130a)과 상기 제2 발광구조물의 제1 전극(120b)을 견고하면서도 쉽게 전기적으로 연결할 수 있다.
이후, 상기 제1 발광구조물의 제2 도전형 반도체층(116a)과 상기 제2 발광구조물의 제2 도전형 반도체층(116b)에 각각 제2 전극(130a, 130b)을 형성한다.
한편, 상기 제1 전극(120)의 형성공정과 상기 제2 전극(130)의 형성공정은 순서를 달리하여 진행할 수 있다. 또한, 상기 제1 전극(120)과 상기 제2 전극(130)은 동시에 형성될 수도 있다.
상기 제1 전극(120)과 상기 제2 전극(130)은 전자 또는 정공 주입을 효율적으로 할 수 있도록 단일 금속, 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 제1 전극(120)과 상기 제2 전극(130)은 Ni, Pt, Cr, Ti, Ag, ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되지는 않는다.
다음으로, 도 5와 같이 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b) 상에 절연층(140)을 형성한다.
예를 들어, 상기 절연층(140)을 형성하는 단계는 우선, 상기 제1 전극(120), 상기 제2 전극(130)을 덮도록 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b) 상에 절연층을 형성할 수 있다.
이후, 상기 절연층(140)을 CMP 등의 평탄화공정을 통해 상기 제1 전극(120) 및 상기 제2 전극(130)의 상면을 노출시킬 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 상기 절연층(140)은 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 상면 높이 이상으로 형성되어, 이후 형성되는 금속층(150)이 단락 또는 단선 되거나 필링(peeling)되지 않을 수 있다.
또한, 실시예에 의하면 상기 절연층(140)은 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 상면 높이 이상으로 형성되어, 상기 절연층(140) 상에 형성되는 금속층(150)이 단락 또는 단선 되거나 필링(peeling)되지 않을 수 있다.
상기 절연층(140)은 폴리마이드(polymide), SOG(Spin On Glass) 산화막, WPR, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 산화막 또는 TEOS(tetraethylorthosilicate) 산화막 중 적어도 하나로 형성되어 공정의 신속, 정확성을 높일 수 있고, 상기 절연층(140) 상에 형성되는 금속층(150)이 필링(peeling)되지 않을 수 있다.
SOG(Spin On Glass) Si, O, H, N 등의 원소가 네트워크 구조로 형성되어 있어 흐름성이 좋기 때문에 갭필 능력이 우수한 장점이 있다.
다음으로, 도 6과 같이 상기 제1 발광구조물의 제2 전극(130a)과 상기 제2 발광구조물의 제1 전극(120b)을 전기적으로 연결하는 금속층(150)을 형성할 수 있다.
예를 들어, 상기 금속층(150)은 Ni, Pt, Cr, Ti, Ag, Cu 중 적어도 하나로 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 금속층(150)으로 연결된 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)을 하나의 칩단위로 분리하는 단계를 진행할 수 있다.
실시예에 의하면 상기 금속층(150)으로 연결된 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)이 하나의 칩 단위로 분리되어 패키징 됨으로써 이후 패키징 공정에서 한번의 다이본딩과 두번의 와이어 본딩이 진행됨에 따라 패키징공정의 간소화와 비용절감을 가져올 수 있다.
또한, 실시예에 의하면 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)이 하나의 칩 단위로 분리되고, 패키징 됨에 따라 패키지의 소형화가 가능하다.
또한, 실시예에 의하면 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)이 하나의 칩 단위로 분리됨에 따라 칩 분리공정 자체도 감소하여 공정의 간소화 및 비용 절감을 가져와서 생산성을 향상시킬 수 있다.
실시예에 따른 발광소자 칩 및 그 제조방법에 의하면, 공정의 효율 및 생산성을 높일 수 있다.
또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능하다.
이하, 도 7 내지 도 9를 참조하여 제1 실시예에 따른 발광소자 칩의 제2 제조방법을 설명한다.
제1 실시예에 따른 발광소자 칩의 제2 제조방법은 상기 제1 실시예에 따른 발광소자 칩의 제1 제조방법의 기술적인 특징을 채용할 수 있다.
제1 실시예에 따른 발광소자 칩의 제2 제조방법은 절연층(140)의 형성 후에 제1 전극(120), 제2 전극(130)을 공정을 진행할 수 있다.
예를 들어, 도 7과 같이 발광구조물층(110)을 제1 발광구조물(110a)과 제2 발광구조물(110b)로 분리한 후 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 제1 도전형 반도체층(112a, 112b)의 상면 일부를 노출시킨다.
이후, 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b) 상에 절연층(140)을 형성한다.
상기 절연층(140)은 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 상면 높이 이상으로 형성되어, 이후 형성되는 금속층(150)이 상기 제1 발광구조물의 제2 전극(130a)과 상기 제2 발광구조물의 제1 전극(120b)을 용이하게 전기적으로 연결할 수 있다.
또한, 실시예에 의하면 상기 절연층(140)은 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)의 상면 높이 이상으로 형성되어, 상기 절연층(140) 상에 형성되는 금속층(150)이 단락 또는 단선 되거나 필링(peeling)되지 않을 수 있다.
상기 절연층(140)은 폴리마이드(polymide), SOG(Spin On Glass) 산화막, WPR, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 산화막 또는 TEOS(tetraethylorthosilicate) 산화막 중 적어도 하나로 형성될 수 있다.
다음으로, 도 8과 같이 상기 절연층(140)을 일부 제거하여 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b) 상에 제1 전극(120), 제2 전극(130)을 형성할 수 있다.
예를 들어, 상기 절연층(140)을 일부 제거하여 제1 발광구조물의 제1 도전형 반도체층(112a)과 상기 제2 발광구조물(110b)의 제1 도전형 반도체층(112b)에 각각 제1 전극(120)을 형성하고, 이후 상기 절연층(140)을 일부 제거하여 상기 제1 발광구조물의 제2 도전형 반도체층(116a)과 상기 제2 발광구조물의 제2 도전형 반도체층(116b)에 각각 제2 전극(130a, 130b)을 형성할 수 있다.
다음으로, 도 9와 같이 상기 제1 발광구조물의 제2 전극(130a)과 상기 제2 발광구조물의 제1 전극(120b)을 전기적으로 연결하는 금속층(150)을 형성할 수 있다.
실시예에 따른 발광소자 칩 및 그 제조방법에 의하면, 공정의 효율 및 생산성을 높일 수 있다.
또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능하다.
도 10은 제2 실시예에 따른 발광소자 칩의 단면도이다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
제2 실시예에 따른 발광소자 칩(200)은 기판(205)과, 제1 도전형 반도체층(212a, 112b), 활성층(214a, 114b) 및 제2 도전형 반도체층(216a, 116b)을 각각 포함하여 상기 기판(205) 상에 상호 이격되어 형성된 제1 발광구조물(210a), 제2 발광구조물(210b)과, 상기 제1 발광구조물의 제1 도전형 반도체층(212a)과 상기 제2 발광구조물의 제1 도전형 반도체층(212b)에 각각 형성된 제1 전극(220)과, 상기 제1 발광구조물의 제2 도전형 반도체층(216a)과 상기 제2 발광구조물의 제2 도전형 반도체층(216b)에 각각 형성된 제2 전극(230)과, 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b) 사이에 형성된 절연층(240)과, 상기 제1 발광구조물의 제2 전극(230a)과 상기 제2 발광구조물의 제1 전극(220b)을 전기적으로 연결하는 금속층(250)을 포함할 수 있다.
제2 실시예에서 상기 제1 전극(220)의 상면 높이는 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b)의 상면 높이와 같은 높이로 형성될 수 있고, 이에 따라 상기 금속층(250)이 상기 제1 발광구조물의 제2 전극(230a)과 상기 제2 발광구조물의 제1 전극(220b)을 용이하게 전기적으로 연결할 수 있다.
실시예에 따른 발광소자 칩에 의하면, 공정의 효율 및 생산성을 높일 수 있다. 또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능하다.
이하, 도 11 내지 도 14를 참조하여 제2 실시예에 따른 발광소자 칩의 제1 제조방법을 설명한다. 제2 실시예의 제1 제조방법은 상기 제1 실시예의 제1, 제2 제조방법의 기술적인 특징을 채용할 수 있다.
제2 실시예에 따른 발광소자 칩의 제1 제조방법은 절연층(240)의 형성 후에 제1 전극(220), 제2 전극(230)을 공정을 진행할 수 있다.
예를 들어, 도 11과 같이 발광구조물층을 제1 발광구조물(210a)과 제2 발광구조물(210b)로 분리한 후 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b)의 제1 도전형 반도체층(212a, 212b)의 상면 일부를 노출시킨다.
이후, 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b) 상에 절연층(240)을 형성한다.
이때, 제2 실시예에서 상기 제1 전극(220)의 상면 높이는 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b)의 상면 높이와 같은 높이로 형성될 수 있고, 이에 따라 절연층(240) 상에 형성되는 금속층(250)이 단락 또는 단선 되거나 필링(peeling)되지 않을 수 있고, 상기 금속층(250)이 상기 제1 발광구조물의 제2 전극(230a)과 상기 제2 발광구조물의 제1 전극(220b)을 용이하게 전기적으로 연결할 수 있다.
예를 들어, 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b) 상에 절연층(240)을 형성한 후 평탄화공정 등에 의해 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b)의 상면을 노출시킬 수 있다.
상기 절연층(140)은 폴리마이드(polymide), SOG(Spin On Glass) 산화막, WPR, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 산화막 또는 TEOS(tetraethylorthosilicate) 산화막 중 적어도 하나로 형성되어 공정의 신속, 정확성을 높일 수 있고, 상기 절연층(140) 상에 형성되는 금속층(150)이 필링(peeling)되지 않을 수 있다.
다음으로, 도 12와 같이 상기 절연층(240)을 일부 제거하여 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b) 상에 제1 전극(220)을 형성할 수 있다.
예를 들어, 상기 절연층(240)을 일부 제거하여 제1 발광구조물의 제1 도전형 반도체층(212a)과 상기 제2 발광구조물의 제1 도전형 반도체층(212b)에 각각 제1 전극(220a, 220b)을 형성할 수 있다.
다음으로, 도 13과 같이 상기 제1 발광구조물의 제2 도전형 반도체층(216a)과 상기 제2 발광구조물의 제2 도전형 반도체층(216b)에 각각 제2 전극(230a, 230b)을 형성할 수 있다.
다음으로, 도 14와 같이 상기 제1 발광구조물의 제2 전극(230a)과 상기 제2 발광구조물의 제1 전극(220b)을 전기적으로 연결하는 금속층(250)을 형성할 수 있다.
상기 제2 전극(230a, 230b) 형성공정과 상기 금속층(250) 형성공정은 동시에 진행되거나 순차적 또는 역순으로 진행될 수 있다.
실시예에 따른 발광소자 칩 및 그 제조방법에 의하면, 공정의 효율 및 생산성을 높일 수 있다. 또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능하다.
이하, 도 15 내지 도 17을 참조하여 제2 실시예에 따른 발광소자 칩의 제2 제조방법을 설명한다.
제2 실시예의 제2 제조방법은 상기 제1 실시예의 제1, 제2 제조방법 및 상기 제2 실시예의 제1 제조방법을 채용할 수 있다.
제2 실시예의 제2 제조방법은 절연층(240)의 형성 전에 제1 전극(220) 형성공정을 진행할 수 있다.
예를 들어, 도 15와 같이 발광구조물층을 제1 발광구조물(210a)과 제2 발광구조물(210b)로 분리한 후 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b)의 제1 도전형 반도체층(212a, 212b)의 상면 일부를 노출시킨다.
이후, 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b) 상에 제1 전극(220)을 형성할 수 있다.
예를 들어, 상기 제1 발광구조물의 제1 도전형 반도체층(212a)과 상기 제2 발광구조물의 제1 도전형 반도체층(212b)에 각각 제1 전극(220a, 220b)을 형성할 수 있다.
다음으로, 도 16과 같이 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b) 상에 절연층(240)을 형성한다.
이때, 절연층(240)의 상면 높이는 상기 제1 전극(220), 제1 발광구조물(210a), 상기 제2 발광구조물(210b)의 상면 높이와 같은 높이로 형성될 수 있고, 이에 따라 이후 형성되는 금속층(250)이 상기 제1 발광구조물의 제2 전극(230a)과 상기 제2 발광구조물의 제1 전극(220b)을 용이하게 전기적으로 연결할 수 있다.
예를 들어, 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b) 상에 절연층(240)을 형성한 후 평탄화공정 등에 의해 상기 제1 전극(220), 상기 제1 발광구조물(210a)과 상기 제2 발광구조물(210b)의 상면을 노출시킬 수 있다.
다음으로, 도 17과 같이 상기 제1 발광구조물의 제2 도전형 반도체층(216a)과 상기 제2 발광구조물의 제2 도전형 반도체층(216b)에 각각 제2 전극(230a, 230b)을 형성할 수 있다.
이후, 상기 제1 발광구조물의 제2 전극(230a)과 상기 제2 발광구조물의 제1 전극(220b)을 전기적으로 연결하는 금속층(250)을 형성할 수 있다.
이때, 상기 제2 전극(230)의 형성공정과 상기 금속층(250)의 형성공정은 동시에 진행될 수도 있으나 이에 한정되는 것은 아니다.
실시예에 따른 발광소자 칩 및 그 제조방법에 의하면, 공정의 효율 및 생산성을 높일 수 있다. 또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능하다.
도 18은 실시예들에 따른 발광소자 칩이 설치된 발광소자 패키지(500)를 설명하는 도면이다.
도 18을 참조하면, 실시예에 따른 발광소자 패키지는 몸체부(510)와, 상기 몸체부(510)에 설치된 제3 전극층(530) 및 제4 전극층(540)과, 상기 몸체부(510)에 설치되어 상기 제3 전극층(530) 및 제4 전극층(540)과 전기적으로 연결되는 발광소자 칩(100)과, 상기 발광소자 칩(100)을 포위하는 몰딩부재(560)가 포함된다.
상기 몸체부(510)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자 칩(100)의 주위에 경사면이 형성될 수 있다.
상기 제3 전극층(530) 및 제4 전극층(540)은 서로 전기적으로 분리되며, 상기 발광소자 칩(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(530) 및 제4 전극층(540)은 상기 발광소자 칩(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광소자 칩(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자 칩(100)은 도 1에 예시된 수평형 타입의 발광소자 칩이 적용될 수 있으나 이에 한정되는 것은 아니며, 도 10에 예시된 수평형 타입의 발광소자 칩(200)가 적용될 수 있다.
상기 발광소자 칩(100)은 상기 몸체부(510) 상에 설치되거나 상기 제3 전극층(530) 또는 제4 전극층(540) 상에 설치될 수 있다.
상기 발광소자 칩(100)은 와이어(300)를 통해 상기 제3 전극층(530) 및/또는 제4 전극층(540)과 전기적으로 연결될 수 있으며, 실시예에서는 수평형 타입의 발광소자 칩(100)가 예시되어 있기 때문에, 두개의 와이어(300)가 사용된 것이 예시되어 있다. 예를 들어, 상기 제1 발광구조물의 제1 전극(120a)과 상기 제2 발광구조물의 제2 전극(130b)에 각각 연결되는 와이어(550)를 포함할 수 있다.
실시예에 따르면 금속층(150)으로 연결된 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)이 하나의 칩으로 분리되어 패키징 됨으로써 이후 패키징 공정에서 한번의 다이본딩과 두번의 와이어 본딩이 진행됨에 따라 패키징공정의 간소화와 비용절감을 가져올 수 있다.
또한, 실시예에 의하면 상기 제1 발광구조물(110a)과 상기 제2 발광구조물(110b)이 하나의 칩 단위로 분리되고, 패키징 됨에 따라 패키지의 소형화가 가능하다.
다른 예로서, 상기 발광소자 칩(100)가 플립칩 방식의 발광소자의 경우 와이어(300)가 사용되지 않을 수도 있다.
상기 몰딩부재(560)는 상기 발광소자 칩(100)을 포위하여 상기 발광소자 칩(100)을 보호할 수 있다. 또한, 상기 몰딩부재(560)에는 형광체가 포함되어 상기 발광소자 칩(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시예에 따른 발광소자 칩, 그 제조방법 및 발광소자의 패키지에 의하면, 공정의 효율 및 생산성을 높일 수 있다.
또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능하다.
실시예에 따른 발광소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.
도 19는 실시예에 따른 조명 유닛의 사시도(1100)이다. 다만, 도 19의 조명 유닛(1100)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.
도 19를 참조하면, 상기 조명 유닛(1100)은 케이스몸체(1110)와, 상기 케이스몸체(1110)에 설치된 발광모듈부(1130)과, 상기 케이스몸체(1110)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1120)를 포함할 수 있다.
상기 케이스몸체(1110)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광모듈부(1130)은 기판(1132)과, 상기 기판(1132)에 탑재되는 적어도 하나의 발광소자 패키지(500)를 포함할 수 있다.
상기 기판(1132)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 상기 기판(1132)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.
상기 기판(1132) 상에는 상기 적어도 하나의 발광소자 패키지(500)가 탑재될 수 있다. 상기 발광소자 패키지(500) 각각은 적어도 하나의 발광소자 칩(100)을 포함할 수 있다. 상기 발광소자 칩(100)은 도 1에 예시된 수평형 타입의 발광소자 칩이 적용될 수 있으나 이에 한정되는 것은 아니며, 도 10에 예시된 수평형 타입의 발광소자 칩(200)이 적용될 수 있다.
상기 발광모듈부(1130)는 색감 및 휘도를 얻기 위해 다양한 발광소자 패키지(500)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1120)는 상기 발광모듈부(1130)와 전기적으로 연결되어 전원을 공급할 수 있다. 도 19에 도시된 것에 따르면, 상기 연결 단자(1120)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1120)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
도 20은 실시예에 따른 백라이트 유닛의 분해 사시도(1200)이다. 다만, 도 20의 백라이트 유닛(1200)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.
실시예에 따른 백라이트 유닛(1200)은 도광판(1210)과, 상기 도광판(1210)에 빛을 제공하는 발광모듈부(1240)와, 상기 도광판(1210) 아래에 반사 부재(1220)와, 상기 도광판(1210), 발광모듈부(1240) 및 반사 부재(1220)를 수납하는 바텀 커버(1230)를 포함할 수 있으나 이에 한정되지 않는다.
상기 도광판(1210)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1210)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈부(1240)은 상기 도광판(1210)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 상기 백라이트 유닛이 설치되는 디스플레이 장치의 광원으로써 작용하게 된다.
상기 발광모듈부(1240)은 상기 도광판(1210)과 접할 수 있으나 이에 한정되지 않는). 구체적으로는, 상기 발광모듈부(1240)은 기판(1242)과, 상기 기판(1242)에 탑재된 다수의 발광소자 패키지(500)를 포함하는데, 상기 기판(1242)이 상기 도광판(1210)과 접할 수 있으나 이에 한정되지 않는다.
상기 기판(1242)은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1242)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
그리고, 상기 다수의 발광소자 패키지(500)는 상기 기판(1242) 상에 빛이 방출되는 발광면이 상기 도광판(1210)과 소정 거리 이격되도록 탑재될 수 있다.
상기 도광판(1210) 아래에는 상기 반사 부재(1220)가 형성될 수 있다. 상기 반사 부재(1220)는 상기 도광판(1210)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 백라이트 유닛의 휘도를 향상시킬 수 있다. 상기 반사 부재(1220)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1230)는 상기 도광판(1210), 발광모듈부(1240) 및 반사 부재(1220) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1230)는 상면이 개구된 박스(box) 형상으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1230)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다.
실시예에 따른 조명시스템에 의하면 공정의 효율 및 생산성을 높일 수 있다.
또한, 실시예는 전기적으로 안정성이 높고 소형화가 가능하다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 기판;
    제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 각각 포함하여 상기 기판 상에 상호 이격되어 형성된 제1 발광구조물과 제2 발광구조물;
    상기 제1 발광구조물의 제1 도전형 반도체층과 상기 제2 발광구조물의 제1 도전형 반도체층에 각각 형성된 제1 전극;
    상기 제1 발광구조물의 제2 도전형 반도체층과 상기 제2 발광구조물의 제2 도전형 반도체층에 각각 형성된 제2 전극;
    상기 제1 발광구조물과 상기 제2 발광구조물 사이에 형성된 절연층;
    상기 제1 발광구조물의 제2 전극과 상기 제2 발광구조물의 제1 전극을 전기적으로 연결하는 금속층;을 포함하며,
    상기 제1 전극의 상면 높이가 상기 제1 발광구조물과 상기 제2 발광구조물의 상면 높이 이상으로 형성되는 발광소자 칩.
  2. 제1 항에 있어서,
    상기 절연층은,
    상기 제1 발광구조물과 상기 제2 발광구조물의 상면 높이 이상으로 형성되는 발광소자 칩.
  3. 제1 항에 있어서,
    상기 금속층으로 연결된 상기 제1 발광구조물과 상기 제2 발광구조물이 하나의 칩인 발광소자 칩.
  4. 기판상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물층을 형성하는 단계;
    상기 발광구조물층을 제1 발광구조물과 제2 발광구조물로 분리하는 단계;
    상기 제1 발광구조물과 상기 제2 발광구조물의 제1 도전형 반도체층의 상면 일부를 노출시키는 단계;
    상기 제1 발광구조물의 제1 도전형 반도체층과 상기 제2 발광구조물의 제1 도전형 반도체층에 각각 제1 전극을 형성하는 단계;
    상기 제1 발광구조물의 제2 도전형 반도체층과 상기 제2 발광구조물의 제2 도전형 반도체층에 각각 제2 전극을 형성하는 단계;
    상기 제1 발광구조물과 상기 제2 발광구조물 상에 절연층을 형성하는 단계; 및
    상기 제1 발광구조물의 제2 전극과 상기 제2 발광구조물의 제1 전극을 전기적으로 연결하는 금속층을 형성하는 단계;를 포함하는 발광소자 칩의 제조방법.
  5. 제4 항에 있어서,
    상기 제1 발광구조물의 제1 도전형 반도체층과 상기 제2 발광구조물의 제1 도전형 반도체층에 각각 제1 전극을 형성하는 단계는,
    상기 제1 전극의 상면 높이가 상기 제1 발광구조물과 상기 제2 발광구조물의 상면 높이 이상으로 형성되는 발광소자 칩의 제조방법.
  6. 제4 항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 제1 전극, 상기 제2 전극을 덮도록 상기 제1 발광구조물과 상기 제2 발광구조물 상에 절연층을 형성하는 단계;
    상기 절연층을 평탄화하여 상기 제1 전극 및 상기 제2 전극의 상면을 노출시키는 단계;를 포함하는 발광소자 칩의 제조방법.
  7. 제4 항에 있어서,
    상기 발광구조물층을 제1 발광구조물과 제2 발광구조물로 분리하는 단계는,
    상기 발광구조물층을 적어도 2개 이상의 발광구조물로 분리하는 발광소자 칩의 제조방법.
  8. 제4 항에 있어서,
    상기 금속층을 형성하는 단계 후에,
    상기 금속층으로 연결된 상기 제1 발광구조물과 상기 제2 발광구조물을 하나의 칩 단위로 하여 분리하는 단계를 더 포함하는 발광소자 칩의 제조방법.
  9. 기판상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물층을 형성하는 단계;
    상기 발광구조물층을 제1 발광구조물과 제2 발광구조물로 분리하는 단계;
    상기 제1 발광구조물과 상기 제2 발광구조물의 제1 도전형 반도체층의 상면 일부를 노출시키는 단계;
    상기 제1 발광구조물과 상기 제2 발광구조물 상에 절연층을 형성하는 단계;
    상기 절연층을 일부 제거하여 상기 제1 발광구조물의 제1 도전형 반도체층과 상기 제2 발광구조물의 제1 도전형 반도체층에 각각 제1 전극을 형성하는 단계;
    상기 절연층을 일부 제거하여 상기 제1 발광구조물의 제2 도전형 반도체층과 상기 제2 발광구조물의 제2 도전형 반도체층에 각각 제2 전극을 형성하는 단계; 및
    상기 제1 발광구조물의 제2 전극과 상기 제2 발광구조물의 제1 전극을 전기적으로 연결하는 금속층을 형성하는 단계;를 포함하는 발광소자 칩의 제조방법.
  10. 제9 항에 있어서,
    상기 제1 발광구조물의 제1 도전형 반도체층과 상기 제2 발광구조물의 제1 도전형 반도체층에 각각 제1 전극을 형성하는 단계는,
    상기 제1 전극의 상면 높이가 상기 제1 발광구조물과 상기 제2 발광구조물의 상면 높이 이상으로 형성되는 발광소자 칩의 제조방법.
  11. 제9 항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 제1 발광구조물과 상기 제2 발광구조물 상에 절연층을 형성하는 단계;
    상기 절연층을 평탄화하여 상기 제1 전극 및 상기 제2 전극의 상면을 노출시키는 단계;를 포함하는 발광소자 칩의 제조방법.
  12. 제9 항에 있어서,
    상기 발광구조물층을 제1 발광구조물과 제2 발광구조물로 분리하는 단계는,
    상기 발광구조물층을 적어도 2개 이상의 발광구조물로 분리하는 발광소자 칩의 제조방법.
  13. 제9 항에 있어서,
    상기 금속층을 형성하는 단계 후에,
    상기 금속층으로 연결된 상기 제1 발광구조물과 상기 제2 발광구조물을 하나의 단위로 하여 분리하는 단계를 더 포함하는 발광소자 칩의 제조방법.
  14. 제1 항 내지 제3 항 중 어느 하나에 기재된 발광소자 칩;
    상기 발광소자 칩이 배치되는 패키지 몸체; 및
    상기 발광소자 칩과 상기 패키지 몸체를 전기적으로 연결하는 전극층;을 포함하는 발광소자 패키지.
  15. 제14항의 발광소자 패키지를 구비하는 발광모듈부를 포함하는 조명시스템.
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* Cited by examiner, † Cited by third party
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KR20200037180A (ko) * 2020-03-31 2020-04-08 고려대학교 산학협력단 발광소자

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