KR20110126931A - 반도체 소자의 비트라인콘택 형성방법 - Google Patents

반도체 소자의 비트라인콘택 형성방법 Download PDF

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손민석
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Abstract

셀(cell) 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역을 포함하는 반도체 기판 상에 층간 절연층을 형성하고, 셀 영역에 배치될 제1비트라인콘택홀들 및 엔모스 영역에 배치될 제2비트라인콘택홀들을 층간 절연층을 관통하게 형성한다. 제2비트라인콘택홀들의 바닥에 열린 반도체 기판 표면 부분에 n형 불순물을 주입하는 제1이온주입을 수행하고, 피모스 영역에 배치될 제3비트라인콘택홀들을 층간 절연층을 관통하게 형성한다. 제3비트라인콘택홀의 바닥에 열린 반도체 기판 표면 부분에 p형 불순물을 주입하는 제2이온주입을 수행한 후, 제1, 제2 및 제3비트라인콘택홀들을 채우는 도전층을 형성하는 반도체 소자의 비트라인콘택 형성방법을 제시한다.

Description

반도체 소자의 비트라인콘택 형성방법{Method for forming bit line contact of semiconductor device}
본 발명은 반도체 소자 기술에 관한 것으로, 특히, 비트라인콘택(bit line contact) 형성방법에 관한 것이다.
디램(DRAM)과 같은 메모리 반도체 소자는 셀 트랜지스터(cell transistor)들이 밀집하여 배치되는 셀 영역과, 셀 트랜지스터들을 구동하는 주변 회로들이 배치되는 주변 영역(peripheral region)을 포함하여 구성된다. 주변 영역은 배치되는 주변 트랜지스터들의 종류에 따라, 피모스(PMOS) 트랜지스터들이 배치되는 PMOS 영역과 엔모스(NMOS) 트랜지스터들이 배치되는 NMOS 영역을 포함하여 구성될 수 있다. 트랜지스터들의 동작을 제어하기 위해서, 트랜지스터에는 비트라인(bit line)이 연결되고, 이때, 비트라인과 트랜지스터를 절연 격리하는 층간 절연층을 관통하게 비트라인콘택이 구비된다.
셀 영역의 셀 트랜지스터를 구성하는 셀 패턴(cell pattern)의 밀집 밀도(density) 정도는 주변 영역의 주변 트랜지스터를 구성하는 주변 패턴의 밀집 밀도에 비해 상당히 높아, 셀 영역에 셀 비트라인콘택을 위해 형성되는 셀 비트라인콘택홀들 또한 상대적으로 밀집된 패턴(dense pattern)으로 형성되고, 주변 영역에 주변 비트라인콘택을 위해 형성되는 주변 비트라인콘택홀은 상대적으로 덜 밀집된 고립된 패턴(isolated pattern)으로 형성된다. 이러한 셀 비트라인콘택홀과 주변 비트라인콘택홀의 패턴 피치(pitch) 차이는 패터닝(patterning)시 패턴 왜곡(pattern distortion) 또는 패턴 미형성(not define)과 같은 불량을 야기할 수 있고 공정 마진(process magin)을 저하시킬 수 있다.
이러한 셀 영역과 주변 영역에서의 패턴 환경에 따른 노광 과정 및 식각 과정에서의 공정 환경 차이를 고려할 경우, 셀 비트라인콘택홀을 형성하는 제1과정과 주변 비트라인콘택홀을 형성하는 제2과정으로 비트라인콘택홀을 형성하는 과정을 분리하여 수행하는 방법이 고려될 수 있다. 이러한 경우 실질적으로 마스크 과정 및 노광, 식각 과정이 2 차례 수행되므로, 전체 비트라인콘택홀 형성 과정에 소요되는 비용 및 시간은 2배 증가하게 되므로, 생산성(thruput) 및 비용의 증가가 유발된다.
한편, 주변 영역은 NMOS 영역과 PMOS 영역을 포함하고 있으므로, 주변 비트라인콘택홀을 형성한 후, NMOS 영역에 형성된 제1주변 비트라인콘택홀의 바닥에 n형 불순물을 이온주입하는 N+ 이온주입이 요구되고, PMOS 영역에 형성된 제2주변 비트라인콘택홀의 바닥에 p형 불순물을 이온주입하는 P+ 이온주입이 요구되고 있다. 이러한 N+ 이온주입 및 P+ 이온주입 과정에서 각각 이온주입 마스크들이 요구된다. 따라서, 비트라인콘택을 형성하는 과정은, 2번의 식각 마스크 과정 및 2번의 이온주입 마스크 과정을 포함하여 전체적으로 4번의 마스크 과정이 요구되게 된다. 전체 소자 제조 공정의 단축 및 비용 절감을 위해서, 이러한 마스크 과정을 줄일 수 있는 방안의 개발이 요구되고 있다.
본 발명은 마스크 과정을 줄일 수 있어 공정 단순화를 구현할 수 있는 반도체 소자의 비트라인콘택 형성방법을 제시하고자 한다.
본 발명의 일 관점은, 셀(cell) 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역을 포함하는 반도체 기판 상에 층간 절연층을 형성하는 단계; 상기 셀 영역에 배치될 제1비트라인콘택홀들 및 상기 엔모스 영역에 배치될 제2비트라인콘택홀들을 상기 층간 절연층을 관통하게 형성하는 단계; 상기 제2비트라인콘택홀들의 바닥에 열린 상기 반도체 기판 표면 부분에 n형 불순물을 주입하는 제1이온주입 단계; 상기 피모스 영역에 배치될 제3비트라인콘택홀들을 상기 층간 절연층을 관통하게 형성하는 단계; 상기 제3비트라인콘택홀의 바닥에 열린 상기 반도체 기판 표면 부분에 p형 불순물을 주입하는 제2이온주입 단계; 및 상기 제1, 제2 및 제3비트라인콘택홀들을 채우는 도전층을 형성하는 단계를 포함하는 반도체 소자의 비트라인콘택 형성방법을 제시한다.
본 발명의 다른 일 과점은, 셀(cell) 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역을 포함하는 반도체 기판 상에 층간 절연층을 형성하는 단계; 상기 셀 영역에 배치될 제1비트라인콘택홀들 및 상기 엔모스 영역에 배치될 제2비트라인콘택홀들의 레이아웃(layout)을 가지는 제1포토마스크를 준비하는 단계; 상기 제1포토마스크를 이용하는 제1노광 과정으로 상기 층간 절연층 상에 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 이용하는 제1식각 과정으로 상기 층간 절연층을 관통하게 상기 제1비트라인콘택홀 및 상기 제2비트라인콘택홀들을 형성하는 단계; 상기 제1비트라인콘택홀의 바닥에 열린 상기 반도체 기판 표면 부분에 n형 불순물을 주입하는 제1이온주입 단계; 상기 피모스 영역에 배치될 제3비트라인콘택홀들의 레이아웃을 가지는 제2포토마스크를 준비하는 단계; 상기 제2포토마스크를 이용하는 제2노광 과정으로 상기 층간 절연층 상에 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트 패턴을 이용하는 제2식각 과정으로 상기 층간 절연층을 관통하는 상기 제3비트라인콘택홀들을 형성하는 단계; 상기 피모스 비트라인콘택홀의 바닥에 열린 상기 반도체 기판 표면 부분에 p형 불순물을 주입하는 제2이온주입 단계; 및 상기 제1, 제2 및 제3비트라인콘택홀들을 채우는 도전층을 형성하는 단계를 포함하는 반도체 소자의 비트라인콘택 형성방법을 제시한다.
상기 반도체 기판 상에 게이트(gate)들을 형성하는 단계; 상기 게이트들을 덮게 상기 층간 절연층의 제1하부층을 형성하는 단계; 상기 셀 영역 상의 상기 제1하부층을 관통하는 랜딩 플러그(landing plug)들을 형성하는 단계; 및 상기 랜딩 플러그 및 상기 제1하부층 상에 상기 층간 절연층의 제2하부층을 형성하는 단계를 더 포함하고, 상기 제1이온주입 시 상기 랜딩 플러그는 상기 셀 영역으로의 상기 n형 불순물의 주입을 차단할 수 있다.
상기 제1노광 과정은 컨벤셔널 조명계(conventional illumination) 사용하여 상기 제1포토마스크의 레이아웃을 상기 제1포토레지스트 패턴에 전사되게 건식 ArF 과정으로 수행될 수 있다.
상기 제1포토레지스트 패턴에 측벽에 알이엘에이씨에스(RELACS)의 확장부를 부착하여 상기 제1포토레지스트 패턴에 의해 열리는 폭을 줄이는 단계를 더 포함할 수 있다.
상기 제1포토레지스트 패턴을 형성하기 이전에 상기 층간 절연층 상에 상기 제1식각 과정에서 식각 마스크로 이용될 제1하드 마스크(hard mask)층를 카본(carbon)층을 포함하여 형성하는 단계를 더 포함할 수 있다.
상기 제1식각 과정은 상기 제1포토레지스트 패턴을 식각 마스크로 상기 제1하드 마스크층을 식각하여 제1하드 마스크를 형성하는 단계; 상기 제1하드 마스크에 노출된 상기 층간 절연층 부분을 선택적으로 식각하는 단계; 및 상기 제1포토레지스트 패턴 및 제1하드 마스크를 스트립(strip) 제거하는 단계를 포함할 수 있다.
상기 제1 및 제2비트라인콘택홀 측벽에 실리콘질화물의 스페이서(spacer)를 형성하는 단계를 더 포함할 수 있다.
상기 제2포토레지스트 패턴을 형성하기 이전에 상기 층간 절연층 상에 상기 제2식각 과정에서 식각 마스크로 이용될 제2하드 마스크(hard mask)층를 카본(carbon)층을 포함하여 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 비트라인콘택홀 형성을 위해 도입되는 식각 마스크를 이온주입 마스크로 이용하여 불순물 이온주입을 수행함으로써, 비트라인콘택 형성 공정에 요구되는 마스크의 수를 줄일 수 있어, 전체 공정을 보다 단순화할 수 있는 반도체 소자의 비트라인콘택 형성방법을 제시할 수 있다.
도 1 내지 7은 본 발명의 실시예에 따른 반도체 소자의 비트라인콘택 형성방법을 보여주는 단면도들이다.
도 8 및 도 9는 본 발명의 실시예에 따른 포토마스크 마스크 레이아웃(layout)들을 보여주는 도면들이다.
도 10은 본 발명의 실시예에 따른 반도체 소자의 비트라인콘택 형성방법에서 확보되는 노광 초점심도(DOF) 마진을 보여주는 사진이다.
본 발명의 실시예는 셀 영역의 제1비트라인콘택홀들 및 엔모스(NMOS) 영역의 제2비트라인콘택홀들의 레이아웃(layout)을 하나의 제1포토마스크에 구비하고, 피모스(PMOS) 영역의 제3비트라인콘택홀들의 레이아웃을 다른 제2포토마스크에 구비하여, 제1포토마스크를 이용하여 제1비트라인콘택홀 및 제2비트라인콘택홀을 식각 형성하고, 제2비트라인콘택홀에 노출된 NMOS 영역의 기판 부분에 n형 불순물을 이온주입하는 N+ 이온주입을 실시한다. 이후에, 제2포토마스크를 이용하여 제3비트라인콘택홀을 식각 형성하고, PMOS 영역의 기판 부분에 p형 불순물을 이온주입하는 P+ 이온주입을 실시한다. 이에 따라, 이온 주입을 위한 이온주입 마스크를 도입하는 2 차례의 마스크 과정을 생략할 수 있다.
도 1을 참조하면, 셀(cell) 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역을 포함하는 반도체 기판(100) 상에 층간 절연층(401, 402)을 형성한다. 셀 영역에는 셀 트랜지스터들이 배치되고, 엔모스 영역에는 엔모스 트랜지스터들 및 피모스 영역에는 피모스 트랜지스터들이 배치된다. 층간 절연층(401, 402)을 형성하기 이전에 반도체 기판(100) 상에 트랜지스터 형성 과정이 수행된다. 예컨대, 반도체 기판(100)에 얕은트렌치소자분리(STI) 과정으로 소자분리층(120)을 형성하여, 트랜지스터들이 집적될 활성영역(active region)을 설정한다.
반도체 소자의 집적 정도에 따라 달라지지만, 본 발명의 실시예에서는 40㎚급 또는 그 이하의 디자인 룰(design rule)의 반도체 소자를 구현하기 위해서, STI 과정 이후에 셀 영역의 활성영역에 리세스 게이트(recess gate) 구조를 도입한다. 보다 미세한 공정에서는 베리드 게이트(buried gate) 구조가 도입될 수도 있다. 먼저, 활성영역에 리세스홈(131)을 형성하고, 게이트 유전층(210)을 형성한 후, 리세스홈(131)을 채우는 게이트(220)를 형성한다. 게이트(220) 상에 캡층(capping layer: 230)을 형성하고, 패터닝하여 게이트 스택(gate stack)을 형성한다. 게이트 스택의 측벽에는 게이트 스페이서(gate spacer: 240)가 도입된다. 이와 같은 트랜지스터의 게이트 형성 과정에 의해서, 셀 영역에는 셀 트랜지스터의 제1게이트 스택(201), NMOS 영역에는 NMOS 트랜지스터의 제2게이트 스택(203), 및 PMOS 영역에는 PMOS 트랜지스터의 제3게이트 스택(205)가 형성된다.
셀 영역에 제1게이트 스택(201)이 매우 밀집된 밀도의 패턴(dense pattern)들로 형성되므로, 후속되는 비트라인과의 연결 비트라인콘택이 직접적으로 연결되게 형성되기는 어렵다. 이를 극복하기 위해서, 셀 영역에는 연결 비트라인콘택에 연결될 랜딩 플러그(landing plug: 300)가 도입될 수 있다. 게이트 구조에 따라 이러한 랜딩 플러그의 도입이 배제될 수도 있다. 랜딩 플러그(300)를 도입할 경우, 게이트 스택들(201, 203, 205)을 덮는 층간 절연층의 제1하부층(sub layer: 401)을 형성한다. 이후에, 셀 영역의 게이트 스택(201)들 사이의 반도체 기판(100) 부분이 노출되게 플러그 콘택홀(contact hole for plug)를 형성한 후, 이를 채우는 도전층, 예컨대 도전성 폴리실리콘을 증착하여 랜딩 플러그(300)를 형성한다. 이때, 랜딩 플러그(300)는 NMOS 영역이나 PMOS 영역에는 배제될 수 있다.
랜딩 플러그(300)의 형성 후 층간 절연층의 제1하부층(401) 및 랜딩 플러그(300)를 덮는 층간 절연층의 제2하부층(402)를 증착한다.
도 2를 참조하면, 셀 영역에 배치될 제1비트라인콘택홀들 및 엔모스 영역에 배치될 제2비트라인콘택홀들을 형성하기 위한 제1식각 마스크(etch mask)를 형성하기 위해서, 층간 절연층의 제2하부층(402) 상에 제1포토레지스트 패턴(photoresist pattern; 510)을 형성한다. 식각 과정에서 보다 미세한 패턴 형성을 위해 요구되는 제1하드 마스크층(hard mask layer: 520)을 하부에 더 형성할 수 있다. 제1하드 마스크층은 비정질 카본층(a-carbon)을 포함하여 형성될 수 있으며, 비정질 카본층과 제1포토레지스트 패턴(510)의 계면에 장벽층(barrier) 또는 버퍼층(buffer), 또는 반사방지층(ARC)으로 테오스층(TEOS layer)를 도입할 수 있다.
제1포토레지스트 패턴(510)은 셀 셀 영역의 일부뿐만 아니라 주변 영역의 NMOS 영역의 일부를 열어주게 형성된다. 이를 위해서 제1포토레지스트 패턴(510)을 노광 및 현상하는 제1노광 과정은 도 8에 제시된 바와 같이, 셀 영역에 배치될 제1비트라인콘택홀(601)들 및 엔모스 영역에 배치될 제2비트라인콘택홀(603)들의 레이아웃(layout)을 가지는 제1포토마스크(photo mask: 800)를 이용한다. 도 8에 제시된 바와 같이 셀 영역의 제1비트라인콘택홀(601)들은 매우 밀집된 밀도로 형성되며, 최종적인 목표 선폭(target critical dimension)은 40㎚ 또는 그 이하로 설정될 수 있다. 식각 과정에서 줄일 수 있는 선폭 마진분을 고려할 때, 실질적으로 제1포토레지스트 패턴(510)의 제1비트라인콘택홀(601)을 위한 열린 부분(opening poriton)의 선폭은 적어도 80㎚ 내지 60㎚ 이하로 구현되는 것이 요구된다. 이에 비해, 엔모스 영역의 제2비트라인콘택홀(603)은 주변 영역의 엔모스 영역에 상당히 덜 밀집된 밀도의 패턴(loose pattern) 또는 실질적으로 고립된 패턴(isolated pattern)으로 설정된다. 제2비트라인콘택홀(603)은 단축 및 장축이 다른 길이를 가지는 장방형 형상을 가지며, 이때, 단축의 목표 선폭은 제1포토레지스트 패턴(510)의 열린 부분의 선폭을 기준으로 대략 90㎚ 정도로 요구된다.
이와 같이 밀집된 패턴들인 제1비트라인콘택홀(601)들의 밀집 정도와 고립 패턴들인 제2비트라인콘택홀(603)의 밀집 정도가 상당히 다르므로, 하나의 노광 과정으로 제1 및 제2비트라인콘택홀(601, 603)들을 정상적으로 패턴 전사하기는 어렵다. 실험적 결과로 양산 가능한 공정 마진(margin)의 확보 및 선폭 균일도(CD uniformity)를 고려할 때, 제1포토레지트 패턴(510) 형성 직후 선폭은 최소한 셀 영역에서 80㎚ 및 엔모스 영역에서 90㎚ 가 요구된다. 이를 고려하여 노광 과정에서 사용되어질 조명계 조건을 검토한 결과, 컨벤셔널 조명계(conventional illumination)를 사용하여 건식 ArF 노광 장비를 사용할 경우, 이러한 목표 선폭이 구현됨을 확인할 수 있다. 이때, 개구수가 0.93 NA(Number of Aperture)이고, 시그마(σ)가 0.939인 컨벤셔널 조명계가 이용되었다. 이러한 컨벤셔널 조명계를 이용한 ArF 건식 장비를 이용하여 도 8의 레이아웃을 가지는 제1포토마스크(800)를 노광한 결과에 따라 형성된 포토레지스트 패턴의 형상은 도 10의 사진들로 제시된다. 도 10을 참조하면, 셀 영역에서 80㎚ 선폭 및 엔모스 영역에서 90㎚ 단축 선폭의 열린 부분들이 확인될 수 있다. 이때, 초점심도(DOF: Degree Of Focus)는 전체적으로 100㎚ 수준으로 확보됨이 확인된다. 제1비트라인콘택홀(601)이 배치될 셀 영역에서는 대략 120㎚의 DOF 마진이 확보되고, 제2비트라인콘택홀(603)이 배치될 NMOS 영역에서는 대략 100㎚의 DOF 마진이 확보되므로, 노광 과정의 공정 마진은 대략 100㎚ 정도 확보된다. 이러한 공정 마진은 양산에 적용할 수준으로 파악되며, 선폭 균일도 또한 높게 구현됨을 확인할 수 있다.
이에 비해, 애뉼라(annular) 형태의 조명계, 쿼드루폴(quadrupole) 형태의 조명계, 헥사폴(hexapole) 형태나, 다이폴 형태의 조명계와 같은 변형 조명계를 적용할 경우, NMOS 영역에서의 DOF 마진을 확보할 수 없어 실질적으로 제2비트라인콘택홀(603)이 노광 전사되지 못하는 결과를 얻을 수 있다. 이러한 실험적 결과는 컨벤셔널 조명계를 이용하여 제1포토마스크(도 8의 800)를 기판(도 2의 100) 상으로 패턴 전사함으로써, 제1 및 제2비트라인콘택홀(601, 603)을 위한 제1포토레지스트 패턴(510)을 구현할 수 있음을 입증한다.
도 3을 참조하면, 제1포토레지스트 패턴(510)에 측벽에 알이엘에이씨에스(RELACS: Resopution Enhancement Lithography Assisted by Chemical Shrink))의 확장부(511)를 부착하여, 제1포토레지스트 패턴(510)에 의해 열리는 폭(opening width)을 줄인다. 제1포토레지스트 패턴(510)으로는 요구되는 선폭 수준, 예컨대, 40㎚의 선폭을 직접적으로 구현하기 어려울 수 있으므로, 제1포토레지스트 패턴(510)의 ㅊ측벽에 자기 조립되는 확장부(511)를 부착하여 열리는 부분의 선폭을 줄일 수 있다. 셀 영역에서 40㎚ 수준의 콘택홀을 구현하기 위해서는 대략 60㎚ 내지 50㎚ 수준의 열린 부분을 가지는 포토레지스트 패턴을 구현해야 하는 데, 확장부(511)에 의해 열린 부분의 폭을 줄임으로써, 60㎚ 내지 50㎚ 수준의 열린 부분을 구현할 수 있다. 레지스트 리플로우(resist reflow)를 적용하여 열리는 부분을 줄이는 방법을 고려할 수 있으나, 레지스트 리플로우의 경우 대략 70㎚ 수준으로까지 열린 부분의 선폭을 줄일 수 있어, RELACS 물질을 부착하여 확장부(511)를 형성하는 방법이 보다 유효하다.
RELACS 물질은 물-가용성 폴리머(water soluble polymer)와 가교제(cross linker)를 포함하여 구성될 수 있으며, RELACS 물질을 제1포토레지스트 패턴(510) 상에 도포하고 베이크(bake)하여, RELACS 물질과 제1포토레지스트 패턴(510) 간의 가교 결합을 유도한다. 제1포토레지스트 패턴(510)의 노광 현상 후 잔류되는 산(acid)이 촉매로 작용하여, 제1포토레지스트 패턴(510) 표면에서 RELACS 물질과 제1포토레지스트 패턴(510)이 가교 반응하여 확장부(511)가 부착된다. 연후에, 가교 반응이 일어나지 않은 미 반응 RELACS 부분은 제거된다. 이러한 확장부(511)에 의해서 제1포토레지스트 패턴(510)의 열린 부분의 선폭은 보다 줄어들어, 보다 미세한 패턴의 패터닝이 가능하게 된다.
도 4를 참조하면, 제1포토레지스트 패턴(510) 및 확장부(511)를 식각 마스크로 이용하는 제1식각 과정으로 층간 절연층(401, 402)을 관통하는 제1비트라인콘택홀(601) 및 제2비트라인콘택홀(603)들을 형성한다. 제1포토레지스트 패턴(510) 및 확장부(511)를 식각 마스크로 제1하드 마스크층(520)을 식각하여 제1하드 마스크을 형성하고, 이를 식각 마스크로 이용하여 층간 절연층(401, 402)을 선택적으로 식각한다. 제1비트라인콘택홀(601)은 랜딩 플러그(300)을 노출하게 되고, 제2비트라인콘택홀(603)은 NMOS 영역의 반도체 기판(100) 표면을 노출하게 식각 종료된다. 이후에, 제1포토레지스트 패턴(510) 및 확장부(511)를 스트립(strip)하고, 제1하드 마스크(520)를 이루는 카본층 또한 이러한 스트립 과정에서 함께 제거될 수 있다. 이후에, 식각 후 세정(cleaning) 과정을 수행한다.
도 5를 참조하면, 제1비트라인콘택홀(601) 및 제2비트라인콘택홀(603)들의 측벽을 덮어 절연 신뢰성을 보다 유효하게 확보하는 비트라인 스페이서(bit line spacer: 610)을 형성한다. 예컨대, 실리콘질화물을 증착하고, 스페이서 식각하여 비트라인 스페이서(610)을 형성한다. 이후에, 제2비트라인콘택홀(603) 바닥의 반도체 기판(100) 부분에 n형 불순물을 주입하는 제1이온주입을 수행한다. 이에 따라, 반도체 기판(100) 부분에 n형 불순물층(140)이 주입되고, n형 불순물층(140)은 후속되는 제2비트라인콘택과 반도체 기판(100)의 계면 접촉 저항을 개선하게 된다. 이러한 제1이온주입 과정에서, 제1비트라인콘택홀(601)의 바닥은 랜딩 플러그(300)가 노출되고, 그 외 나머지 부분은 층간 절연층의 제2하부층(402)로 차단되게 된다. 따라서, 제2비트라인콘택홀(603)에 의해 노출되는 반도체 기판(100) 부분 이외는 마스크로 차단된 것과 마찬가지 상태가 된다. 이에 따라, 별도의 이온주입용 마스크의 도입없이 제2비트라인콘택홀(603)의 바닥에 노출된 반도체 기판(100) 부분에 n형 불순물층(140)을 선택적으로 제1이온주입할 수 있다.
도 6을 참조하면, PMOS 영역에 배치될 제3비트라인콘택홀(605)들을 형성하기 위한 제2식각 마스크(etch mask)를 형성하기 위해서, 층간 절연층의 제2하부층(402) 상에 제2포토레지스트 패턴(photoresist pattern; 560)을 형성한다. 식각 과정에서 보다 미세한 패턴 형성을 위해 요구되는 제2하드 마스크층(hard mask layer: 550)을 하부에 더 형성할 수 있다. 제2하드 마스크층은 비정질 카본층(a-carbon)을 포함하여 형성될 수 있으며, 비정질 카본층과 제2포토레지스트 패턴(560)의 계면에 장벽층(barrier) 또는 버퍼층(buffer), 또는 반사방지층(ARC)으로 실리콘산질화물(SiON layer)를 더 도입할 수 있다.
제2포토레지스트 패턴(560)을 노광 및 현상하는 제2노광 과정은 도 9에 제시된 바와 같이, 피모스 영역에 배치될 제3비트라인콘택홀(605)들의 레이아웃(layout)을 가지는 제2포토마스크(photo mask: 900)를 이용한다. 도 8에 제시된 제1 및 제2비트라인콘택홀(601, 603)의 레이아웃과 도 9에 제시된 제3비트라인콘택홀(605)를 합칠 경우, 반도체 기판(100) 상에 형성된 비트라인콘택홀들 전체의 레이아웃이 된다. 따라서, 본 발명의 실시예는 비트라인콘택홀들 전체의 레이아웃을 제1 및 제2비트라인콘택홀(601, 603)의 레이아웃과 제3비트라인콘택홀(605)로 분리한 후, 각각 제1포토마스크(800) 및 제2포토마스크(900)에 구현한다.
제2포토레지스트 패턴(560)은 PMOS 영역의 제3비트라인콘택홀(605)이 구현된 제2포토마스크(도 9의 900)을 이용하는 제2노광 및 현상 과정으로 형성된다. 이때, 제2노광 과정은 다양한 조명계를 채용할 수 있으나, 제1노광 과정에서 사용되어진 컨벤셔널 조명계(conventional illumination)를 사용하는 건식 ArF 노광 장비를 사용할 수 있다. 이때, 개구수가 0.93 NA(Number of Aperture)이고, 시그마(σ)가 0.939인 컨벤셔널 조명계가 이용될 수 있다. 제3비트라인콘택홀(605)이 배치될 PMOS 영역에서는 대략 100㎚의 DOF 마진이 확보될 수 있다.
제2포토레지스트 패턴(560)을 식각 마스크로 이용하는 제2식각 과정으로 층간 절연층(401, 402)을 관통하는 제3비트라인콘택홀(605)들을 형성한다. 제2포토레지스트 패턴(560)을 식각 마스크로 제2하드 마스크층(550)을 식각하여 제2하드 마스크을 형성하고, 이를 식각 마스크로 이용하여 층간 절연층(401, 402)을 선택적으로 식각한다. 제3비트라인콘택홀(605)은 PMOS 영역의 반도체 기판(100) 표면을 노출하게 식각 종료된다.
이후에, 제3비트라인콘택홀(605) 바닥의 반도체 기판(100) 부분에 p형 불순물을 주입하는 제2이온주입을 수행한다. 이에 따라, 반도체 기판(100) 부분에 p형 불순물층(150)이 주입되고, p형 불순물층(150)은 후속되는 제3비트라인콘택과 반도체 기판(100)의 계면 접촉 저항을 개선하게 된다. 이러한 제2이온주입 과정에서, 제1비트라인콘택홀(601) 및 제2비트라인콘택홀(603)은 제2하드 마스크층(550)이나 제2포토레지스트 패턴(560)에 의해 차폐된 상태이게 된다. 따라서, 제2이온주입은 제3비트라인콘택홀(605)에 의해 노출되는 반도체 기판(100) 부분에만 선택적으로 이루어지게 된다. 이에 따라, 별도의 이온주입용 마스크의 도입없이 제3비트라인콘택홀(605)의 바닥에 노출된 반도체 기판(100) 부분에 p형 불순물층(160)을 선택적으로 제2이온주입할 수 있다. 이후에, 제2포토레지스트 패턴(560)을 스트립하고, 이러한 스트립 과정에서 제2하드 마스크(550) 또한 함께 제거될 수 있다. 연후에, 식각 후 세정을 수행한다.
도 7을 참조하면, 제1, 제2 및 제3비트라인콘택홀(610, 603, 605)들을 채우는 도전층, 예컨대, 텅스텐(W)층을 형성하고 화학기계적연마(CMP) 등으로 평탄화하여, 제1, 제2 및 제3비트라인콘택(700)들을 형성한다.
상술한 바와 같은 본 발명의 실시예는, 비트라인콘택홀을 형성한 직후에 비트라인콘택의 접촉 저항 개선을 위한 불순물 이온주입 과정을 수행함으로써, 비트라인콘택홀 형성과 이온주입에 요구되는 마스크의 수를 절반으로 줄일 수 있다. 예컨대, 셀 영역과 NMOS 영역에 배치될 제1 및 제2비트라인콘택홀들을 함께 형성한 후, 제2비트라인콘택홀 바닥에 n형 불순물을 제1이온주입하고, PMOS 영역에 배치될 제3비트라인콘택홀을 형성한 후 바닥에 p형 불순물을 제2이온주입함으로써, 제1 및 제2이온주입 과정에 이온주입용 마스크의 도입을 생략할 수 있다. 따라서, 전체 공정 과정이 보다 단순화되어, 생산성의 증가 및 원가 절감을 구현할 수 있다.
100...반도체 기판 401, 402...층간 절연층
510, 560...포토레지스트 패턴 511...RELACS 확장부
601, 603, 605...비트라인콘택홀 700...비트라인콘택
800, 900...포토 마스크.

Claims (10)

  1. 셀(cell) 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역을 포함하는 반도체 기판 상에 층간 절연층을 형성하는 단계;
    상기 셀 영역에 배치될 제1비트라인콘택홀들 및 상기 엔모스 영역에 배치될 제2비트라인콘택홀들을 상기 층간 절연층을 관통하게 형성하는 단계;
    상기 제2비트라인콘택홀들의 바닥에 열린 상기 반도체 기판 표면 부분에 n형 불순물을 주입하는 제1이온주입 단계;
    상기 피모스 영역에 배치될 제3비트라인콘택홀들을 상기 층간 절연층을 관통하게 형성하는 단계;
    상기 제3비트라인콘택홀의 바닥에 열린 상기 반도체 기판 표면 부분에 p형 불순물을 주입하는 제2이온주입 단계; 및
    상기 제1, 제2 및 제3비트라인콘택홀들을 채우는 도전층을 형성하는 단계를 포함하는 반도체 소자의 비트라인콘택 형성방법.
  2. 제1항에 있어서,
    상기 반도체 기판 상에 게이트(gate)들을 형성하는 단계;
    상기 게이트들을 덮게 상기 층간 절연층의 제1하부층을 형성하는 단계;
    상기 셀 영역 상의 상기 제1하부층을 관통하는 랜딩 플러그(landing plug)들을 형성하는 단계; 및
    상기 랜딩 플러그 및 상기 제1하부층 상에 상기 층간 절연층의 제2하부층을 형성하는 단계를 포함하고,
    상기 제1이온주입 시 상기 랜딩 플러그는 상기 셀 영역으로의 상기 n형 불순물의 주입을 차단하는 반도체 소자의 비트라인콘택 형성방법.
  3. 셀(cell) 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역을 포함하는 반도체 기판 상에 층간 절연층을 형성하는 단계;
    상기 셀 영역에 배치될 제1비트라인콘택홀들 및 상기 엔모스 영역에 배치될 제2비트라인콘택홀들의 레이아웃(layout)을 가지는 제1포토마스크를 준비하는 단계;
    상기 제1포토마스크를 이용하는 제1노광 과정으로 상기 층간 절연층 상에 제1포토레지스트 패턴을 형성하는 단계;
    상기 제1포토레지스트 패턴을 이용하는 제1식각 과정으로 상기 층간 절연층을 관통하게 상기 제1비트라인콘택홀 및 상기 제2비트라인콘택홀들을 형성하는 단계;
    상기 제1비트라인콘택홀의 바닥에 열린 상기 반도체 기판 표면 부분에 n형 불순물을 주입하는 제1이온주입 단계;
    상기 피모스 영역에 배치될 제3비트라인콘택홀들의 레이아웃을 가지는 제2포토마스크를 준비하는 단계;
    상기 제2포토마스크를 이용하는 제2노광 과정으로 상기 층간 절연층 상에 제2포토레지스트 패턴을 형성하는 단계;
    상기 제2포토레지스트 패턴을 이용하는 제2식각 과정으로 상기 층간 절연층을 관통하는 상기 제3비트라인콘택홀들을 형성하는 단계;
    상기 피모스 비트라인콘택홀의 바닥에 열린 상기 반도체 기판 표면 부분에 p형 불순물을 주입하는 제2이온주입 단계; 및
    상기 제1, 제2 및 제3비트라인콘택홀들을 채우는 도전층을 형성하는 단계를 포함하는 반도체 소자의 비트라인콘택 형성방법.
  4. 제3항에 있어서,
    상기 반도체 기판 상에 게이트(gate)들을 형성하는 단계;
    상기 게이트들을 덮게 상기 층간 절연층의 제1하부층을 형성하는 단계;
    상기 셀 영역 상의 상기 제1하부층을 관통하는 랜딩 플러그(landing plug)들을 형성하는 단계; 및
    상기 랜딩 플러그 및 상기 제1하부층 상에 상기 층간 절연층의 제2하부층을 형성하는 단계를 포함하고,
    상기 제1이온주입 시 상기 랜딩 플러그는 상기 셀 영역으로의 상기 n형 불순물의 주입을 차단하는 반도체 소자의 비트라인콘택 형성방법.
  5. 제3항에 있어서,
    상기 제1노광 과정은
    컨벤셔널 조명계(conventional illumination) 사용하여 상기 제1포토마스크의 레이아웃을 상기 제1포토레지스트 패턴에 전사되게 건식 ArF 과정으로 수행되는 반도체 소자의 비트라인콘택 형성 방법.
  6. 제3항에 있어서,
    상기 제1포토레지스트 패턴에 측벽에 알이엘에이씨에스(RELACS)의 확장부를 부착하여 상기 제1포토레지스트 패턴에 의해 열리는 폭을 줄이는 단계를 더 포함하는 반도체 소자의 비트라인콘택 형성 방법.
  7. 제3항에 있어서,
    상기 제1포토레지스트 패턴을 형성하기 이전에
    상기 층간 절연층 상에 상기 제1식각 과정에서 식각 마스크로 이용될 제1하드 마스크(hard mask)층를 카본(carbon)층을 포함하여 형성하는 단계를 더 포함하는 반도체 소자의 비트라인콘택 형성방법.
  8. 제7항에 있어서,
    상기 제1식각 과정은
    상기 제1포토레지스트 패턴을 식각 마스크로 상기 제1하드 마스크층을 식각하여 제1하드 마스크를 형성하는 단계;
    상기 제1하드 마스크에 노출된 상기 층간 절연층 부분을 선택적으로 식각하는 단계; 및
    상기 제1포토레지스트 패턴 및 제1하드 마스크를 스트립(strip) 제거하는 단계를 포함하는 반도체 소자의 비트라인콘택 형성방법.
  9. 제3항에 있어서,
    상기 제1 및 제2비트라인콘택홀 측벽에 실리콘질화물의 스페이서(spacer)를 형성하는 단계를 더 포함하는 반도체 소자의 비트라인콘택 형성방법.
  10. 제3항에 있어서,
    상기 제2포토레지스트 패턴을 형성하기 이전에
    상기 층간 절연층 상에 상기 제2식각 과정에서 식각 마스크로 이용될 제2하드 마스크(hard mask)층를 카본(carbon)층을 포함하여 형성하는 단계를 더 포함하는 반도체 소자의 비트라인콘택 형성방법.


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