KR20110126026A - Integrator circuit with inverting integrator and non-inverting integrator - Google Patents
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Abstract
Description
본 발명은 적분회로에 관한 것으로서, 특히 잡음(noise)에 강한 적분회로에 관한 것이다. The present invention relates to an integrating circuit, and more particularly, to an integrating circuit resistant to noise.
액정 표시 장치(liquid crystal display), 유기 발광 표시 장치(organic light emitting display) 등의 표시 장치, 휴대용 전송 장치, 그 밖의 정보 처리 장치 등은 다양한 입력 장치를 이용하여 기능을 수행한다. 최근, 이러한 입력 장치로서 터치스크린(touch screen) 장치가 휴대폰, 스마트폰, 팜 사이즈 PC(Palm-Size PC), ATM(Automated Teller Machine) 기기 등에 많이 사용되고 있다.Display devices such as liquid crystal displays, organic light emitting displays, portable transmission devices, and other information processing devices perform functions using various input devices. Recently, as such an input device, a touch screen device is widely used for a mobile phone, a smart phone, a palm-size PC, an automated teller machine (ATM) device, and the like.
터치스크린은 화면 위에 손가락 또는 터치 펜(touch pen, stylus) 등을 접촉해 문자를 쓰거나 그림을 그리고, 아이콘을 실행시켜 원하는 명령을 수행시킨다. 터치스크린 장치는 손가락 또는 터치 펜 등이 화면에 접촉하였는지 여부 및 접촉 위치 정보를 알아낼 수 있다.The touch screen touches a finger or a touch pen (stylus) on the screen to write a character, draw a picture, or execute an icon to execute a desired command. The touch screen device may find out whether the finger or the touch pen touches the screen and the contact position information.
이와 같은 터치스크린은 터치를 감지하는 방법에 따라 크게 저항막 방식(resistive type) 및 정전 용량 방식(capacitive type)으로 분류할 수 있다.Such touch screens can be largely classified into a resistive type and a capacitive type according to a method of sensing a touch.
저항막 방식의 터치스크린은 유리나 투명 플라스틱판 위에 저항 성분의 물질을 코팅하고 그 위에 폴리에스테르 필름을 덮어씌운 구조를 가진다. 저항막 방식의 터치스크린은 스크린을 터치하는 경우 변하는 저항값의 변화를 검출하여 터치 지점을 감지한다. 저항막 방식 터치스크린은 압력이 약한 경우 감지를 하지 못하는 단점을 가진다.The resistive touch screen has a structure in which a resistive material is coated on a glass or transparent plastic plate and a polyester film is covered thereon. The resistive touch screen detects a touch point by detecting a change in resistance value when the screen is touched. The resistive touch screen has a disadvantage in that it cannot detect when the pressure is weak.
반면, 정전 용량 방식의 터치스크린은 유리나 투명 플라스틱의 양면 또는 일면에 전극을 형성하고 두 전극 사이에 전압을 인가한 후, 손가락 등의 물체가 스크린에 접촉하는 경우 변하는 두 전극 사이의 커패시턴스 변화량을 분석하여 터치 지점을 감지한다. On the other hand, in the capacitive touch screen, electrodes are formed on both sides or one side of glass or transparent plastic, voltage is applied between the two electrodes, and the amount of capacitance change between two electrodes that changes when an object such as a finger contacts the screen is analyzed. To detect the touch point.
정전 용량 방식의 터치스크린에서 터치 지점을 감지하기 위해서는 한 개 또는 두 개의 전극 사이에 형성되는 커패시턴스를 측정하기 위한 회로가 필요하다. 이러한 커패시턴스 측정회로는 각종 회로, 또는 소자의 커패시턴스를 측정하기 위하여 주로 사용되었는데, 최근에는 각종 휴대용 장치가 터치 입력 인터페이스를 제공함에 따라 사용자의 접촉 및 접근을 감지할 수 있는 커패시턴스 측정회로의 적용 범위가 확대되고 있다.In order to detect a touch point in a capacitive touch screen, a circuit for measuring capacitance formed between one or two electrodes is required. Such capacitance measurement circuits have been mainly used to measure capacitances of various circuits or devices. Recently, as a variety of portable devices provide a touch input interface, a range of application of capacitance measurement circuits capable of detecting a user's contact and proximity has been applied. It is expanding.
종래 휴대폰 등의 터치스크린에 사용되는 커패시턴스 측정회로는 주변 환경 변화에 따라 야기되는 다양한 노이즈에 의해 오동작을 일으키는 문제점이 있었다.Capacitance measurement circuits used in conventional touch screens such as mobile phones have a problem that causes malfunctions due to various noises caused by changes in the surrounding environment.
본 발명을 통해 잡음(noise)에 강한 적분회로(integrator circuit)를 제공하고자 한다. 또한, 본 발명에 따른 적분회로를 터치스크린(touch screen)의 입력을 감지하는 감지부(sensor block)에 적용함으로써 터치입력으로부터 발생하는 잡음에 의한 입력 감지 오류(sensing error)를 감소시키고자 한다. It is an object of the present invention to provide an integrator circuit resistant to noise. In addition, by applying an integrating circuit according to the present invention to a sensor block for sensing an input of a touch screen, an input sensing error due to noise generated from a touch input is reduced.
본 발명의 범위가 상술한 과제에 의해 제한되는 것은 아니다.The scope of the present invention is not limited by the above-mentioned subject.
상술한 과제를 해결하기 위한 본 발명의 일 양상에 따른 적분회로가 제공된다. 이 적분회로는, 제1 연산증폭기(OA1), 제2 연산증폭기(OA2), 및 커패시터(Cij)를 포함하며, 상기 제1 연산증폭기 및 상기 제2 연산증폭기의 반전 입력단자는 각각 제1 스위치(S1) 및 제2 스위치(S2)를 통해 상기 커패시터의 제1 단자에 연결되어 있으며, 상기 커패시터의 제2 단자는 제3 스위치(S1') 및 제4 스위치(S2')를 통해 제1 전위 및 제2 전위에 연결되어 있고, 상기 제1 연산증폭기의 반전 입력단자와 출력단자는 제1 피드백 커패시터(Cfb1)를 통해 서로 연결되어 있고, 상기 제2 연산증폭기의 반전 입력단자와 출력단자는 제2 피드백 커패시터(Cfb2)를 통해 서로 연결되어 있으며, 상기 제1 연산증폭기 및 상기 제2 연산증폭기의 비반전 입력단자는 각각 상기 제3 전위에 연결되어 있다. An integrating circuit according to an aspect of the present invention for solving the above problems is provided. The integrating circuit includes a first operational amplifier OA1, a second operational amplifier OA2, and a capacitor Cij, and the inverting input terminals of the first operational amplifier and the second operational amplifier are first switches, respectively. It is connected to the first terminal of the capacitor through the (S1) and the second switch (S2), the second terminal of the capacitor is the first potential through the third switch (S1 ') and the fourth switch (S2') And an inverting input terminal and an output terminal of the first operational amplifier are connected to each other through a first feedback capacitor Cfb1, and the inverting input terminal and the output terminal of the second operational amplifier are second feedback. The non-inverting input terminals of the first operational amplifier and the second operational amplifier are connected to the third potential through the capacitor Cfb2.
이때, 상기 제3 전위는 상기 제2 전위와 동일할 수 있다.In this case, the third potential may be the same as the second potential.
이때, 상기 제1 연산증폭기의 반전 입력단자와 출력단자 사이 및 상기 제2 연산증폭기의 반전 입력단자와 출력단자 사이에는 각각 스위치(S3, S3')가 병렬로 연결되어 있을 수 있다.In this case, switches S3 and S3 'may be connected in parallel between the inverting input terminal and the output terminal of the first operational amplifier and the inverting input terminal and the output terminal of the second operational amplifier, respectively.
이때, 상기 제1 스위치 및 상기 제3 스위치는 제1 클록에 의해 구동되고, 상기 제2 스위치 및 상기 제4 스위치는 제2 클록에 의해 구동될 수 있다.In this case, the first switch and the third switch may be driven by a first clock, and the second switch and the fourth switch may be driven by a second clock.
이때, 상기 제1 클록과 상기 제2 클록의 온(on) 구간은 시간 축 상에서 서로 번갈아 나타날 수 있다. 이때, 제1 클록의 온 구간의 일부와 제2 클록의 온 구간의 일부는 동일한 시간에 존재할 수도 있다. 또는, 이와 달리, 제1 클록과 제2 클록 중 어느 하나가 온 상태인 경우에는 다른 하나는 오프 상태일 수 있다.In this case, the on periods of the first clock and the second clock may alternate with each other on the time axis. In this case, a part of the on period of the first clock and a part of the on period of the second clock may exist at the same time. Alternatively, when either one of the first clock and the second clock is in an on state, the other may be in an off state.
본 발명의 다른 양상에 따른 회로로서, 동작패턴과 감지패턴이 형성된 커패시티브 방식의 터치스크린의 입력을 감지하는 회로가 제공된다. 이 회로는 제1 연산증폭기, 및 제2 연산증폭기를 포함하고, 상기 감지패턴은 제1 스위치 및 제2 스위치를 통해 각각 상기 제1 연산증폭기의 반전 입력단자 및 상기 제2 연산증폭기의 반전 입력단자에 연결되어 있고, 상기 동작패턴은 제3 스위치 및 제4 스위치를 통해 제1 전위 및 제2 전위에 연결되어 있고, 상기 제1 연산증폭기의 반전 입력단자와 출력단자는 제1 피드백 커패시터를 통해 서로 연결되어 있고, 상기 제2 연산증폭기의 반전 입력단자와 출력단자는 제2 피드백 커패시터를 통해 서로 연결되어 있으며, 상기 제1 연산증폭기 및 상기 제2 연산증폭기의 비반전 입력단자는 각각 상기 제2 전위에 연결되어 있다. As a circuit according to another aspect of the present invention, a circuit for sensing an input of a capacitive touch screen having an operation pattern and a sensing pattern is provided. The circuit includes a first operational amplifier and a second operational amplifier, and the sensing pattern is inverted input terminal of the first operational amplifier and an inverting input terminal of the second operational amplifier through a first switch and a second switch, respectively. Is connected to the first potential and the second potential through a third switch and a fourth switch, and the inverting input terminal and the output terminal of the first operational amplifier are connected to each other through a first feedback capacitor. The inverting input terminal and the output terminal of the second operational amplifier are connected to each other through a second feedback capacitor, and the non-inverting input terminals of the first operational amplifier and the second operational amplifier are connected to the second potential, respectively. It is.
이때, 상기 제1 스위치 및 상기 제3 스위치는 제1 클록에 의해 구동되고, 상기 제2 스위치 및 상기 제4 스위치는 제2 클록에 의해 구동될 수 있다.In this case, the first switch and the third switch may be driven by a first clock, and the second switch and the fourth switch may be driven by a second clock.
본 발명의 또 다른 양상에 따른 스위치드 커패시터 적분회로가 제공된다. 이 회로는, 반전 스위치드 커패시터 적분회로(inverting switched capacitor integrator circuit), 및 상기 반전 스위치드 커패시터 적분회로에 연결된 비반전 스위치드 커패시터 적분회로(non-inverting switched capacitor integrator)를 포함하며, 상기 반전 스위치드 커패시터 적분회로의 샘플링 커패시터(sampling capacitor)와 상기 비반전 스위치드 커패시터 적분회로의 샘플링 커패시터는 동일한 커패시터다.In accordance with another aspect of the present invention, a switched capacitor integrating circuit is provided. The circuit includes an inverted switched capacitor integrator circuit, and a non-inverting switched capacitor integrator coupled to the inverted switched capacitor integrator circuit, wherein the inverted switched capacitor integrator circuit is included. The sampling capacitor of and the sampling capacitor of the non-inverted switched capacitor integrating circuit are the same capacitor.
이때, 상기 반전 스위치드 커패시터 적분회로는 상기 샘플링 커패시터에 충전된 전압을 적분하여 음의 전압을 출력하도록 되어 있고, 상기 비반전 스위치드 커패시터 적분회로는 상기 샘플링 커패시터에 충전된 전압을 적분하여 양의 값을 출력하도록 되어 있을 수 있다.In this case, the inverted switched capacitor integrating circuit is configured to output a negative voltage by integrating the voltage charged in the sampling capacitor, and the non-inverted switched capacitor integrating circuit integrates the voltage charged in the sampling capacitor to obtain a positive value. It may be intended to output.
이때, 상기 반전 스위치드 커패시터 적분회로의 적분 시구간의 적어도 일부는 상기 비반전 스위치드 커패시터 적분회로의 적분 시구간과 겹치지 않을 수 있다.In this case, at least a part of the integral time period of the inverted switched capacitor integrating circuit may not overlap with the integral time period of the non-inverted switched capacitor integrating circuit.
이때, 상기 샘플링 커패시터는 커패시티브 방식의 터치스크린에 형성된 감지패턴과 동작패턴에 의해 형성된 것일 수 있다.In this case, the sampling capacitor may be formed by a sensing pattern and an operation pattern formed on the capacitive touch screen.
이때, 상기 샘플링 커패시터의 두 개의 단자 중 상기 반전 스위치드 커패시터 적분기의 증폭기 및 상기 비반전 스위치드 커패시터 적분기의 증폭기 쪽 단자에는 유선 또는 무선으로 유입되는 잡음원(noise source)이 연결되어 있을 수 있다.In this case, a noise source flowing in a wired or wireless manner may be connected to an amplifier terminal of the inverted switched capacitor integrator and an amplifier terminal of the non-inverted switched capacitor integrator among two terminals of the sampling capacitor.
본 발명의 또 다른 양상에 따른 적분회로가 제공된다. 이 회로는 커패시터, 상기 커패시터를 충전 및 방전시키도록 상기 커패시터에 연결된 충방전 회로, 상기 충방전 회로에 연결된 반전 적분회로, 및 상기 충방전 회로에 연결된 비반전 적분회로를 포함한다.An integrating circuit in accordance with another aspect of the present invention is provided. The circuit includes a capacitor, a charge / discharge circuit connected to the capacitor to charge and discharge the capacitor, an inverting integral circuit connected to the charge / discharge circuit, and a non-inverting integral circuit connected to the charge / discharge circuit.
이때, 상기 반전 적분회로는 상기 커패시터에 충전된 전압을 적분하여 음의 전압을 출력하도록 되어 있고, 상기 비반전 적분회로는 상기 커패시터에 충전된 전압을 적분하여 양의 값을 출력하도록 되어 있을 수 있다.In this case, the integrating integrating circuit may be configured to output a negative voltage by integrating the voltage charged in the capacitor, and the non-inverting integrating circuit may be configured to output a positive value by integrating the voltage charged in the capacitor. .
이때, 상기 커패시터는 커패시티브 방식의 터치스크린에 형성된 감지패턴과 동작패턴에 의해 형성된 것일 수 있다.In this case, the capacitor may be formed by a sensing pattern and an operation pattern formed on the capacitive touch screen.
이때, 상기 커패시터의 양 단자 중 상기 반전 적분회로 및 비반전 적분회로 쪽에 연결된 일 단자에는 유선 또는 무선으로 유입되는 잡음원(noise source)이 연결되어 있을 수 있다.In this case, a noise source flowing in a wired or wireless manner may be connected to one terminal of both terminals of the capacitor connected to the inverting integrating circuit and the non-inverting integrating circuit.
이때, 상기 반전 적분회로의 적분 시구간의 적어도 일부는 상기 비반전 적분회로의 적분 시구간과 겹치지 않을 수 있다.In this case, at least a part of the integral time period of the inverted integral circuit may not overlap the integral time period of the non-inverted integral circuit.
이때, 상기 커패시터는 커패시티브 방식의 터치스크린에 형성된 감지패턴과 동작패턴에 의해 형성된 것일 수 있다.In this case, the capacitor may be formed by a sensing pattern and an operation pattern formed on the capacitive touch screen.
이때, 상기 커패시터의 양 단자 중 상기 제1 연산증폭기 및 제2 연산증폭기 쪽에 연결된 일 단자는 상기 감지패턴에 대응될 수 있다.In this case, one terminal connected to the first operational amplifier and the second operational amplifier of both terminals of the capacitor may correspond to the sensing pattern.
이때, 상기 감지패턴은 상기 동작패턴보다 상기 터치스크린의 외부에 배치되어 있을 수 있다.In this case, the sensing pattern may be disposed outside the touch screen than the operation pattern.
이때, 상기 커패시터의 양 단자 중 상기 제1 연산증폭기 및 제2 연산증폭기 쪽에 연결된 일 단자에는 유선 또는 무선으로 유입되는 잡음원(noise source)이 연결되어 있을 수 있다.In this case, a noise source flowing in a wired or wireless manner may be connected to one terminal of both terminals of the capacitor connected to the first operational amplifier and the second operational amplifier.
본 발명의 또 다른 양상에 의한 적분회로가 제공된다. 이 적분회로는 제1 연산증폭기, 제2 연산증폭기 및 커패시터를 포함한다. 이때, 상기 제1 연산증폭기 및 상기 제2 연산증폭기의 반전 입력단자는 상기 커패시터의 제1 단자에 연결되어 있으며, 상기 제1 연산증폭기의 반전 입력단자와 출력단자는 직렬 연결된 제1 스위치와 제1 피드백 커패시터를 통해 서로 연결되어 있고, 상기 제2 연산증폭기의 반전 입력단자와 출력단자는 직렬 연결된 제2 스위치와 제2 피드백 커패시터를 통해 서로 연결되어 있고, 상기 커패시터의 제2 단자는 제3 스위치 및 제4 스위치를 통해 제1 전위 및 제2 전위에 연결되어 있으며, 상기 제1 연산증폭기 및 상기 제2 연산증폭기의 비반전 입력단자는 각각 상기 제3 전위에 연결되어 있다. An integrating circuit in accordance with another aspect of the present invention is provided. This integrating circuit includes a first operational amplifier, a second operational amplifier, and a capacitor. In this case, the inverting input terminals of the first operational amplifier and the second operational amplifier are connected to the first terminal of the capacitor, and the inverting input terminal and the output terminal of the first operational amplifier are connected in series with the first switch and the first feedback. Connected to each other through a capacitor, the inverting input terminal and the output terminal of the second operational amplifier are connected to each other through a second switch and a second feedback capacitor connected in series, and the second terminal of the capacitor is connected to the third switch and the fourth It is connected to the first potential and the second potential via a switch, and the non-inverting input terminals of the first operational amplifier and the second operational amplifier are respectively connected to the third potential.
이때, 상기 제3 전위는 상기 제2 전위와 동일할 수 있다.In this case, the third potential may be the same as the second potential.
이때, 상기 제1 연산증폭기의 반전 입력단자와 출력단자 사이 및 상기 제2 연산증폭기의 반전 입력단자와 출력단자 사이에는 각각 스위치(S3, S3')가 병렬로 연결되어 있을 수 있다.In this case, switches S3 and S3 'may be connected in parallel between the inverting input terminal and the output terminal of the first operational amplifier and the inverting input terminal and the output terminal of the second operational amplifier, respectively.
지금까지, ‘과제의 해결 수단’에서 괄호() 안에 표기한 내용은 본 발명의 이해를 돕기 위한 것이며, 본 발명의 범위를 제한하기 위한 것이 아니다.Until now, the contents in parentheses () in the "solution of the problem" is to help the understanding of the present invention, not to limit the scope of the present invention.
본 발명에 의해 잡음에 강한 적분회로가 제공될 수 있다. 또한, 이 적분회로를 터치스크린의 입력을 감지하는 감지부에 적용함으로써 터치입력으로부터 발생하는 잡음에 의한 입력 감지 오류를 감소시킬 수 있다.By the present invention, an integrated circuit resistant to noise can be provided. In addition, by applying the integration circuit to the sensing unit for sensing the input of the touch screen, it is possible to reduce an input sensing error due to noise generated from the touch input.
본 발명의 범위가 상술한 효과에 의해 제한되는 것은 아니다.The scope of the present invention is not limited by the above-mentioned effects.
도 1 내지 도 4는 본 발명의 일 실시예가 적용될 수 있는 터치스크린 장치의 구조의 예를 나타낸다.
도 5는 본 발명의 일 실시예에 따른, 터치스크린을 구동하는 데에 사용될 수 있는 구동회로를 설명하기 위한 개략도이다.
도 6 및 본 발명의 일 실시예에 따른 적분장치의 구조를 나타낸 것이다.
도 7은 본 발명의 일 실시예에 따른 적분장치의 각 노드에서의 시간에 따른 상태를 나타낸 타이밍 다이어그램이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 적분장치의 구조를 나타낸 것이다.
도 11 내지 도 14는 본 발명에 따른 실시예에 따른 적분장치에 유입될 수 있는 잡음이 제거되는 원리를 설명하기 위한 것이다.
도 15는, 본 발명의 일 실시예에 따른 적분장치의 잡음에 대한 주파수 응답을 나타낸 것이다.
도 16은 본 발명의 일 실시예에 사용될 수 있는 반전 적분회로의 일 예를 나타낸 것이다.
도 17는 본 발명의 일 실시예에 사용될 수 있는 비반전 적분회로의 일 예를 나타낸 것이다.
도 18 및 도 19는 본 발명의 다른 실시예에 따른 적분회로를 설명한 것이다.
도 20는 본 발명의 일 실시예에 따른 적분장치의 동작을 시뮬레이션한 결과를 도시한 것이다.1 to 4 show examples of the structure of a touch screen device to which an embodiment of the present invention can be applied.
5 is a schematic diagram illustrating a driving circuit that can be used to drive a touch screen according to an embodiment of the present invention.
Figure 6 and shows the structure of the integrator according to an embodiment of the present invention.
7 is a timing diagram showing a state over time at each node of the integrator according to an embodiment of the present invention.
8 to 10 show the structure of the integrator according to an embodiment of the present invention.
11 to 14 are for explaining the principle that the noise that can be introduced into the integrator according to the embodiment of the present invention is removed.
Figure 15 shows the frequency response to the noise of the integrator according to an embodiment of the present invention.
16 shows an example of an inversion integral circuit that can be used in an embodiment of the present invention.
17 shows an example of a non-inverting integral circuit that can be used in an embodiment of the present invention.
18 and 19 illustrate an integration circuit according to another embodiment of the present invention.
20 illustrates the results of simulating the operation of the integrator according to an embodiment of the present invention.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이하에서 사용되는 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. The terms used below are merely for referring to specific embodiments, and are not intended to limit the present invention. Also, the singular forms used below include the plural forms unless the phrases clearly indicate the opposite meanings.
도 1은 본 발명의 일 실시예가 적용될 수 있는 터치스크린 장치를 나타낸다.1 illustrates a touch screen device to which an embodiment of the present invention can be applied.
도 1에 도시한 바와 같이, 터치스크린 장치는 터치 패널(100), 커패시턴스 측정회로(200) 및 터치 판별부(300)를 포함할 수 있다. As illustrated in FIG. 1, the touch screen device may include a
터치 패널(100)은 서로 절연되어 형성되는 다수의 동작 신호선(X1, X2, X3, ...,Xn)과 다수의 감지 신호선(Y1, Y2, Y3, ...,Yn)을 포함할 수 있다. 도 1에서는 편의상 동작 신호선과 감지 신호선을 각각 선으로 표시하였으나, 실제로는 전극패턴으로 구현될 수 있다. 본 명세서에서, 감지 신호선은 감지 라인, 감지선, 감지 전극 등의 용어와 혼용될 수 있고, 동작 신호선은 동작 라인, 동작선, 동작 전극 등의 용어와 혼용될 수 있다. 또한, 도 1에서는 다수의 동작 신호선과 다수의 감지 신호선이 서로 절연되어 교차하는 것으로 표시하였으나, 본 발명이 이에 한정되는 것은 아니며 동작 신호선과 감지 신호선이 교차하지 않을 수도 있다.The
터치 지점을 나타내는 센싱 노드(110)는 하나의 감지 신호선과 하나의 동작 신호선에 의해 정의되며, 각 센싱 노드(110)는 노드 커패시터(112)를 포함할 수 있다. 노드 커패시터(112)는 서로 절연되어 분리되는 동작 신호선과 감지 신호선에 의해 형성될 수 있다. 도 1에서는 i번째 동작신호선과 j번째 감지 신호선에 의해 형성되는 노드 커패시터(112)의 커패시턴스를 Cij로 표기하였다.The
커패시턴스 측정회로(200)는 다수의 동작 신호선(X1, X2, X3, ...,Xn)과 다수의 감지 신호선(Y1, Y2, Y3, ...,Yn)에 전기적으로 연결되어, 각 노드 커패시터(112)의 커패시턴스(Cij)를 측정하도록 되어 있다.The
터치 판별부(300)는 커패시턴스 측정회로(200)에 의해 측정된 각 노드 커패시터의 커패시턴스에 기초하여, 커패시턴스의 변화량을 분석하여 사용자가 입력한 터치 지점을 감지하도록 되어 있다.The
도 2는 도 1의 터치스크린 장치의 개념을 구현한 일 예를 나타낸 것이다.2 illustrates an example of implementing the concept of the touch screen device of FIG. 1.
도 2는 물체의 터치 유무를 판단하기 위한 전체 터치스크린 장치에 있어서, 동작 회로와 부가적인 장치들 이외에 직접 터치가 이루어지는 터치스크린 패널의 동작을 설명하기 위한 개념적 구조도이다. 감지패턴(100)과 동작패턴(101)은 도전성 물질로 이루어질 수 있으며, 감지패턴(100)과 동작패턴(101)은 터치스크린 동작 회로와 부가적 장치들에 직접 전극으로 연결이 되어 터치의 유무를 판단할 때 사용될 수 있다. 따라서 감지패턴(100)과 동작패턴(101)의 모양에 따라 다양한 터치스크린 패널을 만들 수 있게 된다. 감지패턴(100)과 동작패턴(101) 사이에는 유전체(102)가 존재할 수 있다. 따라서 도전성 물질로 이루어진 감지패턴(100)과 동작패턴(101)은 그 사이에 유전체(102)를 가지고 있는 축전기(커패시터)를 형성하게 된다. 감지패턴(100), 동작패턴(101), 및 유전체(102)를 포함하는 터치스크린 패널을 보호하기 위해 감지패턴(100) 위에 보호 윈도우(103)가 존재할 수 있다. 보호 윈도우(103) 위에 터치하는 물체가 존재하게 되면 터치스크린 패널의 감지패턴(100)과 동작패턴(101) 사이의 커패시턴스에 변화가 일어날 수 있다.FIG. 2 is a conceptual structural diagram illustrating an operation of a touch screen panel in which a direct touch is made in addition to an operation circuit and additional devices in the entire touch screen device for determining whether an object is touched. The
도 3은 도 2의 터치스크린 장치의 개념적 구조도를 평면도로서 표시한 것이다.3 is a conceptual structural diagram of the touch screen device of FIG. 2 as a plan view.
도 3의 (a)는 감지패턴(100)과 동작패턴(101)을 동시에 나타낸 것이고, 도 3의 (b)는 감지패턴(100)을, 그리고 도 3의 (c)는 동작패턴(101)을 나타낸 것이다.3A illustrates the
터치스크린 장치에는 넓은 직사각형 형태로 되어있는 다수 개의 동작패턴(101)이 형성되어 있다. 동작패턴(101)에 전압이 가해지게 되면 감지패턴(100)과 동작패턴(101) 사이에는 전기장이 생기게 된다. 감지패턴(100)은 동작패턴(101)에 비해 상대적으로 가는 모양으로 되어있을 수 있다. 따라서 동작패턴(101)에 전압이 걸릴 때에, 감지패턴(100)이 동작패턴(101)에 비해 작은 면적을 가지고 있기 때문에 감지패턴(100)이 동작패턴(101)을 다 가리지 못하게 된다. 상술한 전기장이 동작패턴(101)에서 감지패턴(100) 방향으로 나오게 되는데 이 전기장은 터치가 일어나지 않았을 때는 감지패턴(100)으로 흘러 들어가지만 터치가 이루어질 때에는 터치된 물체로 흘러 들어가게 되어 감지패턴(100)은 동작패턴(101) 사이에 형성되는 전기장이 변화하게 된다. 이 변화는 감지패턴(100)이 동작패턴(101) 사이에 형성되는 커패시턴스의 변화로 귀결되며, 이러한 커패시턴스의 값을 감지 장치에서 감지함으로써 터치 유무를 판단할 수 있다.A plurality of
도 3에 의한 패턴은 본 발명의 이해를 돕기 위하여, 다양한 터치스크린의 전극패턴 중 하나를 예시한 것이며, 이 예시에 의해 본 발명의 범위가 한정되지 않는다는 것을 이해할 수 있다.The pattern according to FIG. 3 illustrates one of electrode patterns of various touch screens in order to help understanding of the present invention, and it can be understood that the scope of the present invention is not limited by this example.
도 4는 도 3의 절취선(203)에 따른 수직 구조를 나타낸 것이다.4 illustrates a vertical structure along the
도 4를 참조하면, 동작패턴(101)에 전압이 가해졌을 때 터치의 유무를 판단하게 되는 것은 점선으로 나타낸 전기장이 보호 윈도우(103) 위로 나오게 되는 부분, 즉 감지패턴(100)이 동작패턴(101)에서 나오는 전기장을 덮지 못하는 영역에서 터치 입력이 이루어진 경우, 이 영역을 통과하여 감지패턴(100)으로 들어가도록 되어 있던 전기장의 경로가 달라짐으로 인해 감지패턴(100)이 동작패턴(101)으로 이루어진 커패시터에 축적되는 전하량이 줄어들게 되어 물체가 터치된 것으로 판단하게 된다. Referring to FIG. 4, when a voltage is applied to the
지금까지, 터치스크린에서 터치 입력이 이루어졌는지 여부를 검출하기 위한 원리 중 하나를 설명하였다. 이하, 상술한 커패시턴스의 변화를 측정하는 데에 사용될 수 있는 본 발명의 실시예에 대하여 설명한다.So far, one of the principles for detecting whether a touch input is made in the touch screen has been described. Hereinafter, an embodiment of the present invention that can be used to measure the change in capacitance described above will be described.
도 5는 본 발명의 일 실시예에 따른 터치스크린을 구동하는 데에 사용될 수 있는 구동회로를 설명하기 위한 개략도이다.5 is a schematic diagram illustrating a driving circuit that may be used to drive a touch screen according to an embodiment of the present invention.
도 5에 도시한 바와 같이, 구동회로(10)는 충방전회로(11), 센싱부(12), 및 커패시터(Cij)를 포함할 수 있다. 센싱부(12)는 적분 기능을 수행하는 기능이 있으므로 본 명세서에서 ‘적분부’라고 지칭될 수도 있다. 충방전회로(11)는 커패시터(Cij)의 양 단자에 전기적으로 연결되며, 커패시터(Cij)를 전원전압(Vcc)으로 충전시키고 접지전압(GND)으로 방전시키기 위한 회로이다. 이하, 커패시터(Cij)는 샘플링 커패시터라고 불릴 수도 있다.As shown in FIG. 5, the driving
여기서, 이 구동회로를 터치스크린을 구동하는 데에 사용하면, 도 5의 커패시터(Cij)는 상술한 노드 커패시터(112)에 대응될 수 있다. 즉, 커패시터(Cij)는 동작 신호선(Xi)과 감지 신호선(Yj)에 전기적으로 연결되며, 충방전회로(11)는 충전 및 방전 동작을 복수 회(N회)만큼 반복할 수 있다. Here, when the driving circuit is used to drive the touch screen, the capacitor Cij of FIG. 5 may correspond to the
도 5의 구동회로에서 감지 신호선(Yj)을 통해 잡음이 유입될 수 있는데, 이 잡음까지 적분되어 센싱부(12)의 출력에 원하지 않는 영향을 줄 수 있다. 이하, 본 발명의 일 실시예에 따른, 잡음에 강한 적분장치의 구조에 대하여 설명한다.In the driving circuit of FIG. 5, noise may be introduced through the sensing signal line Yj, and this noise may be integrated to adversely affect the output of the
도 6은 본 발명의 일 실시예에 따른 적분장치의 구조를 나타낸 것이다.6 shows a structure of an integrating apparatus according to an embodiment of the present invention.
도 6을 참조하면, 이 적분장치는 제1 연산증폭기(OA1), 제2 연산증폭기(OA2), 및 커패시터(Cij)를 포함한다. 제1 연산증폭기(OA1) 및 제2 연산증폭기(OA2)의 반전 입력단자는 각각 제1 스위치(S1) 및 제2 스위치(S2)를 통해 커패시터(Cij)의 제1 단자(Yj)에 연결되어 있으며, 커패시터(Cij)의 제2 단자(Xi)는 제3 스위치(S1') 및 제4 스위치(S2')를 통해 제1 전위(Vcc) 및 제2 전위(GND)에 연결되어 있다. 이하, 설명의 편의를 위하여 제2 전위(GND)는 0의 값을 갖는 것으로 한다. 제1 연산증폭기(OA1)의 반전 입력단자와 출력단자는 제1 피드백 커패시터(Cfb1)를 통해 서로 연결되어 있고, 상기 제2 연산증폭기(OA2)의 반전 입력단자와 출력단자는 제2 피드백 커패시터(Cfb2)를 통해 서로 연결되어 있으며, 제1 연산증폭기(OA1) 및 제2 연산증폭기(OA2)의 비반전 입력단자는 각각 제2 전위(GND)에 연결될 수 있다.Referring to FIG. 6, this integrator includes a first operational amplifier OA1, a second operational amplifier OA2, and a capacitor Cij. The inverting input terminals of the first operational amplifier OA1 and the second operational amplifier OA2 are connected to the first terminal Yj of the capacitor Cij through the first switch S1 and the second switch S2, respectively. The second terminal Xi of the capacitor Cij is connected to the first potential Vcc and the second potential GND through the third switch S1 ′ and the fourth switch S2 ′. Hereinafter, for convenience of explanation, the second potential GND is assumed to have a value of zero. The inverting input terminal and the output terminal of the first operational amplifier OA1 are connected to each other through a first feedback capacitor Cfb1, and the inverting input terminal and the output terminal of the second operational amplifier OA2 are the second feedback capacitor Cfb2. The non-inverting input terminals of the first operational amplifier OA1 and the second operational amplifier OA2 may be connected to the second potential GND, respectively.
나아가, 리셋 스위치(S3, S3')가 제1 연산증폭기(OA1) 및 제2 연산증폭기(OA2)의 비반전 입력단자와 출력단자 사이를 각각 연결하고 있을 수 있다. 리셋 스위치(S3, S3')가 온(on) 되면, 제1 피드백 커패시터(Cfb1)와 제2 피드백 커패시터(Cfb2)에 충전된 전하가 모두 방전되어 그 양단의 전압을 0으로 만들 수 있다. 실시예에 따라 리셋 스위치(S3)와 리셋 스위치(S3')가 동일한 타이밍으로 동작할 수도 있다.Further, the reset switches S3 and S3 'may be connected between the non-inverting input terminal and the output terminal of the first operational amplifier OA1 and the second operational amplifier OA2, respectively. When the reset switches S3 and S3 'are turned on, all of the charges charged in the first feedback capacitor Cfb1 and the second feedback capacitor Cfb2 are discharged to zero the voltages between the two ends. In some embodiments, the reset switch S3 and the reset switch S3 'may operate at the same timing.
스위치(S1, S1')와 스위치(S2, S2')는 아래의 도 7의 (a)의 클록1(CLK1) 및 도 7의 (b)의 클록2(CLK2)와 같은 타이밍으로 스위칭될 수 있다. 그러나, 이에 한정되는 것은 아니다.The switches S1 and S1 'and the switches S2 and S2' may be switched at the same timing as the
도 7은 도 6에 도시한 적분장치의 각 노드에서의 시간에 따른 상태를 나타낸 타이밍 다이어그램이다.FIG. 7 is a timing diagram showing a state with time at each node of the integrator shown in FIG.
도 7의 (a) 및 도 7의 (b)는 스위치(S1, S1') 및 스위치(S2, S2')의 온-오프 타이밍을 나타내며, 도 7의 (c)는 제2 단자(Xi)의 전위, 도 7의 (d)는 제1 연산증폭기(OA1)의 출력전압(Vo1), 도 7의 (e)는 제2 연산증폭기(OA2)의 출력전압(Vo2)을 나타낸다.7A and 7B show on-off timings of the switches S1 and S1 'and the switches S2 and S2', and FIG. 7C shows the second terminal Xi. 7 (d) shows the output voltage Vo1 of the first operational amplifier OA1, and FIG. 7 (e) shows the output voltage Vo2 of the second operational amplifier OA2.
도 7의 (a) 및 도 7의 (b)를 참조하면, 스위치(S1, S1') 및 스위치(S2, S2')는 각각 서로 겹치지 않는 시간동안 번갈아가며 온(on) 상태로 될 수 있다. 즉, 스위치(S1, S1')는 시 구간 [t1, t2], [t1‘, t2’]에서 온 상태로 되고, 시 구간 [t2, t1‘]에서 오프(off) 상태로 될 수 있다. 이와 비교하여, 스위치(S2, S2')는 시 구간 [t3, t4], [t3‘, t4’]에서 온 상태로 되고, 시 구간 [t4, t3‘]에서 오프(off) 상태로 될 수 있다. 시 구간 [t1, t1']에서의 스위치(S1, S1') 및 스위치(S2, S2')이 동작 상태는 계속 반복될 수 있다. 도 7에서 시 구간 [t2, t3] 및 시구간 [t4, t1']의 길이는 0이 아닌 값이지만, 실시예에 따라 실질적으로 0에 가까워지도록 설정할 수도 있다.Referring to FIGS. 7A and 7B, the switches S1 and S1 ′ and the switches S2 and S2 ′ may be turned on alternately for a time that does not overlap each other. . That is, the switches S1 and S1 'may be turned on in the time intervals [t1, t2], [t1', t2 '], and may be turned off in the time intervals [t2, t1']. In comparison, the switches S2 and S2 'may be turned on in the time intervals [t3, t4], [t3', t4 '] and may be turned off in the time intervals [t4, t3']. have. The operating states of the switches S1, S1 'and the switches S2, S2' in the time period [t1, t1 '] can be repeated continuously. In FIG. 7, the lengths of the time intervals [t2, t3] and the time intervals [t4, t1 '] are non-zero values, but may be set to be substantially close to zero in some embodiments.
이하, 시각 t의 바로 직전을 ‘t-’라고 지칭하고, 시각 t의 바로 직후를 ‘t+’라고 지칭할 수 있다. 예를 들어 시각 t1의 바로 직전은 ‘t1-'이고 직후는 ’t1+'라고 지칭할 수 있다. 이하, 도 7에 나타낸 각 시각에서의 적분장치의 동작을 설명하기 위하여 도 8 내지 도 10에 도시한 적분장치의 동작 상태도를 도 7과 함께 참조한다.Hereinafter, immediately before the time t may be referred to as 't-', and immediately after the time t may be referred to as 't +'. For example, immediately before time t1 may be referred to as 't1' and immediately after 't1 +'. Hereinafter, to describe the operation of the integrator at each time shown in FIG. 7, reference is made to the operation state diagram of the integrator shown in FIGS. 8 to 10 together with FIG.
도 8은 도 7의 시각 t1+에서의 적분장치의 상태, 도 9는 도 7의 시각 t2+, t4+에서의 적분장치의 상태, 도 10은 도 7의 시각 t3+에서의 적분장치의 상태를 나타낸 것이다. 이때, 시각 t1-에서의 초기조건은 Cfb1, Cfb2, 및 Cij가 모두 방전된 것으로 가정한다.FIG. 8 shows the state of the integrator at time t1 + of FIG. 7, FIG. 9 shows the state of the integrator at time t2 + and t4 + in FIG. 7, and FIG. 10 shows the state of the integrator at time t3 + in FIG. 7. At this time, it is assumed that the initial conditions at time t1-Cfb1, Cfb2, and Cij are all discharged.
도 7 및 도 8을 참조하면, 시각 t1+에서 스위치(S1, S1')은 온 상태에 있고 스위치(S2, S2')는 오프 상태에 있다. 커패시터(Cij)의 제1 단자(Yj)는 제1 연산증폭기(OA1)의 반전 입력단자에 연결되어 있다. 이때, 제1 연산증폭기(OA1)의 비반전 입력단자는 제2 전위(GND)에 연결되어 있으므로, 제1 단자(Yj)의 전위는 제2 전위와 동일하다. 이때, 커패시터(Cij)의 제2 단자(Xi)의 전위는 제1 전위(Vcc)가 되므로, 커패시터(Cij)의 양 단의 전위차는 제1 전위(Vcc)와 동일한 값을 갖는다. 7 and 8, at time t1 +, the switches S1, S1 'are in the on state and the switches S2, S2' are in the off state. The first terminal Yj of the capacitor Cij is connected to the inverting input terminal of the first operational amplifier OA1. At this time, since the non-inverting input terminal of the first operational amplifier OA1 is connected to the second potential GND, the potential of the first terminal Yj is equal to the second potential. At this time, since the potential of the second terminal Xi of the capacitor Cij becomes the first potential Vcc, the potential difference between both ends of the capacitor Cij has the same value as the first potential Vcc.
이때, 커패시터(Cij)에 흐르는 전류는 제1 피드백 커패시터(Cfb1)를 통해 흐르므로, 이때 제1 연산증폭기(OA1)의 출력단자(o1)의 전위(Vo1,1)는 아래의 식 1과 같이 된다. At this time, since the current flowing through the capacitor Cij flows through the first feedback capacitor Cfb1, the potential Vo1, 1 of the output terminal o1 of the first operational amplifier OA1 is expressed by
[식 1][Equation 1]
이때, 제1 단자(Yj)의 전위는 제2 전위(GND)로 유지되고, 제2 연산증폭기(OA2)의 출력단자의 전위도 제2 전위(GND)로 유지된다.At this time, the potential of the first terminal Yj is maintained at the second potential GND, and the potential of the output terminal of the second operational amplifier OA2 is also maintained at the second potential GND.
이하, N번의 적분에 의해 하나의 적분 사이클이 완성된다고 가정할 때에, 새로운 적분 사이클이 시작된 후 k(k=1, 2, 3, ..., N)번째 적분이 완료된 시점에서의 제1 연산증폭기(OA1)의 출력단자(o1)의 전위는 Vo1,k로 표기할 수 있다.Hereinafter, assuming that one integration cycle is completed by N integrations, the first operation at the point when the k (k = 1, 2, 3, ..., N) th integration is completed after the new integration cycle starts. The potential of the output terminal o1 of the amplifier OA1 may be expressed as Vo1, k.
도 7 및 도 9를 참조하면, 시각 t2+에서 스위치(S1, S1')와 스위치(S2, S2')는 모두 오프 상태에 있다. 커패시터(Cij) 양 단의 전위차는 제1 전위(Vcc)와 같은 크기로 유지된다. 이때, 제1 단자(Yj)와 제2 단자(Xi)의 전위는 플로팅(floating) 상태이지만 편의를 위해 도 7의 (c) 및 도 7의 (d)에서는 제1 단자(Yj)의 전위를 제2 전위(GND)로 표시하였다.7 and 9, both switches S1 and S1 'and switches S2 and S2' are in an OFF state at time t2 +. The potential difference across the capacitor Cij is maintained at the same magnitude as the first potential Vcc. At this time, the potential of the first terminal Yj and the second terminal Xi is in a floating state, but for convenience, the potential of the first terminal Yj is changed in FIGS. 7C and 7D. It is represented by the 2nd potential GND.
도 7 및 도 10을 참조하면, 시각 t3+에서 스위치(S1, S1')은 오프 상태에 있고 스위치(S2, S2')는 온 상태에 있다. 제2 단자(Xi)의 전위는 제2 전위(GND)가 되고, 제1 단자(Yj)의 전위는 순간적으로 -Vcc로 된다. 제1 단자(Yj)는 제1 연산증폭기의 반전 입력단자에 연결되어 있기 때문에 곧 제2 전위(GND)로 상승한다. 제 1 단자(Yj)의 전위가 순간적으로 변하는 시 구간에서 제2 연산증폭기의 출력단자로부터 전류가 흘러나와 제2 피드백 커패시터(Cfb2)를 충전시키기 때문에, 이때 제2 연산증폭기의 출력단자(o2)의 전위(Vo2,1)는 식 2와 같이 된다.7 and 10, at time t3 +, the switches S1 and S1 'are in the off state and the switches S2 and S2' are in the on state. The potential of the second terminal Xi becomes the second potential GND, and the potential of the first terminal Yj instantly becomes -Vcc. Since the first terminal Yj is connected to the inverting input terminal of the first operational amplifier, the first terminal Yj immediately rises to the second potential GND. Since the current flows from the output terminal of the second operational amplifier in the time interval when the potential of the first terminal Yj changes instantaneously to charge the second feedback capacitor Cfb2, the output terminal o2 of the second operational amplifier The potential of (Vo2, 1) becomes as shown in equation (2).
[식 2][Equation 2]
도 7 및 도 9를 다시 참조하면, 시각 t4+에서 스위치(S1, S1')와 스위치(S2, S2')는 모두 오프 상태에 있다. 커패시터(Cij) 양 단의 전위차는 0이 된다. 이때, 제1 단자(Yj)와 제2 단자(Xi)의 전위는 플로팅(floating) 상태이지만 편의를 위해 도 7의 (c) 및 도 7의 (d)에서는 제1 단자(Yj)의 전위를 제2 전위(GND)로 표시하였다.Referring again to FIGS. 7 and 9, at time t4 +, switches S1 and S1 ′ and switches S2 and S2 ′ are both in an off state. The potential difference across the capacitor Cij is zero. At this time, the potential of the first terminal Yj and the second terminal Xi is in a floating state, but for convenience, the potential of the first terminal Yj is changed in FIGS. 7C and 7D. It is represented by the 2nd potential GND.
위의 도 8 내지 도 10에서 설명한 동작이 일어나는 시 구간 [t1, t1']을 하나의 사이클로 정의하면, 이러한 사이클을 N번 반복해서 발생시킬 수 있다. 이때, 제1 피드백 커패시터(Cfb1)와 제2 피드백 커패시터(Cfb2)에 충전된 전하는 방전되지 않기 때문에 제1 연산증폭기의 출력단자(o1)의 전위(Vo1) 및 제2 연산증폭기의 출력단자(o2)의 전위(Vo2)는 도 7의 (e) 및 도 7의 (f)에 도시한 것과 같이 계단식으로 증가 또는 감소한다. N번의 사이클의 진행이 완료된 시점에서, 전위(Vo2,N)에서 전위(Vo1,N)를 차감한 값인 는 식 3과 같이 주어질 수 있다.When the period [t1, t1 '] is defined as one cycle when the operation described with reference to FIGS. 8 to 10 above occurs, such a cycle may be repeatedly generated N times. In this case, since the charges charged in the first feedback capacitor Cfb1 and the second feedback capacitor Cfb2 are not discharged, the potential Vo1 of the output terminal o1 of the first operational amplifier and the output terminal o2 of the second operational amplifier o2 are not discharged. ), The potential Vo2 increases or decreases stepwise as shown in FIGS. 7E and 7F. When the N cycles are completed, the value Vo minus the potentials Vo1, N minus the potentials Vo2, N can be given by Eq.
[식 3][Equation 3]
단, 이때, 제1 피드백 커패시터(Cfb1)와 제2 피드백 커패시터(Cfb2)의 값은 동일한 값(Cfb)인 것으로 가정하였다.However, at this time, it is assumed that the values of the first feedback capacitor Cfb1 and the second feedback capacitor Cfb2 are the same value Cfb.
식 3에 따르면, 제1 피드백 커패시터와 제2 피드백 커패시터의 값(Cfb)은 알 수 있는 상수 값이기 때문에, 는 커패시터(Cij)의 값에 비례함을 알 수 있다. According to
도 6에 따른 적분장치를 터치스크린 구동회로에 적용하면, 커패시터(Cij)의 값은 터치스크린에 대한 터치 입력에 의해 변화되기 때문에, 를 측정함으로써 커패시터(Cij)의 값을 측정할 수 있고, 따라서 터치 입력 여부를 알 수 있다. When the integrating device according to FIG. 6 is applied to the touch screen driving circuit, since the value of the capacitor Cij is changed by the touch input to the touch screen, the value of the capacitor Cij can be measured by measuring. The touch input can be recognized.
일단, N번의 적분 사이클이 종료되어 를 측정한 후에는 도 11과 같이 리셋 스위치(S3, S3')를 온 상태로 바꾸어 제1 피드백 커패시터와 제2 피드백 커패시터의 전하를 모두 방전시킬 수 있다. 위와 같이 커패시터(Cij)의 충방전을 N회 시키는데 소요되는 시간을 하나의 적분 사이클이라고 정의하면, 리셋 스위치(S3, S3')를 온 상태로 바꾼 이후에 다시 새로운 하나의 적분 사이클을 시작할 수 있다.Once N integration cycles have been completed, and after measuring, the reset switches S3 and S3 'are turned on as shown in FIG. 11 to discharge the charges of both the first feedback capacitor and the second feedback capacitor. If the time taken for N times charge / discharge of the capacitor Cij is defined as one integration cycle, a new integration cycle can be started again after the reset switches S3 and S3 'are turned on. .
지금까지 도 6 내지 도 10을 통해 본 발명의 일 실시예에 따른 적분장치의 동작원리를 설명하였다. 그런데 도 5에서 설명한 바와 같이, 이 적분장치의 제1 단자(Yj)를 통해 잡음이 유입될 수 있다. So far, the operating principle of the integrating apparatus according to an embodiment of the present invention has been described with reference to FIGS. 6 to 10. However, as described with reference to FIG. 5, noise may be introduced through the first terminal Yj of the integrating apparatus.
대표적으로, 이 적분장치는 상술한 터치스크린 구동장치로 사용할 경우가 이에 해당할 수 있다. 즉, 상술한 감지패턴(100)이 커패시터(Cij)의 제1 단자(Yj)에 해당하게 되는데, 이때, 감지패턴(100)에 터치 입력을 하기 위해 손가락과 같은 물체를 가까이 가져가는 경우 이로부터 제1 단자(Yj)에 잡음이 흘러들어 갈 수 있다.Representatively, this integrating apparatus may correspond to the case of using the above-described touch screen driving apparatus. That is, the above-described
도 6에 따른 본 발명의 일 실시예에 따르면, 위와 같이 유입되는 잡음을 효율적으로 제거할 수 있다. 이하, 도 11 내지 도 14를 통하여 이 원리에 대하여 설명한다.According to an embodiment of the present invention according to Figure 6, it is possible to efficiently remove the noise introduced as above. Hereinafter, this principle is demonstrated through FIGS. 11-14.
도 11 내지 도 14는 본 발명에 따른 실시예에 따른 적분장치에 유입될 수 있는 잡음이 제거되는 원리에 대하여 살펴보기 위한 것이다.11 to 14 are for explaining the principle that the noise that can be introduced into the integrator according to the embodiment of the present invention is removed.
기본적으로, 제1 단자(Yj)를 통해 유입된 잡음은 제1 연산증폭기(OA1)와 제2 연산증폭기(OA2)의 출력전압에 모두 추가 적분될 수 있다. 다만, 제1 연산증폭기(OA1)는 스위치(S1, S1')가 온 상태인 경우에만 잡음을 적분하게 되고, 제2 연산증폭기(OA2)는 스위치(S2, S2')가 온 상태인 경우에만 잡음을 적분하게 된다. Basically, the noise introduced through the first terminal Yj may be further integrated with both output voltages of the first operational amplifier OA1 and the second operational amplifier OA2. However, the first operational amplifier OA1 integrates the noise only when the switches S1 and S1 'are on, and the second operational amplifier OA2 only operates when the switches S2 and S2' are on. The noise is integrated.
도 11은 직류성분만을 갖는 잡음이 유입되는 경우를 설명한 것이다. 11 illustrates a case where noise having only a DC component is introduced.
도 11을 참조하면, 클록1(CLK1) 중 시점(n1,k, k=1, 2, 3, ..., N)을 포함하는 온 구간에서 유입되는 잡음은 제1 연산증폭기(OA1)의 출력전위(Vo1)에 추가 적분된다. 이때 각 온 구간에서 출력전위(Vo1)에 추가 적분된 잡음의 크기를 A1,nk(k=1, 2, 3, ... N)이라고 정의하면 하나의 적분 사이클 동안 제1 연산증폭기(OA1)의 출력전위(Vo1)에 추가 적분된 잡음의 크기(A1)는 식 4와 같이 주어질 수 있다.Referring to FIG. 11, noise introduced in an on period including a time point n1, k, k = 1, 2, 3,..., N of
[식 4][Equation 4]
마찬가지로, 클록2(CLK2) 중 시점(n2,k, k=1, 2, 3, ..., N)을 포함하는 온 구간에서 유입되는 잡음은 제2 연산증폭기(OA2)의 출력전위(Vo2)에 추가 적분된다. 이때 각 온 구간에서 출력전위(Vo2)에 추가 적분된 잡음의 크기를 A2,nk(k=1, 2, 3, ..., N)이라고 지칭하면 하나의 적분 사이클 동안 제2 연산증폭기(OA2)의 출력전위(Vo2)에 추가 적분된 잡음의 크기(A2)는 식 5와 같이 주어질 수 있다.Similarly, the noise introduced in the on period including the time points n2, k, k = 1, 2, 3, ..., N of the
[식 5][Equation 5]
위와 같은 잡음의 적분 효과를 함께 고려하면, 식 3은 식 6과 같이 변경될 수 있다. 즉, N번의 사이클이 종료된 후에 전위(Vo2,N)에서 전위(Vo1,N)를 차감한 값인 는 식 6과 같이 주어질 수 있다.Considering the integration effect of noise as described above,
[식 6][Equation 6]
이때, 도 11과 같이 잡음이 DC 성분만을 갖는 경우에는 실질적으로 를 만족하기 때문에 식 6은 식 7과 같이 될 수 있다.In this case, when the noise has only a DC component as shown in FIG. 11, since Equation 6 is substantially satisfied, Equation 6 may be expressed as Equation 7.
[식 7][Equation 7]
따라서, 본 발명의 일 실시예에 따른 적분회로를 사용할 경우에는 DC 성분의 잡음이 제거될 수 있다.Therefore, when using the integrating circuit according to an embodiment of the present invention, the noise of the DC component can be removed.
다음으로, 도 12는 저주파 잡음이 유입되는 경우를 설명하기 위한 것이다.Next, FIG. 12 is for explaining a case where low frequency noise is introduced.
클록1(CLK1)과 클록2(CLK2)의 동작 주기 및 동작 주파수는 각각 T, f(=1/T)이라고 지칭될 수 있다. 도 12에서 잡음의 주기는 이 동작 주파수 f에 비해 매우 느린 경우를 도시한 것으로서, 이 때, 하나의 적분 사이클 당 적분회로의 적분 회수 N=14임에 비해, 잡음은 하나의 적분 사이클 당 1 사이클만이 진행되는 경우이다. The operating cycle and the operating frequency of the
도 12의 경우에도 전위(Vo2,N)에서 전위(Vo1,N)를 차감한 값인 는 식 6과 같이 주어질 수 있다. 도 12와 같이 잡음이 DC 성분이 아닌 경우에는 식 6에서 를 만족하지는 않으나, 하나의 적분 사이클에 걸쳐, 제1 연산증폭기(OA1)의 출력전위(Vo1)에 추가 적분된 잡음의 크기(A1)는 제2 연산증폭기(OA2)의 출력전위(Vo2)에 추가 적분된 잡음의 크기(A2)와 거의 상쇄될 수 있음을 알 수 있다(). 따라서, 클록1 및 클록2의 동작 주파수보다 매우 작은 주파수를 갖는 잡음은 일반적으로 그 영향이 에 거의 반영되지 않음을 이해할 수 있다.In the case of FIG. 12, the subtracted potentials Vo1 and N from the potentials Vo2 and N can be given by Equation 6. In the case where the noise is not a DC component as shown in FIG. 12, it is not satisfied in Equation 6, but the magnitude A1 of the integrated noise added to the output potential Vo1 of the first operational amplifier OA1 over one integration cycle. It can be seen that is nearly offset by the magnitude A2 of the noise additionally integrated in the output potential Vo2 of the second operational amplifier OA2 (). Thus, it can be understood that noise having a frequency much smaller than the operating frequencies of
도 13은 클록1(CLK1)과 클록2(CLK2)의 동작 주파수와 동일한 주파수를 갖는 잡음이 유입되는 경우를 설명하기 위한 것이다. 즉, 하나의 적분 사이클 당 적분회로의 적분 회수 N=14이며, 잡음은 하나의 적분 사이클 당 14 사이클이 반복되는 경우이다.FIG. 13 illustrates a case where noise having the same frequency as the operating frequencies of the
도 13의 경우에도 전위(Vo2,N)에서 전위(Vo1,N)를 차감한 값인 는 식 6과 같이 주어질 수 있다. 그런데, 클록2(CLK2) 중 시점 n2,k를 포함하는 구간에서 제2 연산증폭기(OA2)의 출력전위(Vo2)에 추가 적분되는 잡음의 크기 는, 클록1(CLK1) 중 시점 n1,k를 포함하는 구간에서 제1 연산증폭기(OA1)의 출력전위(Vo1)에 추가 적분되는 잡음의 크기 과 같은 크기이지만 반대의 부호를 갖는다는 것을 쉽게 이해할 수 있다. 즉, 가 성립함을 알 수 있다. 따라서, 도 13의 경우 식 6은 식 8과 같이 변형될 수 있음을 알 수 있다.In the case of FIG. 13, a value obtained by subtracting the potentials Vo1 and N from the potentials Vo2 and N may be given by Equation 6. However, the amount of noise that is additionally integrated into the output potential Vo2 of the second operational amplifier OA2 in the section including the time points n2 and k in the
[식 8][Equation 8]
즉, 도 13과 같은 잡음이 유입되는 경우에는 잡음이 제거되지 않는다. That is, when noise as shown in FIG. 13 is introduced, the noise is not removed.
다음으로 도 14는 하나의 적분 사이클 당 적분회로의 적분 회수가 N=14이며, 잡음은 하나의 적분 사이클 당 15 사이클이 반복되는 경우를 나타낸 것이다.Next, FIG. 14 shows a case where the integral number of integration circuits per one integration cycle is N = 14, and the noise is repeated 15 cycles per one integration cycle.
도 14의 경우에도 전위(Vo2,N)에서 전위(Vo1,N)를 차감한 값인 는 식 6과 같이 주어질 수 있다. 도 14와 같은 경우에는 식 6에서 를 만족하지는 않으나, 하나의 적분 사이클에 걸쳐, 제1 연산증폭기(OA1)의 출력전위(Vo1)에 추가 적분된 잡음의 크기(A1)는 제2 연산증폭기(OA2)의 출력전위(Vo2)에 추가 적분된 잡음의 크기(A2)와 거의 상쇄될 수 있음을 알 수 있다(). 일반적으로, 본 발명의 일 실시예에 따른 적분회로를 사용하면, 그리고 하나의 적분 사이클 당 적분하는 회수가 N이라고 하면, 하나의 적분 사이클 당 k(단, k는 N을 제외한 음이 아닌 정수)회 반복되는 정현파 잡음이 일 단자(Yj)를 통해 유입되면 이 잡음은 실질적으로 제거됨을 알 수 있다.In the case of FIG. 14, the value obtained by subtracting the potentials Vo1 and N from the potentials Vo2 and N may be given by Equation 6. In the case of FIG. 14, the Equation 6 does not satisfy. However, over one integration cycle, the magnitude A1 of the noise integrated in the output potential Vo1 of the first operational amplifier OA1 is equal to the second operational amplifier ( It can be seen that the output potential Vo2 of OA2) can be almost canceled with the magnitude A2 of the integrated noise. In general, using an integrating circuit according to one embodiment of the present invention, and assuming that the number of integrations per one integration cycle is N, k per one integration cycle (where k is a nonnegative integer except N) It can be seen that when the sinusoidal noise repeated twice is introduced through one terminal Yj, the noise is substantially removed.
도 15는, 도 6과 같은 구성의 회로영역(P2)에서 입력부를 제1 단자(Yj)로 하고, 출력을 제2 연산증폭기(OA2)의 출력단자의 전위(Vo2)로부터 제1 연산증폭기(OA1)의 출력단자의 전위(Vo1)를 뺀 값으로 정의한 경우의 주파수 응답을 나타낸 것이다. 도 11 내지 도 14가 본 발명의 실시예에 따른 잡음제거 특성을 시간 영역에서 설명한 것이라면, 도 15는는 이러한 특성을 주파수 영역에서 설명한 것이다.FIG. 15 shows the input unit as the first terminal Yj in the circuit region P2 having the same configuration as that of FIG. 6, and outputs the first operational amplifier from the potential Vo2 of the output terminal of the second operational amplifier OA2. The frequency response is defined as defined by subtracting the potential Vo1 of the output terminal of OA1). 11 to 14 illustrate the noise canceling characteristic according to the embodiment of the present invention in the time domain, FIG. 15 illustrates the characteristic in the frequency domain.
도 15는 하나의 적분 사이클 당 적분 회수 N=10인 경우를 나타낸 것이다. 도 15를 참조하면, 널(null) 크기 응답을 갖는 주파수는, 주파수에 따른 크기 응답곡선의 피크 주파수(50,000Hz) 이전에, DC를 포함하여 10개 존재함을 알 수 있다. 15 shows the case where the integral number N = 10 per one integration cycle. Referring to FIG. 15, it can be seen that there are 10 frequencies including a null magnitude response, including DC, before the peak frequency (50,000 Hz) of the magnitude response curve according to the frequency.
도 15를 참조하여 이해할 수 있듯이, 구동주파수(f)를 충분히 높게 설정하면(도 15의 경우 f=50,000Hz), 도 6에 도시한 회로영역(P2)에서의 잡음 통과대역은 주위 환경에서 자주 발생하는 주요 잡음들의 주파수 대역과 멀리 떨어져 있기 때문에 이러한 잡음들을 제거하는데 유리하다. 보통 주요한 잡음으로서 100V이상의 60Hz 및 그 고조파(harmonics) 성분의 HUM 잡음이 존재한다As can be understood with reference to Fig. 15, when the driving frequency f is set high enough (f = 50,000 Hz in Fig. 15), the noise passband in the circuit region P2 shown in Fig. 6 is frequently used in the surrounding environment. It is advantageous to remove these noises because they are far from the frequency band of the main noises that occur. Usually the main noise is HUM noise of 60Hz and its harmonics above 100V.
위와 같이 식 6에서 을 만족하는 경우라면, 식 9와 같이 식 6으로부터 커패시터(Cij)의 값을 계산해낼 수 있다.In the case of satisfying Equation 6 in Equation 6 above, the value of the capacitor Cij can be calculated from Equation 6 as in Equation 9.
[식 9][Equation 9]
식 9에서 계산한 커패시터(Cij)의 값이 변화된 경우 터치 입력이 이루어졌는지 여부를 판단할 수 있다.When the value of the capacitor Cij calculated in Equation 9 is changed, it may be determined whether a touch input has been made.
이하, 본 발명의 일 실시예에 따른 도 6의 회로 구성은 반전 적분회로와 비반전 적분회로가 결합된 것임을 설명한다.Hereinafter, the circuit configuration of FIG. 6 according to an embodiment of the present invention will be described in that an integrating integrating circuit and a non-inverting integrating circuit are combined.
도 16은 본 발명의 일 실시예에 사용될 수 있는 반전 적분회로의 일 예를 나타낸 것이다. 도 16의 (a)는 도 6에서 제2 연산증폭기(OA2)가 제거된 것과 동일하다. 도 6에서는 스위치(S2)가 제2 연산증폭기(OA2)의 반전 입력단자에 연결되어 결과적으로 제2 전위(GND)에 연결되었다면, 도 16의 (a)에서는 스위치(S2)가 제2 전위(GND)에 직접 연결되었다는 점에서 도 6은 도 16과 실질적으로 동일한 반전 적분회로를 포함한다는 것을 알 수 있다.16 shows an example of an inversion integral circuit that can be used in an embodiment of the present invention. FIG. 16A is the same as the second operational amplifier OA2 removed in FIG. 6. In FIG. 6, when the switch S2 is connected to the inverting input terminal of the second operational amplifier OA2 and consequently to the second potential GND, in FIG. 16A, the switch S2 is connected to the second potential ( It can be seen that FIG. 6 includes an inverting integral circuit substantially the same as FIG. 16 in that it is directly connected to GND).
도 16의 (b), (c), (d)는 도 16의 (a)에 따른 반전 적분회로가 도 7 또는 도 11의 클록1(CLK1)과 클록2(CLK2)에 따른 스위치 타이밍을 갖는 경우에 시각 t1+, t2+ 및 t4+, t3+에서의 동작 상태를 각각 나타낸 것이다. 도 16의 (b), (c), (d) 각각을 도 8 내지 도 10과 비교하면 역시 도 6은 도 16과 실질적으로 동일한 반전 적분회로를 포함한다는 것을 확인할 수 있다.(B), (c), and (d) of FIG. 16 show that the integrating integrating circuit according to (a) of FIG. 16 has switch timing according to clock 1 (CLK1) and clock 2 (CLK2) of FIG. In this case, the operating states at the times t1 +, t2 + and t4 +, t3 + are shown. Comparing each of (b), (c), and (d) of FIG. 16 with FIGS. 8 to 10, it can be seen that FIG. 6 also includes an inverting integration circuit substantially the same as that of FIG. 16.
도 16에 따른 회로는 반전 스위치드 커패시터 적분회로(inverting switched capacitor integrator circuit)이라고 부를 수 있다.The circuit according to FIG. 16 may be referred to as an inverting switched capacitor integrator circuit.
도 17는 본 발명의 일 실시예에 사용될 수 있는 비반전 적분회로의 일 예를 나타낸 것이다. 도 17의 (a)는 도 6에서 제1 연산증폭기(OA1)가 제거된 것과 동일하다. 도 6에서는 스위치(S1)가 제1 연산증폭기(OA1)의 반전 입력단자에 연결되어 결과적으로 제2 전위(GND)에 연결되었다면, 도 17에서는 스위치(S1)가 제2 전위(GND)에 직접 연결되었다는 점에서 도 6은 도 17와 실질적으로 동일한 비반전 적분회로를 포함한다는 것을 알 수 있다.17 shows an example of a non-inverting integral circuit that can be used in an embodiment of the present invention. FIG. 17A is the same as the first operational amplifier OA1 removed in FIG. 6. In FIG. 6, when the switch S1 is connected to the inverting input terminal of the first operational amplifier OA1 and consequently to the second potential GND, in FIG. 17, the switch S1 is directly connected to the second potential GND. In connection, it can be seen that FIG. 6 includes a non-inverting integral circuit substantially the same as FIG. 17.
도 17의 (b), (c), (d)는 도 17의 (a)에 따른 비반전 적분회로가 도 7 또는 도 11의 클록1(CLK1)과 클록2(CLK2)에 따른 스위치 타이밍을 갖는 경우에 시각 t1+, t2+ 및 t4+, t3+에서의 동작 상태를 각각 나타낸 것이다. 도 17의 (b), (c), (d) 각각을 도 8 내지 도 10과 비교하면 역시 도 6은 도 17와 실질적으로 동일한 비반전 적분회로를 포함한다는 것을 확인할 수 있다.(B), (c), and (d) of FIG. 17 show that the non-inverting integrating circuit of FIG. 17 (a) controls switch timing according to clock 1 (CLK1) and clock 2 (CLK2) of FIG. In this case, the operating states at the times t1 +, t2 + and t4 +, t3 + are shown. Comparing each of (b), (c) and (d) of FIG. 17 with FIGS. 8 to 10, it can be seen that FIG. 6 also includes a non-inverting integral circuit substantially the same as that of FIG. 17.
도 17에 따른 회로는 비반전 스위치드 커패시터 적분회로(non-inverting switched capacitor integrator circuit)이라고 부를 수 있다.The circuit according to FIG. 17 may be referred to as a non-inverting switched capacitor integrator circuit.
도 6, 도 16, 및 도 17를 종합하여 보면, 본 발명의 일 실시예에 따른 적분회로는 비반전 적분회로와 반전 적분회로가 커패시터(Cij) 및 이 커패시터(Cij)를 충방전하기 위한 충방전 회로를 공유하여 결합된 것임을 알 수 있다.6, 16, and 17, the integrating circuit according to an embodiment of the present invention includes a non-inverting integral circuit and an inverting integral circuit for charging and discharging the capacitor Cij and the capacitor Cij. It can be seen that they are shared by sharing a discharge circuit.
도 6에서 충방전 회로는 회로영역(P1)에 대응되며, 도 16 및 도 17에서 충방전 회로는 각각 회로영역(P3) 및 회로영역(P4)에 대응될 수 있다.In FIG. 6, the charge / discharge circuit may correspond to the circuit region P1, and in FIG. 16 and FIG. 17, the charge / discharge circuit may correspond to the circuit region P3 and the circuit region P4, respectively.
도 18은 본 발명의 다른 실시예에 따른 적분회로를 설명한 것이다.18 illustrates an integrating circuit according to another embodiment of the present invention.
도 18의 (a)는 도 16에 따른 적분회로를 회로영역별로 모듈화 하여 표시한 것이다. 충방전회로1(11-1)은 도 16의 회로영역(P3)에 대응하고, 적분부1(12-1)은 도 16의 제1 연산증폭기(OA1), 제1 피드백 커패시터(Cfb1) 및 제3 스위치(S3)의 결합구조에 대응된다.FIG. 18A shows the integral circuit of FIG. 16 modularized for each circuit region. The charge / discharge circuit 1 (11-1) corresponds to the circuit area P3 of FIG. 16, and the integrator 1 (12-1) represents the first operational amplifier OA1, the first feedback capacitor Cfb1, and Corresponds to the coupling structure of the third switch S3.
도 18의 (b)는 도 17에 따른 적분회로를 회로영역별로 모듈화 하여 표시한 것이다. 충방전회로2(11-2)는 도 17의 회로영역(P4)에 대응하고, 적분부2(12-2)는 도 17의 제2 연산증폭기(OA2), 제2 피드백 커패시터(Cfb2) 및 제3 스위치(S3‘)의 결합구조에 대응된다.FIG. 18B shows the integral circuit of FIG. 17 modularized for each circuit region. The charge / discharge circuit 2 (11-2) corresponds to the circuit region P4 of FIG. 17, and the integrator 2 (12-2) corresponds to the second operational amplifier OA2, the second feedback capacitor Cfb2, and the like. Corresponds to the coupling structure of the third switch S3 '.
도 18의 (c)는 도 18의 (a) 및 도 18의 (b)를 결합한 것으로서, 충방전회로(11)는 도 6의 회로영역(P1)에 대응하고, 적분부1(12-1)은 도 6의 제1 연산증폭기(OA1), 제1 피드백 커패시터(Cfb1) 및 제3 스위치(S3)의 결합구조에 대응하고, 적분부2(12-2)는 도 6의 제2 연산증폭기(OA2), 제2 피드백 커패시터(Cfb2) 및 제3 스위치(S3‘)의 결합구조에 대응된다.FIG. 18C is a combination of FIGS. 18A and 18B, and the charge /
도 19은 본 발명의 또 다른 실시예에 따른 적분회로를 나타낸 것이다.19 shows an integrated circuit according to another embodiment of the present invention.
도 19은 도 18의 (c)에 따른 회로를 도 6과는 다른 방식으로 구현한 것이다. 그러나, 도 19의 스위치(S1, S1')와 스위치(S2, S2')가 도 8 또는 도 11의 클록1(CLK1) 및 클록2(CLK2)에 의해 구동되는 경우 도 6과 동일한 동작이 수행된다는 것을 쉽게 이해할 수 있다. FIG. 19 is a circuit implementation of FIG. 18C different from that of FIG. 6. However, when the switches S1 and S1 'and the switches S2 and S2' of FIG. 19 are driven by the
도 6 및 도 19에서, 스위치(S2')가 온 상태일 때에는 제1 연산증폭기(OA1)가 커패시터(Cij)로부터 분리되도록 스위치(S1)가 배치된다. 반대로, 스위치(S1')가 온 상태일 때에는 제2 연산증폭기(OA2)가 커패시터(Cij)로부터 분리되도록 스위치(S2)가 배치된다.6 and 19, when the switch S2 ′ is in the on state, the switch S1 is disposed such that the first operational amplifier OA1 is separated from the capacitor Cij. On the contrary, when the switch S1 'is in the on state, the switch S2 is disposed so that the second operational amplifier OA2 is separated from the capacitor Cij.
도 16 및 도 17에서는 반전 증폭기 및 비반전 증폭기의 일 예를 설명한 것이며, 본 명세서에는 공개하지 않았지만 이와 다른 구성을 갖는 반전 증폭기 및 비반전 증폭기를 결합하여 도 18의 구성을 갖는 적분회로를 만들어 낼 수 있음을 이해할 수 있다. 따라서, 본 발명의 범위는 이 명세서에 공개된 특정한 회로에 의해 제한되는 것은 아니다.16 and 17 illustrate an example of an inverting amplifier and a non-inverting amplifier, and an inverting amplifier and a non-inverting amplifier, which are not disclosed in the present specification, may be combined to form an integrated circuit having the configuration of FIG. 18. Can be understood. Thus, the scope of the invention is not limited by the specific circuitry disclosed herein.
도 20는 본 발명의 일 실시예, 예컨대 도 6의 구성을 갖는 회로에 도 11과 같은 클록1(CLK1), 클록2(CLK2)를 인가하고, 제1 단자(Yj)에 잡음을 인가하는 시뮬레이션을 수행한 결과 출력되는 의 값을 도시한 것이다. 이와 같은 잡음 환경에서, 제1 연산증폭기의 출력단자(o1)의 전위(Vo1,N)는 식 10과 같이 주어지고, 제2 연산증폭기의 출력단자(o2)의 전위(Vo2,N)는 식 11과 같이 주어질 수 있다. 이때, 제1 피드백 커패시터(Cfb1)와 제2 피드백 커패시터(Cfb2)의 값은 동일한 값(Cfb)인 것으로 설정한다.FIG. 20 is a diagram illustrating simulation of applying clock 1 (CLK1) and clock 2 (CLK2) as shown in FIG. 11 to a circuit having the configuration of FIG. 6 and applying noise to the first terminal Yj. This shows the value of outputted as a result of. In such a noise environment, the potentials Vo1 and N of the output terminal o1 of the first operational amplifier are given by
[식 10][Equation 10]
[식 11][Equation 11]
도 20의 (a)는 제1 연산증폭기의 출력단자(o1)의 전위(Vo1)를 시간에 따라 나타낸 것이고, 도 20의 (b)는 제2 연산증폭기의 출력단자(o2)의 전위(Vo2)를 시간에 따라 나타낸 것이고, 도 20의 (c)는 전위(Vo2)에서 전위(Vo1)를 뺀 값을 나타낸 것이다.FIG. 20A illustrates the potential Vo1 of the output terminal o1 of the first operational amplifier over time, and FIG. 20B illustrates the potential Vo2 of the output terminal o2 of the second operational amplifier. ) Is shown as time, and FIG. 20C shows a value obtained by subtracting the potential Vo1 from the potential Vo2.
도 20에서, 유입되는 잡음은 하나의 적분 사이클 동안 약 5~6회 반복되는 정현파에 가까운 잡음이며, 이때 하나의 적분 사이클 동안 적분되는 회수 N은 5~6보다 상당히 큰 값을 갖도록 설정되었다. 본 발명에 따른 구조에 의해 도 20의 (c)와 같이 잡음이 제거된 파형을 얻을 수 있다는 것을 확인할 수 있다.In FIG. 20, the incoming noise is a noise close to a sine wave which is repeated about 5-6 times during one integration cycle, where the number of times N integrated during one integration cycle is set to have a value significantly greater than 5-6. It can be seen that the structure according to the present invention can obtain a waveform from which noise is removed as shown in FIG.
두 개의 적분기가 결합된 본 발명에 따른 회로구조를 사용하지 않고, 하나의 적분기만을 사용한다면 식 10 또는 식 11에 의한 출력 전압만을 얻을 수 있다. 이 경우 예를 들어 식 10의 출력 전압을 얻는 경우에는, 커패시터(Cij)의 값이 식 12와 같이 주어지게 된다.If only one integrator is used without using the circuit structure according to the present invention in which two integrators are combined, only the output voltage according to
[식 12][Equation 12]
이때, 커패시터(Cij)의 값은 잡음에 따른 오류값 때문에 정확하게 측정될 수 없다.At this time, the value of the capacitor Cij cannot be accurately measured because of an error value due to noise.
본 발명에 따른 회로의 구조는 터치스크린에만 적용할 수 있는 것이 아니라, 이 발명의 사상을 적용할 수 있는 다른 응용분야에도 적용할 수 있다는 것을 이해할 수 있다. 따라서, 본 발명의 응용분야가 터치스크린 구동회로로 한정되는 것은 아니라는 점을 이해할 수 있다.It can be understood that the structure of the circuit according to the present invention can be applied not only to the touch screen but also to other applications to which the spirit of the present invention can be applied. Therefore, it can be understood that the application field of the present invention is not limited to the touch screen driving circuit.
본 발명에서 연산증폭기는 차동증폭기의 일 예를 나타낸 것이다. 본 발명의 사상에 어긋나지 않는 한 본 발명의 연산증폭기는 차동증폭기로 대체될 수 있다.In the present invention, the operational amplifier shows an example of a differential amplifier. Unless contrary to the spirit of the present invention, the operational amplifier of the present invention may be replaced with a differential amplifier.
본 발명의 실시예에 따른 커패시턴스 측정회로는 스위치, 피드백 커패시터(적분 커패시터) 및 연산증폭기로 이루어진 스위치드 커패시터(switched capacitor)를 이용한 것이므로, 기본적으로 FIR(Finite Impulse Response) 필터의 특성을 가지고 있다. Since the capacitance measurement circuit according to the embodiment of the present invention uses a switched capacitor composed of a switch, a feedback capacitor (integrated capacitor), and an operational amplifier, the capacitance measurement circuit basically has the characteristics of a finite impulse response (FIR) filter.
본 명세서에 첨부된 도면 중 도 6, 도 8, 도 9, 도 10, 도 16, 도 17, 도 19에서, 각 연산 증폭기의 비반전 단자는 스위치(S2')를 통해 동작 신호선(Xi)에 연결되는 접지전압(GND)과 동일한 전위에 연결된 것으로 되어 있으나, 이와 달리 각 연산 증폭기의 비반전 단자가 접지전압(GND)과 상이한 다른 전압에 연결되더라도 본 발명에 따른 효과를 얻을 수 있음을 이해할 수 있다.6, 8, 9, 10, 16, 17, and 19, the non-inverting terminals of the respective operational amplifiers are connected to the operation signal line Xi through the switch S2 '. Although it is connected to the same potential as the ground voltage (GND) to be connected, it can be understood that the effect according to the present invention can be obtained even if the non-inverting terminal of each operational amplifier is connected to a different voltage than the ground voltage (GND) have.
이상 본 발명이 양호한 실시예와 관련하여 설명되었으나, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications, and variations will readily occur to those skilled in the art without departing from the spirit and scope of the invention.
그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 진정한 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.Therefore, it should be understood that the disclosed embodiments are to be considered in an illustrative rather than a restrictive sense, and that the true scope of the invention is indicated by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof, .
1: 터치스크린패널 10, 10-1, 10-2: 적분회로
11, 11-1, 11-2: 충방전회로 12, 12-1, 12-2: 적분부
100: 감지패턴 101: 동작패턴
102: 유전체 103: 보호 윈도우
112: 노드 커패시터 200: 커패시턴스 측정회로
300: 터치판별부 1:
11, 11-1, 11-2: charge and
100: detection pattern 101: operation pattern
102: dielectric 103: protective window
112: node capacitor 200: capacitance measurement circuit
300: touch discriminating unit
Claims (20)
상기 제1 연산증폭기 및 상기 제2 연산증폭기의 반전 입력단자는 각각 제1 스위치 및 제2 스위치를 통해 상기 커패시터의 제1 단자에 연결되어 있으며,
상기 커패시터의 제2 단자는 제3 스위치 및 제4 스위치를 통해 제1 전위 및 제2 전위에 연결되어 있고,
상기 제1 연산증폭기의 반전 입력단자와 출력단자는 제1 피드백 커패시터를 통해 서로 연결되어 있고, 상기 제2 연산증폭기의 반전 입력단자와 출력단자는 제2 피드백 커패시터를 통해 서로 연결되어 있으며,
상기 제1 연산증폭기 및 상기 제2 연산증폭기의 비반전 입력단자는 각각 상기 제3 전위에 연결되어 있는,
적분회로(integrator circuit).A first operational amplifier; A second operational amplifier; And a capacitor,
Inverting input terminals of the first operational amplifier and the second operational amplifier are connected to a first terminal of the capacitor through a first switch and a second switch, respectively.
The second terminal of the capacitor is connected to the first potential and the second potential through a third switch and a fourth switch,
The inverting input terminal and the output terminal of the first operational amplifier are connected to each other through a first feedback capacitor, the inverting input terminal and the output terminal of the second operational amplifier are connected to each other through a second feedback capacitor,
Non-inverting input terminals of the first operational amplifier and the second operational amplifier are respectively connected to the third potential,
Integrator circuit.
상기 제1 스위치 및 상기 제3 스위치는 제1 클록에 의해 구동되고, 상기 제2 스위치 및 상기 제4 스위치는 제2 클록에 의해 구동되는, 적분회로.The method of claim 1,
The first switch and the third switch are driven by a first clock, and the second switch and the fourth switch are driven by a second clock.
상기 제1 클록과 상기 제2 클록의 온(on) 구간은 시간 축 상에서 서로 교차하여 나타나는, 적분회로.The method of claim 2,
An on-circuit of the first clock and the second clock on intervals appear to cross each other on the time axis.
제1 연산증폭기; 및
제2 연산증폭기
를 포함하고,
상기 감지패턴은 제1 스위치 및 제2 스위치를 통해 각각 상기 제1 연산증폭기의 반전 입력단자 및 상기 제2 연산증폭기의 반전 입력단자에 연결되어 있고,
상기 동작패턴은 제3 스위치 및 제4 스위치를 통해 제1 전위 및 제2 전위에 연결되어 있고,
상기 제1 연산증폭기의 반전 입력단자와 출력단자는 제1 피드백 커패시터를 통해 서로 연결되어 있고, 상기 제2 연산증폭기의 반전 입력단자와 출력단자는 제2 피드백 커패시터를 통해 서로 연결되어 있으며,
상기 제1 연산증폭기 및 상기 제2 연산증폭기의 비반전 입력단자는 각각 상기 제2 전위에 연결되어 있는,
커패시티브 방식의 터치스크린의 입력 감지회로.A circuit for sensing an input of a capacitive touch screen in which an operation pattern and a sensing pattern are formed,
A first operational amplifier; And
Secondary operational amplifier
Including,
The sensing pattern is connected to an inverting input terminal of the first operational amplifier and an inverting input terminal of the second operational amplifier through a first switch and a second switch, respectively.
The operation pattern is connected to the first potential and the second potential through a third switch and a fourth switch,
The inverting input terminal and the output terminal of the first operational amplifier are connected to each other through a first feedback capacitor, the inverting input terminal and the output terminal of the second operational amplifier are connected to each other through a second feedback capacitor,
The non-inverting input terminals of the first operational amplifier and the second operational amplifier are connected to the second potential, respectively.
Capacitive touch screen input sensing circuit.
상기 제1 스위치 및 상기 제3 스위치는 제1 클록에 의해 구동되고, 상기 제2 스위치 및 상기 제4 스위치는 제2 클록에 의해 구동되는, 커패시티브 방식의 터치스크린의 입력 감지회로.The method of claim 8,
The first switch and the third switch is driven by a first clock, the second switch and the fourth switch is driven by a second clock, input sensing circuit of the capacitive touch screen.
상기 반전 스위치드 커패시터 적분회로에 연결된 비반전 스위치드 커패시터 적분회로(non-inverting switched capacitor integrator)
를 포함하며,
상기 반전 스위치드 커패시터 적분회로의 샘플링 커패시터(sampling capacitor)와 상기 비반전 스위치드 커패시터 적분회로의 샘플링 커패시터는 동일한 커패시터인,
스위치드 커패시터 적분회로.Inverting switched capacitor integrator circuit; And
Non-inverting switched capacitor integrator coupled to the inverted switched capacitor integrating circuit
Including;
The sampling capacitor of the inverted switched capacitor integrating circuit and the sampling capacitor of the non-inverting switched capacitor integrating circuit are the same capacitor.
Switched capacitor integrating circuit.
상기 샘플링 커패시터의 두 개의 단자 중 상기 반전 스위치드 커패시터 적분기의 증폭기 및 상기 비반전 스위치드 커패시터 적분기의 증폭기 쪽 단자에는 유선 또는 무선으로 유입되는 잡음원(noise source)이 연결되어 있는, 스위치드 커패시터 적분회로.The method of claim 10,
Switched capacitor integrating circuit of the two terminals of the sampling capacitor is connected to the amplifier terminal of the inverted switched capacitor integrator and the amplifier side terminal of the non-inverted switched capacitor integrator is connected to a noise source (wired or wireless).
상기 커패시터를 충전 및 방전시키도록 상기 커패시터에 연결된 충방전 회로;
상기 충방전 회로에 연결된 반전 적분회로; 및
상기 충방전 회로에 연결된 비반전 적분회로;
를 포함하는,
적분회로.Capacitors;
A charge / discharge circuit connected to the capacitor to charge and discharge the capacitor;
An integrating integrating circuit connected to the charging and discharging circuit; And
A non-inverting integral circuit connected to the charge / discharge circuit;
Including,
Integral circuit.
상기 제1 연산증폭기 및 상기 제2 연산증폭기의 반전 입력단자는 상기 커패시터의 제1 단자에 연결되어 있으며,
상기 제1 연산증폭기의 반전 입력단자와 출력단자는 직렬 연결된 제1 스위치와 제1 피드백 커패시터를 통해 서로 연결되어 있고, 상기 제2 연산증폭기의 반전 입력단자와 출력단자는 직렬 연결된 제2 스위치와 제2 피드백 커패시터를 통해 서로 연결되어 있고,
상기 커패시터의 제2 단자는 제3 스위치 및 제4 스위치를 통해 제1 전위 및 제2 전위에 연결되어 있으며,
상기 제1 연산증폭기 및 상기 제2 연산증폭기의 비반전 입력단자는 각각 상기 제3 전위에 연결되어 있는,
적분회로(integrator circuit).
A first operational amplifier; A second operational amplifier; And a capacitor,
Inverting input terminals of the first operational amplifier and the second operational amplifier are connected to a first terminal of the capacitor,
The inverting input terminal and the output terminal of the first operational amplifier are connected to each other through a first switch and a first feedback capacitor connected in series, and the inverting input terminal and the output terminal of the second operational amplifier are connected to a second switch and second feedback connected in series. Connected to each other through a capacitor,
The second terminal of the capacitor is connected to the first potential and the second potential through a third switch and a fourth switch,
Non-inverting input terminals of the first operational amplifier and the second operational amplifier are respectively connected to the third potential,
Integrator circuit.
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