KR20110094689A - Method for manufacturing semiconductor device having contact plug - Google Patents

Method for manufacturing semiconductor device having contact plug Download PDF

Info

Publication number
KR20110094689A
KR20110094689A KR1020100014244A KR20100014244A KR20110094689A KR 20110094689 A KR20110094689 A KR 20110094689A KR 1020100014244 A KR1020100014244 A KR 1020100014244A KR 20100014244 A KR20100014244 A KR 20100014244A KR 20110094689 A KR20110094689 A KR 20110094689A
Authority
KR
South Korea
Prior art keywords
contact
silicon
contact hole
conductive layer
conductive
Prior art date
Application number
KR1020100014244A
Other languages
Korean (ko)
Other versions
KR101598834B1 (en
Inventor
전택수
김봉현
유원석
서재홍
안호균
김대현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100014244A priority Critical patent/KR101598834B1/en
Priority to US12/941,331 priority patent/US8697570B2/en
Publication of KR20110094689A publication Critical patent/KR20110094689A/en
Priority to US14/186,025 priority patent/US8928152B2/en
Application granted granted Critical
Publication of KR101598834B1 publication Critical patent/KR101598834B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE: A method for manufacturing semiconductor device having contact plug is provided to improve the reliability of the semiconductor device by burying a contact hole without void and forming the contact plug having improved electrical property. CONSTITUTION: In a method for manufacturing semiconductor device having contact plug, . A plurality of trenches(220) for forming a word line is formed within a substrate(210). A gate insulating layer(224) and a buried word line(230) are formed within a plurality of trenches respectively. An impurity region(218) is formed by implanting impurity in the both sides of the buried word line An insulating layer(238) is formed on the top side of a substrate. A bottom conductive layer(250L) for forming a bit line is formed on the insulating layer.

Description

콘택 플러그를 구비한 반도체 소자 및 그 제조 방법{Method for manufacturing semiconductor device having contact plug} Semiconductor device having a contact plug and a method of manufacturing the same

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 콘택 플러그를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device having a contact plug and a method of manufacturing the same.

반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고, 서로 다른 층의 도전층들을 상호 전기적으로 연결시키기 위한 콘택홀의 사이즈가 감소되고 그 아스펙트 비 (aspect ratio)도 점차 증가하고 있다. As the degree of integration of semiconductor devices increases, the design rules for the components of the semiconductor devices decrease. In particular, for semiconductor devices that require a large number of transistors, the gate length, which is a standard for design rules, is reduced, and the size of contact holes for electrically connecting the conductive layers of different layers with each other is reduced. Aspect ratio is also gradually increasing.

본 발명의 목적은 고도로 스케일링(scailing)된 반도체 소자를 구현하는 데 필요한 미세한 사이즈의 콘택 플러그로서 그 내부에 콘택 저항 증가의 원인이 되는 씨임 (seam) 또는 보이드 (void)가 없는 콘택 플러그를 구비한 반도체 소자를 제공하는 것이다. SUMMARY OF THE INVENTION An object of the present invention is to provide a finely sized contact plug for implementing a highly scaled semiconductor device having a seam or void-free contact plug therein which causes an increase in contact resistance therein. It is to provide a semiconductor device.

본 발명의 다른 목적은 고도로 스케일링된 반도체 소자를 구현하기 위한 미세한 콘택 플러그를 형성하기 위하여 콘택홀 내에 도전 물질을 매립할 때, 콘택 저항 증가의 원인이 되는 씨임 또는 보이드 없이 양호하게 콘택홀을 매립하여 전기적 특성이 우수한 콘택 플러그를 얻을 수 있는 반도체 소자의 제조 방법을 제공하는 것이다. Another object of the present invention is to fill a contact hole well without a seam or voids that cause an increase in contact resistance when embedding a conductive material in the contact hole to form a fine contact plug for implementing a highly scaled semiconductor device. It is to provide a method of manufacturing a semiconductor device capable of obtaining a contact plug having excellent electrical characteristics.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 도전 영역을 포함하는 기판과, 상기 기판 위에 형성되고 상기 도전 영역을 노출시키는 콘택홀이 형성되어 있는 제1 패턴과, 상기 콘택홀 내부를 채우는 콘택 플러그를 포함한다. 상기 콘택 플러그는, 적어도 2 개의 실리콘 원자를 포함하는 제1 화합물로부터 형성되고 상기 콘택홀 내부에서 상기 도전 영역 및 상기 콘택홀의 측벽에 각각 접해 있는 제1 실리콘막과, 상기 제1 화합물의 실리콘 원자수보다 적은 수의 실리콘 원자를 포함하는 제2 화합물로부터 형성되고 상기 제1 실리콘막을 사이에 두고 상기 콘택홀의 내측벽으로부터 이격된 상태로 상기 콘택홀의 입구측 내부를 채우는 제2 실리콘막을 포함한다. In order to achieve the above object, the semiconductor device according to the present invention comprises a substrate including a conductive region, a first pattern formed on the substrate and forming a contact hole exposing the conductive region, and filling the inside of the contact hole. And a contact plug. The contact plug may include a first silicon film formed from a first compound including at least two silicon atoms and in contact with the conductive region and sidewalls of the contact hole, respectively, in the contact hole, and the number of silicon atoms of the first compound. And a second silicon film formed from a second compound including fewer silicon atoms and filling the inside of the inlet side of the contact hole while being spaced apart from the inner wall of the contact hole with the first silicon film interposed therebetween.

상기 제1 화합물은 SinH2n +2 (n은 2 ≤ n ≤ 10의 자연수)로 표시될 수 있다. 상기 제2 화합물은 SiH4로 이루어질 수 있다. The first compound may be represented by Si n H 2n +2 (n is a natural number of 2 ≦ n ≦ 10). The second compound may be made of SiH 4 .

상기 제1 실리콘막 및 제2 실리콘막은 각각 제1 도전형의 불순물을 더 포함할 수 있다. 상기 제1 도전형은 N형 또는 P형 불순물로 이루어질 수 있다. Each of the first silicon film and the second silicon film may further include impurities of a first conductivity type. The first conductivity type may be made of N-type or P-type impurities.

상기 제1 패턴은 도전성 폴리실리콘으로 이루어질 수 있다. The first pattern may be made of conductive polysilicon.

상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는, 도전 영역을 포함하는 반도체 기판상에 상기 도전 영역을 노출시키는 콘택홀이 형성되어 있는 제1 패턴을 형성한다. 적어도 2 개의 실리콘 원자를 포함하는 제1 화합물을 사용하여 상기 도전 영역 및 상기 콘택홀의 내측벽을 덮고 상기 콘택홀의 일부를 채우는 제1 실리콘막을 형성한다. 상기 제1 화합물의 실리콘 원자수보다 적은 수의 실리콘 원자를 포함하는 제2 화합물을 사용하여 상기 제1 실리콘막 위에 상기 콘택홀의 입구측 내부 공간을 채우는 제2 실리콘막을 형성한다. In order to achieve the above another object, in the method of manufacturing a semiconductor device according to the first aspect of the present invention, a first pattern in which a contact hole for exposing the conductive region is formed on a semiconductor substrate including the conductive region. . A first silicon film is formed using the first compound including at least two silicon atoms to cover the conductive region and the inner wall of the contact hole and fill a portion of the contact hole. A second silicon film is formed on the first silicon film to fill the inner space of the inlet side of the contact hole by using a second compound including fewer silicon atoms than the silicon atom of the first compound.

본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 제1 화합물은 SinH2n +2 (n은 2 ≤ n ≤ 10의 자연수)로 표시될 수 있다. 특히, 상기 제1 화합물은 Si2H6로 이루어지고, 상기 제2 화합물은 SiH4로 이루어질 수 있다. In the method for manufacturing a semiconductor device according to the first aspect of the present invention, the first compound may be represented by Si n H 2n +2 (n is a natural number of 2 ≦ n ≦ 10). In particular, the first compound may be made of Si 2 H 6 , and the second compound may be made of SiH 4 .

상기 제1 실리콘막 및 상기 제2 실리콘막은 각각 CVD (chemical vapor deposition) 공정에 의해 형성될 수 있다. 또한, 상기 제2 실리콘막을 형성하는 단계는 상기 제1 실리콘막을 형성하는 단계와 동일한 반응 챔버 내에서 인시튜 (in-situ)로 행해질 수 있다. The first silicon film and the second silicon film may be formed by chemical vapor deposition (CVD) processes, respectively. In addition, the forming of the second silicon film may be performed in-situ in the same reaction chamber as the forming of the first silicon film.

상기 제1 실리콘막을 형성하는 단계에서는 상기 반도체 기판상에 상기 제1 화합물과 제1 도판트 소스를 동시에 공급하고, 상기 제2 실리콘막을 형성하는 단계에서는 상기 반도체 기판상에 상기 제2 화합물과 상기 제2 도판트 소스를 동시에 공급할 수 있다. In the forming of the first silicon film, the first compound and the first dopant source are simultaneously supplied onto the semiconductor substrate, and in the forming of the second silicon film, the second compound and the second material are formed on the semiconductor substrate. Two dopant sources can be supplied simultaneously.

상기 제1 실리콘막을 형성하는 단계는 제1 온도하에서 행해지고, 상기 제2 실리콘막을 형성하는 단계는 상기 제1 온도보다 높은 제2 온도하에서 행해질 수 있다. The forming of the first silicon film may be performed under a first temperature, and the forming of the second silicon film may be performed under a second temperature higher than the first temperature.

본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 제1 패턴은 도전성 폴리실리콘막으로 이루어질 수 있다. 그리고, 상기 제1 실리콘막은 상기 콘택홀 내부에서 상기 도전 영역 및 상기 제1 패턴에 직접 접하도록 형성될 수 있다. 또한, 상기 제1 실리콘막 및 제2 실리콘막을 각각 일부 제거하여, 상기 제1 실리콘막 및 제2 실리콘막 중 상기 콘택홀의 내부에 남아 있는 부분들로 이루어지는 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그 및 상기 제1 패턴을 덮는 도전층을 형성하는 단계를 더 포함할 수 있다. In the method of manufacturing a semiconductor device according to the first aspect of the present invention, the first pattern may be made of a conductive polysilicon film. The first silicon layer may be formed to directly contact the conductive region and the first pattern in the contact hole. The method may further include removing a portion of the first silicon layer and the second silicon layer, respectively, to form a contact plug including portions of the first silicon layer and the second silicon layer remaining inside the contact hole. And forming a conductive layer covering the first pattern.

본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 제1 패턴은 절연막으로 이루어질 수 있다. 그리고, 상기 제1 패턴을 형성한 후, 상기 콘택홀의 내측벽에 절연 스페이서를 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 제1 실리콘막은 상기 콘택홀 내부에서 상기 도전 영역 및 상기 절연 스페이서에 직접 접하도록 형성될 수 있다. In the method of manufacturing a semiconductor device according to the first aspect of the present invention, the first pattern may be formed of an insulating film. The method may further include forming an insulating spacer on an inner wall of the contact hole after forming the first pattern. In this case, the first silicon layer may be formed to directly contact the conductive region and the insulating spacer in the contact hole.

또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는, 도전 영역을 포함하는 반도체 기판상에 상기 도전 영역을 노출시키는 콘택홀이 형성되어 있는 도전성 폴리실리콘막을 형성한다. 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스와 제1 도판트 소스를 사용하는 CVD 공정에 의해 상기 콘택홀의 내부에서 노출되는 상기 도전성 폴리실리콘막과 상기 도전 영역을 각각 덮는 제1 콘택 도전층을 형성한다. 상기 제1 실리콘 소스를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스와 제2 도판트 소스를 사용하는 CVD 공정에 의해 상기 제1 콘택 도전층 위에 상기 콘택홀의 입구측 내부 공간을 채우는 제2 콘택 도전층을 형성한다. 상기 제1 콘택 도전층 및 제2 콘택 도전층을 각각 일부 제거하여 상기 콘택홀 내에 남아 있는 상기 제1 콘택 도전층 및 제2 콘택 도전층으로 이루어지는 콘택 플러그를 형성한다. Moreover, in order to achieve the said other objective, in the manufacturing method of the semiconductor element which concerns on the 2nd aspect of this invention, the conductive polysilicon film in which the contact hole which exposes the said conductive region is formed on the semiconductor substrate containing a conductive region is provided. Form. A first contact respectively covering the conductive polysilicon film and the conductive region exposed in the contact hole by a CVD process using a first silicon source and a first dopant source comprising a compound comprising at least two silicon atoms A conductive layer is formed. On the first contact conductive layer by a CVD process using a second silicon source and a second dopant source made of a compound containing fewer silicon atoms than the number of silicon atoms in the compound constituting the first silicon source. A second contact conductive layer is formed to fill the inner space at the inlet side of the contact hole. A portion of the first contact conductive layer and the second contact conductive layer are respectively removed to form a contact plug including the first contact conductive layer and the second contact conductive layer remaining in the contact hole.

본 발명에 따르면, 고도로 스케일링된 반도체 소자를 구현하는 데 필요한 미세한 콘택 플러그를 형성하는 데 있어서 콘택홀 내에 도전 물질을 매립할 때, 콘택 저항 증가의 원인이 되는 씨임 또는 보이드 없이 양호하게 콘택홀을 매립하여 전기적 특성이 우수한 콘택 플러그를 형성함으로써 반도체 소자의 신뢰성을 향상시킬 수 있다. According to the present invention, when embedding a conductive material in a contact hole in forming a fine contact plug required to implement a highly scaled semiconductor device, the contact hole is well buried without a seam or void which causes an increase in contact resistance. Therefore, by forming a contact plug having excellent electrical characteristics, it is possible to improve the reliability of the semiconductor device.

도 1은 1 개의 실리콘 원자를 포함하는 화합물로 이루어지는 실리콘 소스를 사용하여, CVD 공정에 의해 도전성 폴리실리콘막 패턴 및 산화막 패턴이 노출되어 있는 홀 내부에 매립용 실리콘막을 형성한 경우의 결과를 보여주는 사진이다.
도 2는 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 실리콘 소스를 사용하여, CVD 공정에 의해 도전성 폴리실리콘막 패턴 및 산화막 패턴이 노출되어 있는 홀 내부에 매립용 실리콘막을 형성한 경우의 결과를 보여주는 사진이다.
도 3a 내지 도 3f는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a는 본 발명의 기술적 사상에 의한 실시예들에 따른 구조를 가지는 반도체 소자의 레이아웃이다.
도 4b는 도 4a의 4B - 4B'선 단면도이다.
도 4c는 도 4a의 4C - 4C'선 단면도이다.
도 5a 내지 도 5g는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6은 도 5b의 공정에 따라 콘택홀이 형성된 하부 도전층의 평면도이다.
도 7은 도 5f 까지의 공정에 따라 다이렉트 콘택이 형성된 후, 하부 도전층과 콘택홀 내에 형성되어 있는 다이렉트 콘택의 평면도이다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 10은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 11은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템의 개략도이다. FIG. 1 is a photograph showing a result of a buried silicon film formed inside a hole in which a conductive polysilicon film pattern and an oxide film pattern are exposed by a CVD process using a silicon source made of a compound containing one silicon atom. to be.
FIG. 2 is a photograph showing a result of a buried silicon film formed inside a hole in which a conductive polysilicon film pattern and an oxide film pattern are exposed by a CVD process using a silicon source made of a compound containing two silicon atoms. to be.
3A through 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the inventive concept, according to a process sequence.
4A is a layout of a semiconductor device having a structure according to embodiments of the inventive concept.
4B is a cross-sectional view taken along line 4B-4B 'of FIG. 4A.
4C is a cross-sectional view taken along the 4C-4C 'line in FIG. 4A.
5A through 5G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the inventive concept, according to a process sequence.
6 is a plan view of a lower conductive layer in which contact holes are formed according to the process of FIG. 5B.
FIG. 7 is a plan view of the direct contact formed in the lower conductive layer and the contact hole after the direct contact is formed according to the process of FIG. 5F.
8A through 8G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the inventive concept, according to a process sequence.
9 is a plan view of a memory module including a semiconductor device according to the inventive concept.
10 is a schematic diagram of a memory card including a semiconductor device according to the inventive concept.
11 is a schematic diagram of a system including a semiconductor device according to the inventive concept.

다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. 다른 한정이 없는 한, 첨부 도면에서 동일한 참조 부호는 동일 부재를 나타낸다. Next, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. The embodiments of the present invention are provided to enable those skilled in the art to more fully understand the present invention. Like numbers refer to like elements all the time. Further, various elements and regions in the drawings are schematically drawn. Accordingly, the invention is not limited by the relative size or spacing drawn in the accompanying drawings. Unless otherwise defined, like reference numerals in the accompanying drawings denote like elements.

반도체 소자의 고집적화를 위해서는 트랜지스터의 게이트 선폭 및 트랜지스터들 사이의 거리, 즉 디자인 룰 (design rule)의 감소가 필수적으로 수반되어야 한다. 이에 따라, 상기 트랜지스터들을 전기적으로 연결하기 위한 배선들의 선폭과, 이들 배선 간의 거리도 감소 되고 있다. In order to achieve high integration of semiconductor devices, reduction of gate line widths of transistors and distances between transistors, that is, design rules, is essential. Accordingly, the line widths of the wirings for electrically connecting the transistors and the distance between the wirings are also reduced.

예를 들면, 트랜지스터들의 소스/드레인 영역과 그 상부에 형성되는 비트 라인과의 전기적 연결을 위하여 콘택 플러그를 형성한다. 여기서, 반도체 소자의 고집적화로 인해 상기 콘택 플러그가 형성될 콘택홀의 사이즈가 매우 미세하고 아스펙트 비도 커지게 된다. 상기와 같은 미세한 콘택홀 내부를 도전 물질로 매립하는 데 있어서 씨임 또는 보이드 없이 상기 콘택홀을 매립할 수 있는 기술이 필요하다. For example, contact plugs are formed for electrical connection between the source / drain regions of the transistors and the bit lines formed thereon. Here, due to the high integration of the semiconductor device, the contact hole in which the contact plug is to be formed is very fine and the aspect ratio is also large. There is a need for a technique for filling the contact hole without a seam or void in filling the inside of the minute contact hole with a conductive material.

특히, 본 발명자들은 콘택홀 내부에 실리콘막이 노출되어 있는 상태에서 상기 콘택홀을 CVD (chemical vapor deposition) 공정을 이용하여 실리콘 함유 물질로 매립하는 경우, 상기 실리콘 함유 물질을 형성하는 데 사용되는 실리콘 소스 (source)의 종류에 따라, CVD 공정 중에 콘택홀 내부에서의 실리콘 함유 물질의 매립 형태가 달라지는 것을 발견하였다. Particularly, the inventors of the present invention have a silicon source used to form the silicon-containing material when the contact hole is filled with the silicon-containing material by using a chemical vapor deposition (CVD) process with the silicon film exposed inside the contact hole. It has been found that depending on the type of source, the buried form of the silicon-containing material inside the contact hole varies during the CVD process.

도 1은 1 개의 실리콘 원자를 포함하는 화합물로 이루어지는 실리콘 소스 가스인 SiH4 가스를 사용하여, CVD 공정에 의해 도전성 폴리실리콘막 패턴(20) 및 산화막 패턴(30)이 노출되어 있는 홀(H1) 내부에 매립용 실리콘막(50)을 약 150 Å의 목표 두께로 형성한 경우의 결과를 보여주는 사진이다. FIG. 1 shows a hole H1 exposing the conductive polysilicon film pattern 20 and the oxide film pattern 30 by a CVD process using a SiH 4 gas, which is a silicon source gas made of a compound containing one silicon atom. It is a photograph showing the result when the embedding silicon film 50 is formed to a target thickness of about 150 GPa.

SiH4 가스를 사용한 경우, 증착 초기 단계에서 실리콘 소스가 도전성 폴리실리콘막 패턴(20)과 산화막 패턴(30)과의 계면 부근에 집중적으로 증착되는 성향을 나태낸다. 이는 SiH4 가스를 사용하는 경우, SiH4 가스로부터의 실리콘 원자가 상기 도전성 폴리실리콘막 패턴(20)과 산화막 패턴(30)과의 계면 부근으로 이동 (migration)되는 성향이 있기 때문이며, 이로 인해 상기 계면 부근에서는 다른 부분에 비해 많은 양의 실리콘 원자가 증착되기 때문인 것으로 해석될 수 있다. 이와 같은 경향은 SiH4와 같이 실리콘 소스를 구성하는 화합물 내에서의 실리콘 원자 수가 작을수록 크게 나타난다. 이로 인해, 매립용 실리콘막(50)의 초기 형성 단계에서 Si 시드 (seed) 형성 상태가 불량하게 된다. 그 결과, 얻어진 매립용 실리콘막(50)의 표면 러프니스 (roughness)가 불량하게 된다. 특히, 도 1에서 볼 수 있는 바와 같이, 도전성 폴리실리콘막 패턴(20)과 산화막 패턴(30)과의 계면 부근에는 다른 부분에 비해 실리콘 원자가 과도하게 증착된다. 이와 같은 상태에서 후속 증착이 계속 이루어지는 경우, 상기 홀(H1)의 입구에서 오버행 (overhang) 구조가 형성되는 현상이 나타나고, 그 결과 상기 홀(H1) 내부가 완전히 채워지기 전에 홀(H1)의 입구가 막혀버려서 홀(H1) 내부에 씨임 또는 보이드가 형성되는 결과를 초래할 수 있다. 이와 같이 씨임 또는 보이드가 형성된 콘택 플러그는 콘택 저항 증가의 원인이 된다. In the case of using SiH 4 gas, in the initial stage of deposition, the silicon source exhibits a tendency to be concentrated in the vicinity of the interface between the conductive polysilicon film pattern 20 and the oxide film pattern 30. This is because when SiH 4 gas is used, silicon atoms from the SiH 4 gas tend to migrate near the interface between the conductive polysilicon film pattern 20 and the oxide film pattern 30, thereby causing the interface. It can be interpreted that the vicinity is due to the deposition of a large amount of silicon atoms compared to other parts. This tendency is larger when the number of silicon atoms in the compound constituting the silicon source such as SiH 4 is smaller. As a result, the Si seed formation state is poor in the initial formation step of the buried silicon film 50. As a result, the surface roughness of the obtained embedding silicon film 50 is poor. In particular, as shown in FIG. 1, silicon atoms are excessively deposited in the vicinity of the interface between the conductive polysilicon film pattern 20 and the oxide film pattern 30. When subsequent deposition continues in this state, an overhang structure is formed at the inlet of the hole H1. As a result, the inlet of the hole H1 is completely filled before the inside of the hole H1 is completely filled. Blocking may result in the formation of a seam or void inside the hole H1. As such, the contact plug in which the seam or void is formed may cause an increase in contact resistance.

본 발명자들은 상기 홀(H1) 내부에 CVD 공정을 이용하여 매립용 실리콘막을 형성할 때, 실리콘 소스 가스로서 SiH4 가스 대신 2 개 이상의 실리콘 원자를 포함하는 화합물로 이루어지는 실리콘 소스 가스를 사용하는 경우, 상기 홀(H1) 내부에서 도전성 폴리실리콘막 패턴과 산화막 패턴과의 계면 부근에 오버행 구조가 형성되지 않고 우수한 표면 러프니스를 가지는 실리콘막이 얻어지는 것을 확인하였다. The present inventors use a silicon source gas formed of a compound containing two or more silicon atoms instead of SiH 4 gas as a silicon source gas when forming a buried silicon film using the CVD process in the hole H1, It was confirmed that a silicon film having excellent surface roughness was obtained without forming an overhang structure near the interface between the conductive polysilicon film pattern and the oxide film pattern inside the hole H1.

도 2는 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 실리콘 소스 가스인 Si2H6 가스를 사용하여, CVD 공정에 의해 도전성 폴리실리콘막 패턴(20) 및 산화막 패턴(30)이 노출되어 있는 홀(H1) 내부에 매립용 실리콘막(60)을 약 150 Å의 목표 두께로 형성한 경우의 결과를 보여주는 사진이다. 2 shows a hole in which the conductive polysilicon film pattern 20 and the oxide film pattern 30 are exposed by a CVD process using a Si 2 H 6 gas, which is a silicon source gas made of a compound containing two silicon atoms ( H1) is a photograph showing the result when the embedding silicon film 60 was formed to a target thickness of about 150 GPa.

Si2H6 가스를 사용한 경우, 증착 초기 단계에서 실리콘 소스가 도전성 폴리실리콘막 패턴(20)과 산화막 패턴(30)과의 계면 부근에 집중적으로 증착되는 성향이 나타나지 않고, 홀(H1) 내부의 모든 영역에 걸쳐서 시드가 균일하게 형성된다. 이와 같이, Si2H6 가스를 사용하여 홀(H1) 내에 매립용 실리콘막(60)을 형성하는 경우, 도전성 폴리실리콘막 패턴(20)과 산화막 패턴(30)과의 계면 부근에서 비정상적으로 큰 시드가 형성되는 현상이 억제되어 매우 양호한 표면 러프니스가 얻어지고, 그 결과 홀(H1) 내에 씨임 또는 보이드를 포함하는 원하지 않는 구조는 얻어지지 않는다. In case of using Si 2 H 6 gas, the tendency of the silicon source to be deposited in the vicinity of the interface between the conductive polysilicon film pattern 20 and the oxide film pattern 30 in the initial stage of deposition does not appear, and the inside of the hole H1 The seeds are formed uniformly over all regions. As described above, in the case of forming the buried silicon film 60 in the hole H1 using Si 2 H 6 gas, an abnormally large near the interface between the conductive polysilicon film pattern 20 and the oxide film pattern 30 is formed. The phenomenon in which seeds are formed is suppressed to obtain very good surface roughness, and as a result, an unwanted structure including a seam or void in the hole H1 is not obtained.

다음에 설명하는 본 발명의 기술적 사상에 의한 실시예들에서는 콘택홀 내부에 실리콘막이 노출된 상태에서 상기 콘택홀 내부를 실리콘막으로 매립할 때, 상기 콘택홀 내에서 비정상적인 시드 형성으로 인한 오버행 현상을 억제하여 씨임 또는 보이드가 없는 콘택 플러그를 형성할 수 있는 방법들을 예시한다. In the following embodiments of the inventive concept, an overhang phenomenon due to abnormal seed formation in the contact hole is filled when the inside of the contact hole is filled with the silicon film in a state where the silicon film is exposed inside the contact hole. Examples are methods that can be suppressed to form a contact or void free contact plug.

도 3a 내지 도 3f는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 3A through 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the inventive concept, according to a process sequence.

도 3a를 참조하면, 도전 영역(112)을 포함하는 기판(110)상에 실리콘막(120)을 형성하고, 상기 실리콘막(120) 위에 마스크 패턴(130)을 형성한다. Referring to FIG. 3A, a silicon film 120 is formed on a substrate 110 including a conductive region 112, and a mask pattern 130 is formed on the silicon film 120.

상기 기판(110)은 예를 들면 실리콘 기판과 같은 반도체 기판으로 이루어질 수 있다. The substrate 110 may be formed of, for example, a semiconductor substrate such as a silicon substrate.

상기 도전 영역(112)은 예를 들면 상기 기판(110)에 형성된 불순물 영역일 수 있다. 또는, 상기 도전 영역(112)은 서로 다른 레벨에 있는 도전층들을 상호 전기적으로 연결시키기 위한 콘택 패드 또는 도전 라인일 수 있다. The conductive region 112 may be, for example, an impurity region formed in the substrate 110. Alternatively, the conductive region 112 may be a contact pad or a conductive line for electrically connecting conductive layers at different levels.

상기 실리콘막(120)은 도전성 또는 비도전성 폴리실리콘막으로 이루어질 수 있다. The silicon film 120 may be made of a conductive or non-conductive polysilicon film.

상기 마스크 패턴(130)은 상기 실리콘막(120)에 대하여 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 마스크 패턴(130)은 산화물, 질화물, 또는 이들의 조합으로 이루어지는 하드마스크 재료로 이루어질 수 있다. 또는, 상기 마스크 패턴(130)은 포토레지스트 패턴으로 이루어질 수도 있다. The mask pattern 130 may be formed of a material having a different etching selectivity with respect to the silicon layer 120. For example, the mask pattern 130 may be formed of a hard mask material formed of an oxide, a nitride, or a combination thereof. Alternatively, the mask pattern 130 may be formed of a photoresist pattern.

도 3b를 참조하면, 상기 마스크 패턴(130)을 식각 마스크로 이용하여 상기 실리콘막(120)을 식각하여 상기 도전 영역(112)을 노출시키는 콘택홀(H2)을 형성한다. Referring to FIG. 3B, the silicon layer 120 is etched using the mask pattern 130 as an etch mask to form a contact hole H2 exposing the conductive region 112.

상기 콘택홀(H2)의 내부 측벽에서는 상기 실리콘막(120) 및 상기 마스크 패턴(130)이 노출된다. The silicon layer 120 and the mask pattern 130 are exposed on the inner sidewall of the contact hole H2.

도 3c를 참조하면, 상기 콘택홀(H2)이 형성된 결과물에 대하여 N2 가스를 사용하여 퍼지 (purge) 공정을 행한 후, 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스(152)를 사용하여 CVD 공정에 의해 상기 콘택홀(H2) 내에 제1 도전성 실리콘막(150)을 형성한다. Referring to FIG. 3C, after performing a purge process using N 2 gas on the resultant product in which the contact hole H2 is formed, the first silicon source 152 made of a compound including at least two silicon atoms. Using to form a first conductive silicon film 150 in the contact hole (H2) by a CVD process.

상기 제1 도전성 실리콘막(150)은 상기 콘택홀(H2)의 저면에서 노출되어 있는 상기 도전 영역(112)과, 상기 콘택홀(H2)의 측벽에서 노출되어 있는 상기 실리콘막(120)막과, 상기 마스크 패턴(130)의 측벽 및 상면을 덮도록 형성될 수 있다. The first conductive silicon film 150 may include the conductive region 112 exposed from the bottom surface of the contact hole H2, the silicon film 120 exposed from the sidewall of the contact hole H2, and the like. The mask pattern 130 may be formed to cover sidewalls and an upper surface of the mask pattern 130.

상기 제1 도전성 실리콘막(150)은 상기 콘택홀(H2)의 일부만을 채우도록 형성될 수 있다. The first conductive silicon film 150 may be formed to fill only a part of the contact hole H2.

상기 제1 도전성 실리콘막(150)을 형성하기 위하여, 예를 들면 CVD 반응 챔버 내에서 상기 콘택홀(H2)이 형성된 기판(110)상에 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스(152) 및 제1 도판트 소스(154)를 동시에 공급하여 CVD 공정을 행할 수 있다. 상기 CVD 공정시 반응 챔버 내부를 약 350 ∼ 550 ℃의 비교적 낮은 온도와 약 50 ∼ 200 Pa의 압력 분위기로 유지할 수 있다. In order to form the first conductive silicon film 150, for example, a first silicon made of a compound including at least two silicon atoms on a substrate 110 on which the contact hole H2 is formed in a CVD reaction chamber. The CVD process may be performed by simultaneously supplying the source 152 and the first dopant source 154. In the CVD process, the inside of the reaction chamber may be maintained at a relatively low temperature of about 350 to 550 ° C. and a pressure atmosphere of about 50 to 200 Pa.

상기 제1 실리콘 소스(152)로서, SinH2n +2 (n은 2 ≤ n ≤ 10의 자연수)로 표시되는 화합물을 사용할 수 있다. 예를 들면, 적어도 2 개의 실리콘 원자를 포함하는 실리콘 소스(152)로서 Si2H6, Si3H6, Si4H8 등을 사용할 수 있다. As the first silicon source 152, a compound represented by Si n H 2n +2 (n is a natural number of 2 ≦ n ≦ 10) may be used. For example, Si 2 H 6 , Si 3 H 6 , Si 4 H 8 , or the like may be used as the silicon source 152 including at least two silicon atoms.

상기 제1 도판트 소스(154)로서 필요에 따라 예를 들면 PH3, AsH3 등과 같은 N형 불순물 소스, 또는 BF3, BCl3 등과 같은 P형 불순물 소스를 공급할 수 있다. As the first dopant source 154, an N-type impurity source such as PH 3 , AsH 3, or the like, or a P-type impurity source such as BF 3 or BCl 3 may be supplied as necessary.

상기 제1 도전성 실리콘막(150)을 형성하는 동안 상기 제1 실리콘 소스(152)로서 적어도 2 개의 실리콘 원자를 포함하는 화합물을 공급함으로 인해, 상기 콘택홀(H2)의 내부 측벽에서 노출되어 있는 상기 실리콘막(120)과 상기 마스크 패턴(130)과의 사이의 계면 부근에 비정상적으로 큰 시드가 형성되는 현상 없이 콘택홀(H2) 내부에서 양호한 포면 러프니스 특성을 가지는 제1 도전성 실리콘막(150)이 얻어질 수 있다. While the first conductive silicon film 150 is formed, the compound including at least two silicon atoms is supplied as the first silicon source 152 to expose the internal sidewalls of the contact hole H2. The first conductive silicon film 150 having good surface roughness characteristics in the contact hole H2 without a phenomenon that an abnormally large seed is formed near the interface between the silicon film 120 and the mask pattern 130. This can be obtained.

도 3d를 참조하면, 상기 제1 도전성 실리콘막(150)이 형성된 결과물에 대하여 N2 가스를 사용하여 퍼지 공정을 행한 후, 도 3c의 공정에서 사용되었던 제1 실리콘 소스(152)를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스(162)를 사용하여, 상기 콘택홀(H2) 내부가 완전히 채워질 때까지 상기 제1 도전성 실리콘막(150) 위에 제2 도전성 실리콘막(160)을 형성한다. Referring to FIG. 3D, after performing a purge process using N 2 gas on the resultant product on which the first conductive silicon film 150 is formed, the compound constituting the first silicon source 152 used in the process of FIG. 3C. By using the second silicon source 162 made of a compound containing fewer silicon atoms than the number of silicon atoms in, the contact hole (H2) on the first conductive silicon film 150 until the interior is completely filled The second conductive silicon film 160 is formed.

상기 제2 도전성 실리콘막(160)을 형성하는 공정은 도 3c를 참조하여 설명한 제1 도전성 실리콘막(150) 형성 공정시 사용된 반응 챔버 내에서 제1 도전성 실리콘막(150) 형성 공정과 인시튜 (in-situ)로 이루어질 수 있다. The process of forming the second conductive silicon film 160 is in situ with the process of forming the first conductive silicon film 150 in the reaction chamber used in the process of forming the first conductive silicon film 150 described with reference to FIG. 3C. It can be made in-situ.

상기 제2 도전성 실리콘막(160)을 형성하기 위하여, 예를 들면 상기 제1 도전성 실리콘막(150) 형성 공정을 행하였던 CVD 반응 챔버 내에서 상기 제1 도전성 실리콘막(150) 위에 상기 제2 실리콘 소스(162) 및 제2 도판트 소스(164)를 동시에 공급하여 CVD 공정을 행할 수 있다. In order to form the second conductive silicon film 160, for example, the second silicon on the first conductive silicon film 150 in the CVD reaction chamber in which the first conductive silicon film 150 is formed. The CVD process may be performed by simultaneously supplying the source 162 and the second dopant source 164.

상기 CVD 공정시 반응 챔버 내부 온도는 약 450 ∼ 580 ℃로 유지할 수 있다. 특히, 상기 제2 도전성 실리콘막(160) 형성시의 온도는 제1 도전성 실리콘막(150) 형성시의 온도보다 더 높은 온도로 유지할 수 있다. 예를 들면, 상기 제1 도전성 실리콘막(150) 형성시에는 500 ℃ 보다 낮은 공정 온도를 유지하고, 상기 제2 도전성 실리콘막(160) 형성시에는 500 ℃ 보다 높은 공정 온도를 유지할 수 있다. 상기 제2 도전성 실리콘막(160) 형성을 위하여 반응 챔버 내부 압력은 약 50 ∼ 200 Pa으로 유지할 수 있다. The temperature inside the reaction chamber during the CVD process may be maintained at about 450 ~ 580 ℃. In particular, the temperature at the time of forming the second conductive silicon film 160 may be maintained at a temperature higher than the temperature at the time of forming the first conductive silicon film 150. For example, when the first conductive silicon film 150 is formed, a process temperature lower than 500 ° C. may be maintained, and when the second conductive silicon film 160 is formed, a process temperature higher than 500 ° C. may be maintained. In order to form the second conductive silicon film 160, the pressure inside the reaction chamber may be maintained at about 50 to 200 Pa.

상기 제2 실리콘 소스(162)로서 예를 들면 SiH4를 사용할 수 있다. For example, SiH 4 may be used as the second silicon source 162.

상기 제2 도판트 소스(164)로서 필요에 따라 예를 들면 PH3, AsH3 등과 같은 N형 불순물 소스, 또는 BF3, BCl3 등과 같은 P형 불순물 소스를 공급할 수 있다. 특히, 상기 제2 도판트 소스(164)는 상기 제1 도판트 소스(162)와 동일한 물질로 이루어질 수 있다. As the second dopant source 164, an N-type impurity source such as PH 3 , AsH 3, or the like, or a P-type impurity source such as BF 3 or BCl 3 may be supplied as necessary. In particular, the second dopant source 164 may be made of the same material as the first dopant source 162.

상기 제1 도전성 실리콘막(150)이 내부에 형성되어 있는 상기 콘택홀(H2)의 나머지 공간을 채우는 데 있어서, 제1 실리콘 소스(152) 보다 실리콘 원자수가 적은 화합물로 이루어지는 제2 실리콘 소스(162)를 사용하여 상기 제2 도전성 실리콘막(160)을 형성함으로써, 양호한 스텝 커버리지 특성을 가지는 제2 도전성 실리콘막(160)이 얻어질 수 있다. In order to fill the remaining space of the contact hole H2 in which the first conductive silicon film 150 is formed, the second silicon source 162 made of a compound having fewer silicon atoms than the first silicon source 152. By forming the second conductive silicon film 160 using the?, The second conductive silicon film 160 having good step coverage characteristics can be obtained.

도 3e를 참조하면, 상기 제2 도전성 실리콘막(160)이 형성된 결과물에 대하여 N2 가스를 사용하여 퍼지 공정을 행한다. Referring to FIG. 3E, a purge process is performed using N 2 gas on the resultant product on which the second conductive silicon film 160 is formed.

상기한 바와 같은 일련의 공정을 거쳐 얻어진 상기 제1 도전성 실리콘막(150) 및 제2 도전성 실리콘막(160)은 비정질 상태일 수 있다. 이 경우, 상기 제1 도전성 실리콘막(150) 및 제2 도전성 실리콘막(160)을 포함하는 결과물을 열처리하여, 상기 제1 도전성 실리콘막(150) 및 제2 도전성 실리콘막(160)을 다결정질로 상변환시킬 수 있다. The first conductive silicon film 150 and the second conductive silicon film 160 obtained through a series of processes as described above may be in an amorphous state. In this case, the first conductive silicon film 150 and the second conductive silicon film 160 are polycrystalline by heat-treating the resultant material including the first conductive silicon film 150 and the second conductive silicon film 160. Can be converted to phase.

도 3f를 참조하면, 상기 기판(110)상에서 상기 제1 도전성 실리콘막(150)의 일부 및 제2 도전성 실리콘막(160)의 일부를 제거하여 상기 마스크 패턴(130)을 노출시키고, 노출된 마스크 패턴(130)을 제거하여, 상기 콘택홀(H2) 내부를 채우는 상기 제1 도전성 실리콘막(150)과, 상기 제1 도전성 실리콘막(150) 위에 형성되고 상기 콘택홀(H2) 내에서 상기 실리콘막(120)과는 이격된 상태로 상기 콘택홀(H2)의 입구측 공간을 채우는 제2 도전성 실리콘막(160)으로 이루어지는 콘택 플러그(170)를 형성한다.Referring to FIG. 3F, a portion of the first conductive silicon layer 150 and a portion of the second conductive silicon layer 160 are removed on the substrate 110 to expose the mask pattern 130 and expose the exposed mask. The first conductive silicon film 150 filling the inside of the contact hole H2 by removing the pattern 130 and the first conductive silicon film 150 are formed on the first conductive silicon film 150, and the silicon is formed in the contact hole H2. The contact plug 170 including the second conductive silicon film 160 filling the inlet side space of the contact hole H2 is spaced apart from the film 120.

상기 제1 도전성 실리콘막(150)의 일부 및 제2 도전성 실리콘막(160)의 일부를 제거하는 공정은 에치백 (etchback) 공정을 이용하고, 상기 마스크 패턴(130)을 제거하는 공정은 습식 식각 공정을 이용할 수 있다. 또는, 상기 제1 도전성 실리콘막(150)의 일부 및 제2 도전성 실리콘막(160)의 일부와, 상기 마스크 패턴(130)을 제거하기 위하여 CMP (chemical mechanical polishing) 공정을 이용할 수도 있다. A process of removing a part of the first conductive silicon film 150 and a part of the second conductive silicon film 160 uses an etchback process, and a process of removing the mask pattern 130 by wet etching. The process can be used. Alternatively, a chemical mechanical polishing (CMP) process may be used to remove a portion of the first conductive silicon film 150 and a portion of the second conductive silicon film 160 and the mask pattern 130.

상기 콘택 플러그(170)를 형성하기 위하여, 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스(152)를 사용하여 얻어진 제1 도전성 실리콘막(150)과, 상기 제1 실리콘 소스(152)를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스(162)를 사용하여 얻어진 제2 도전성 실리콘막(160)을 차례로 형성함으로써, 콘택홀(H2) 내에 도전 물질을 매립할 때, 콘택 저항 증가의 원인이 되는 씨임 또는 보이드 없이 양호하게 콘택홀(H2)을 매립할 수 있다. In order to form the contact plug 170, a first conductive silicon film 150 obtained by using a first silicon source 152 made of a compound containing at least two silicon atoms, and the first silicon source 152. Contact hole (H2) by successively forming the second conductive silicon film 160 obtained by using the second silicon source 162 made of a compound containing fewer silicon atoms than the number of silicon atoms in the compound When the conductive material is embedded in the cavities, the contact holes H2 can be buried satisfactorily without seams or voids that cause an increase in contact resistance.

도 4a는 본 발명의 기술적 사상에 의한 실시예들에 따른 구조를 가지는 반도체 소자(200)의 레이아웃이다. 도 4b는 도 4a의 4B - 4B'선 단면도이고, 도 4c는 도 4a의 4C - 4C'선 단면도이다. 4A is a layout of a semiconductor device 200 having a structure according to embodiments of the inventive concept. 4B is a cross-sectional view taken along line 4B-4B 'of FIG. 4A, and FIG. 4C is a cross-sectional view taken along line 4C-4C' of FIG. 4A.

도 4a 내지 도 4c에 예시된 반도체 소자(200)의 구조는 예를 들면 DRAM (Dynamic Random Access Memory)의 셀 어레이 (cell array) 영역, 특히 6F2의 단위 셀 사이즈를 가지는 DRAM 메모리 셀이 형성되는 셀 어레이 영역에 적용될 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다. 여기서, 1F는 최소 피쳐사이즈 (minimum feature size)를 의미한다. The structure of the semiconductor device 200 illustrated in FIGS. 4A to 4C is, for example, a cell array region of a DRAM (Dynamic Random Access Memory), particularly a DRAM memory cell having a unit cell size of 6F 2 . It can be applied to the cell array region. However, the present invention is not limited thereto. Here, 1F means a minimum feature size.

도 4a 내지 도 4c를 참조하면, 반도체 소자(200)는 기판(210)에 복수의 활성 영역(214)을 정의하는 소자분리막(216)을 포함한다. 상기 기판(210)은 예를 들면 Si와 같은 반도체로 이루어질 수 있다. 4A through 4C, the semiconductor device 200 includes an isolation layer 216 that defines a plurality of active regions 214 on the substrate 210. The substrate 210 may be formed of, for example, a semiconductor such as Si.

기판(210) 내에는 상기 활성 영역(214)의 상면(214T)보다 낮은 레벨의 상면을 가지는 복수의 매몰 워드 라인(230)이 기판(210)의 주면 연장 방향과 평행한 제1 방향 (도 4a에서 y 방향)으로 연장되어 있다. In the substrate 210, a plurality of buried word lines 230 having an upper surface lower than the upper surface 214T of the active region 214 is parallel to a direction in which the main surface extends of the substrate 210 (FIG. 4A). In the y direction).

상기 복수의 매몰 워드 라인(230)은 그 상면이 캡핑층(236)으로 덮여 있다. 상기 캡핑층(236)은 예를 들면 실리콘 질화막으로 이루어질 수 있다. 그리고, 상기 매몰 워드 라인(230)과 활성 영역(214)과의 사이에는 게이트 절연막(224)이 형성되어 있다. The plurality of buried word lines 230 may be covered by a capping layer 236. The capping layer 236 may be formed of, for example, a silicon nitride layer. A gate insulating layer 224 is formed between the buried word line 230 and the active region 214.

상기 활성 영역(214)에는 소스/드레인 영역으로 작용할 수 있는 불순물 영역(218)이 형성되어 있다. 상기 불순물 영역(218)은 상기 활성 영역의 상면(214T)으로부터 기판(210)의 내부로 소정 깊이까지 연장되어 있다. An impurity region 218 may be formed in the active region 214 to serve as a source / drain region. The impurity region 218 extends from the upper surface 214T of the active region to the inside of the substrate 210 to a predetermined depth.

상기 복수의 매몰 워드 라인(230) 위에는 상기 제1 방향에 직교하는 제2 방향 (도 4a에서 x 방향)으로 복수의 비트 라인(250)이 연장되어 있다. 상기 복수의 비트 라인(250)은 서로 다른 물질로 이루어지는 제1 비트 라인 도전 패턴(250A) 및 제2 비트 라인 도전 패턴(250B)이 차례로 적층되어 있는 구조를 가지는 것으로 예시되어 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다. A plurality of bit lines 250 extend in the second direction (the x direction in FIG. 4A) orthogonal to the first direction on the plurality of buried word lines 230. The plurality of bit lines 250 is illustrated as having a structure in which the first bit line conductive pattern 250A and the second bit line conductive pattern 250B made of different materials are sequentially stacked. However, the present invention is not limited thereto.

상기 반도체 소자(200)는 상기 복수의 활성 영역(214) 중 1 개의 활성 영역(214) 마다 2 개의 매몰 워드 라인(230)이 y 방향으로 평행하게 연장되는 구조를 가진다. 각각의 활성 영역(214) 마다 상기 활성 영역(214)을 지나는 2 개의 매몰 워드 라인(230) 사이에는 다이렉트 콘택 (direct contact)(260)이 형성되어 있다. 상기 다이렉트 콘택(260)은 상기 비트 라인(250)을 구성하는 제1 비트 라인 도전 패턴(250A)을 관통하는 콘택홀(250H) 내에서 상기 제1 비트 라인 도전 패턴(250A) 관통하도록 형성된다. 상기 다이렉트 콘택(260)은 상기 활성 영역(214)에 형성된 불순물 영역(218)에 전기적으로 연결되어 있다. 상기 비트 라인(250)은 상기 다이렉트 콘택(260)을 통해 상기 활성 영역(214)의 불순물 영역(218)에 전기적으로 연결된다. The semiconductor device 200 has a structure in which two buried word lines 230 extend in parallel in the y direction for every one active region 214 of the plurality of active regions 214. In each active region 214, a direct contact 260 is formed between two buried word lines 230 passing through the active region 214. The direct contact 260 is formed to penetrate the first bit line conductive pattern 250A in the contact hole 250H penetrating the first bit line conductive pattern 250A constituting the bit line 250. The direct contact 260 is electrically connected to the impurity region 218 formed in the active region 214. The bit line 250 is electrically connected to the impurity region 218 of the active region 214 through the direct contact 260.

상기 다이렉트 콘택(260)은 제1 콘택 도전층(262)과 제2 콘택 도전층(264)이 차례로 적층된 구조를 가진다. 상기 제1 콘택 도전층(262)은 상기 제1 비트 라인 도전 패턴(250A)에 형성된 콘택홀(250H) 내에서 상기 제1 비트 라인 도전 패턴(250A)과 상기 활성 영역(214)의 불순물 영역(218)에 각각 직접 접해 있다. 그리고, 상기 제2 콘택 도전층(264)은 상기 제1 콘택 도전층(262) 위에서 상기 콘택홀(250H)의 나머지 공간을 채우고 있다. The direct contact 260 has a structure in which the first contact conductive layer 262 and the second contact conductive layer 264 are sequentially stacked. The first contact conductive layer 262 may include an impurity region of the first bit line conductive pattern 250A and the active region 214 in the contact hole 250H formed in the first bit line conductive pattern 250A. 218). The second contact conductive layer 264 fills the remaining space of the contact hole 250H on the first contact conductive layer 262.

상기 다이렉트 콘택(260)을 구성하는 제1 콘택 도전층(262)은 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스로부터 얻어질 수 있다. 상기 제1 실리콘 소스에 대한 상세한 사항은 도 3c를 참조하여 제1 실리콘 소스(152)에 대하여 설명한 바와 같다. 그리고, 상기 제2 콘택 도전층(264)은 상기 제1 실리콘 소스를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스로부터 얻어질 수 있다. 상기 제2 실리콘 소스에 대한 상세한 사항은 도 3d를 참조하여 제2 실리콘 소스(162)에 대하여 설명한 바와 같다. The first contact conductive layer 262 constituting the direct contact 260 may be obtained from a first silicon source made of a compound including at least two silicon atoms. Details of the first silicon source are the same as the description of the first silicon source 152 with reference to FIG. 3C. In addition, the second contact conductive layer 264 may be obtained from a second silicon source including a compound containing fewer silicon atoms than the number of silicon atoms in the compound constituting the first silicon source. Details of the second silicon source are the same as the description of the second silicon source 162 with reference to FIG. 3D.

또한, 각각의 활성 영역(214) 마다 상기 활성 영역(214)을 지나는 2 개의 매몰 워드 라인(230)을 사이에 두고 그 양측에는 각각 베리드 콘택 (buried contact)(280)이 1 개씩 형성되어 있다. 상기 베리드 콘택(280)은 상기 활성 영역(214) 내의 불순물 영역(218)에 전기적으로 연결되어 있다. 상기 베리드 콘택(280)은 커패시터의 하부 전극 (도시 생략)과 상기 불순물 영역(218)과의 사이에서 이들을 전기적으로 연결시키는 역할을 할 수 있다. 특히, 도 4c에 예시한 바와 같이, 상기 베리드 콘택(280)은 상기 활성 영역(214)의 불순물 영역(218)에 직접 연결되어 있는 다이렉트 베리드 콘택(direct buried contact)의 형상으로 형성될 수 있다. In addition, each buried contact 280 is formed on each side of each active region 214 with two buried word lines 230 passing through the active region 214 therebetween. . The buried contact 280 is electrically connected to the impurity region 218 in the active region 214. The buried contact 280 may serve to electrically connect them between the lower electrode (not shown) of the capacitor and the impurity region 218. In particular, as illustrated in FIG. 4C, the buried contact 280 may be formed in the shape of a direct buried contact directly connected to the impurity region 218 of the active region 214. have.

상기 베리드 콘택(280)은 제3 콘택 도전층(282)과 제4 콘택 도전층(284)이 차례로 적층된 구조를 가진다. 상기 제3 콘택 도전층(282)은 기판(210)상의 층간절연막(270)에 형성된 콘택홀(270H) 내에 형성되고 상기 활성 영역(214)의 불순물 영역(218)에 직접 접해 있다. 상기 층간절연막(270)과 상기 제3 콘택 도전층(282)과의 사이에는 절연 스페이서(272)가 개재되어 있다. 상기 제4 콘택 도전층(284)은 상기 제3 콘택 도전층(282) 위에서 상기 콘택홀(270H)의 나머지 공간을 채우고 있다. The buried contact 280 has a structure in which the third contact conductive layer 282 and the fourth contact conductive layer 284 are sequentially stacked. The third contact conductive layer 282 is formed in the contact hole 270H formed in the interlayer insulating layer 270 on the substrate 210 and is in direct contact with the impurity region 218 of the active region 214. An insulating spacer 272 is interposed between the interlayer insulating layer 270 and the third contact conductive layer 282. The fourth contact conductive layer 284 fills the remaining space of the contact hole 270H on the third contact conductive layer 282.

상기 베리드 콘택(280)을 구성하는 제3 콘택 도전층(282)은 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스로부터 얻어질 수 있다. 상기 제1 실리콘 소스에 대한 상세한 사항은 도 3c를 참조하여 제1 실리콘 소스(152)에 대하여 설명한 바와 같다. 그리고, 상기 제4 콘택 도전층(284)은 상기 제1 실리콘 소스를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스로부터 얻어질 수 있다. 상기 제2 실리콘 소스에 대한 상세한 사항은 도 3d를 참조하여 제2 실리콘 소스(162)에 대하여 설명한 바와 같다. The third contact conductive layer 282 constituting the buried contact 280 may be obtained from a first silicon source made of a compound including at least two silicon atoms. Details of the first silicon source are the same as the description of the first silicon source 152 with reference to FIG. 3C. In addition, the fourth contact conductive layer 284 may be obtained from a second silicon source including a compound containing fewer silicon atoms than the number of silicon atoms in the compound constituting the first silicon source. Details of the second silicon source are the same as the description of the second silicon source 162 with reference to FIG. 3D.

도 5a 내지 도 5g는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 5A through 5G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the inventive concept, according to a process sequence.

도 5a 내지 도 5g에 도시된 예에서는 도 4a 내지 도 4c에 예시되어 있는 다이렉트 콘택(260)을 형성하는 공정을 포함하는 반도체 소자의 제조 방법을 설명한다. 도 5a 내지 도 5g는 각각 도 4의 4B - 4B'선 단면에 대응되는 부분의 단면 구조이다. 도 5a 내지 도 5g에 있어서, 도 3a 내지 도 3f, 그리고 도 4a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.In the example illustrated in FIGS. 5A to 5G, a method of manufacturing a semiconductor device including the process of forming the direct contact 260 illustrated in FIGS. 4A to 4C will be described. 5A to 5G are cross-sectional structures of portions respectively corresponding to the cross-sections 4B-4B 'of FIG. 4. In Figs. 5A to 5G, the same reference numerals as in Figs. 3A to 3F, and Figs. 4A to 4C denote the same members, and detailed description thereof will be omitted here for the sake of simplicity.

도 5a를 참조하면, 소자분리 영역(216)에 의해 복수의 활성 영역(214)이 정의되어 있는 기판(210) 내에 워드 라인을 형성하기 위한 복수의 트렌치(220)를 형성한 후, 상기 복수의 트렌치(220) 내에 각각 게이트 절연막(224) 및 매몰 워드 라인(230)을 차례로 형성한다. 그 후, 상기 매몰 워드 라인(230) 위에서 상기 트렌치(220) 내부의 나머지 공간을 채우는 캡핑층(236)을 형성한다. Referring to FIG. 5A, after forming a plurality of trenches 220 for forming word lines in a substrate 210 in which a plurality of active regions 214 are defined by device isolation regions 216, the plurality of trenches 220 may be formed. The gate insulating layer 224 and the buried word line 230 are sequentially formed in the trench 220, respectively. Thereafter, a capping layer 236 is formed on the buried word line 230 to fill the remaining space in the trench 220.

상기 게이트 절연막(224)은 실리콘 산화막으로 이루어질 수 있다. 상기 매몰 워드 라인(230)은 금속, 금속 질화물, 또는 폴리실리콘으로 이루어질 수 있다. 예를 들면, 상기 매몰 워드 라인(230)은 TiN으로 이루어질 수 있다. 상기 캡핑층(236)은 실리콘 질화물로 이루어질 수 있다. The gate insulating layer 224 may be formed of a silicon oxide layer. The buried word line 230 may be made of metal, metal nitride, or polysilicon. For example, the buried word line 230 may be made of TiN. The capping layer 236 may be made of silicon nitride.

상기 활성 영역(214)에서, 상기 복수의 매몰 워드 라인(230)의 양측에 불순물을 주입하여 불순물 영역(218)을 형성한다. 상기 불순물 영역(218)은 소스/드레인 영역으로 작용할 수 있다. 상기 복수의 매몰 워드 라인(230)이 NMOS를 구성하는 경우에는 상기 불순물 영역(218)을 형성하기 위한 이온주입 공정시 PH3, AsH3 등과 같은 N형 불순물 소스를 사용할 수 있다. 또한, 상기 복수의 매몰 워드 라인(230)이 PMOS를 구성하는 경우에는 상기 불순물 영역(218)을 형성하기 위한 이온주입 공정시 BF3, BCl3 등과 같은 P형 불순물 소스를 사용할 수 있다. In the active region 214, impurities are injected into both sides of the plurality of buried word lines 230 to form an impurity region 218. The impurity region 218 may serve as a source / drain region. When the plurality of buried word lines 230 constitutes an NMOS, an N-type impurity source such as PH 3 or AsH 3 may be used in an ion implantation process for forming the impurity region 218. In addition, when the plurality of buried word lines 230 constitute a PMOS, a P-type impurity source such as BF 3 or BCl 3 may be used in an ion implantation process for forming the impurity region 218.

그 후, 상기 소자분리막(216), 캡핑층(236) 및 불순물 영역(218)이 노출되어 있는 기판(210)의 상면에 절연막(238)을 형성한다. 그리고, 상기 절연막(238) 위에 비트 라인(250)을 형성하는 데 필요한 하부 도전층(250L)을 형성한다. 상기 하부 도전층(250L)은 도 4b 및 도 4c에 예시된 제1 비트 라인 도전 패턴(250A)을 구성할 수 있다. Thereafter, an insulating film 238 is formed on the upper surface of the substrate 210 where the device isolation layer 216, the capping layer 236, and the impurity region 218 are exposed. A lower conductive layer 250L, which is necessary to form the bit line 250, is formed on the insulating layer 238. The lower conductive layer 250L may constitute the first bit line conductive pattern 250A illustrated in FIGS. 4B and 4C.

상기 절연막(238)은 실리콘 산화막으로 이루어질 수 있다. 필요에 따라, 상기 절연막(238)은 반도체 소자(200) (도 4a)의 다른 영역, 예들 들면 코어 영역(도시 생략) 또는 주변회로 영역(도시 생략)에 형성되는 트랜지스터(도시 생략)의 게이트 절연막으로 이용될 수 있다. The insulating layer 238 may be formed of a silicon oxide layer. If necessary, the insulating film 238 is a gate insulating film of a transistor (not shown) formed in another region of the semiconductor device 200 (FIG. 4A), for example, a core region (not shown) or a peripheral circuit region (not shown). It can be used as.

상기 하부 도전층(250L)은 도전성 폴리실리콘막으로 이루어질 수 있다. The lower conductive layer 250L may be formed of a conductive polysilicon film.

도 5b를 참조하면, 상기 하부 도전층(250L) 위에 마스크 패턴(252)을 형성한다. 그 후, 상기 마스크 패턴(252)을 식각 마스크로 이용하여 상기 하부 도전층(250L)을 식각하고, 이어서 상기 하부 도전층(250L)의 하부에 있는 절연막(238)도 식각하여 상기 불순물 영역(218)을 노출시키는 콘택홀(H3)을 형성한다. Referring to FIG. 5B, a mask pattern 252 is formed on the lower conductive layer 250L. Thereafter, the lower conductive layer 250L is etched using the mask pattern 252 as an etch mask, and then the insulating layer 238 under the lower conductive layer 250L is also etched to form the impurity region 218. Contact hole H3 is formed.

상기 콘택홀(H3)의 내부 측벽에서는 상기 하부 도전층(250L) 및 상기 마스크 패턴(252)이 노출된다. The lower conductive layer 250L and the mask pattern 252 are exposed on the inner sidewall of the contact hole H3.

상기 마스크 패턴(252)은 상기 하부 도전층(250L)에 대하여 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 마스크 패턴(252)은 산화물, 질화물, 또는 이들의 조합으로 이루어지는 하드마스크 재료로 이루어질 수 있다. 또는, 상기 마스크 패턴(130)은 포토레지스트 패턴으로 이루어질 수도 있다. The mask pattern 252 may be formed of a material having a different etching selectivity with respect to the lower conductive layer 250L. For example, the mask pattern 252 may be formed of a hard mask material formed of an oxide, a nitride, or a combination thereof. Alternatively, the mask pattern 130 may be formed of a photoresist pattern.

도 6은 도 5b의 공정에 따라 상기 콘택홀(H3)이 형성된 하부 도전층(250L)의 평면도이다. FIG. 6 is a plan view of the lower conductive layer 250L having the contact hole H3 formed in accordance with the process of FIG. 5B.

도 5c를 참조하면, 상기 콘택홀(H3)이 형성된 결과물에 대하여 N2 가스를 사용하여 퍼지 (purge) 공정을 행한 후, 상기 콘택홀(H3) 내에 제1 콘택 도전층(262)을 형성한다. Referring to FIG. 5C, after performing a purge process using N 2 gas on the resultant product in which the contact hole H3 is formed, a first contact conductive layer 262 is formed in the contact hole H3. .

상기 제1 콘택 도전층(262)을 형성하기 위하여 도 3c를 참조하여 제1 도전성 실리콘막(150)을 형성하는 공정에서와 같이 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스(152)를 사용하는 CVD 공정을 이용할 수 있다. 상기 제1 콘택 도전층(262)을 형성하기 위한 상세한 공정은 도 3c를 참조하여 제1 도전성 실리콘막(150)을 형성하는 공정에 대하여 설명한 바와 같다. A first silicon source 152 made of a compound including at least two silicon atoms as in the process of forming the first conductive silicon film 150 with reference to FIG. 3C to form the first contact conductive layer 262. CVD process may be used. A detailed process for forming the first contact conductive layer 262 is the same as the process of forming the first conductive silicon film 150 with reference to FIG. 3C.

상기 제1 콘택 도전층(262)은 상기 콘택홀(H3)의 저면에서 노출되어 있는 상기 불순물 영역(218)과, 상기 콘택홀(H3)의 측벽에서 노출되어 있는 상기 하부 도전층(250L)과, 상기 마스크 패턴(252)의 측벽 및 상면을 덮도록 형성될 수 있다. 상기 제1 콘택 도전층(262)은 상기 콘택홀(H3)의 일부만을 채우도록 형성될 수 있다. The first contact conductive layer 262 may include the impurity region 218 exposed at the bottom of the contact hole H3, and the lower conductive layer 250L exposed at the sidewall of the contact hole H3. The mask pattern 252 may be formed to cover sidewalls and an upper surface of the mask pattern 252. The first contact conductive layer 262 may be formed to fill only a part of the contact hole H3.

상기 제1 콘택 도전층(262)을 형성하는 동안 상기 제1 실리콘 소스(152)로서 적어도 2 개의 실리콘 원자를 포함하는 화합물을 공급함으로 인해, 상기 콘택홀(H3)의 내부 측벽에서 노출되어 있는 도전성 폴리실리콘막으로 이루어지는 상기 하부 도전층(250L)과 상기 마스크 패턴(252)과의 사이의 계면 부근에 비정상적으로 큰 시드가 형성되는 현상 없이 콘택홀(H3) 내부에서 양호한 포면 러프니스 특성을 가지는 제1 콘택 도전층(262)이 얻어질 수 있다. Conductive exposed on the inner sidewall of the contact hole H3 by supplying a compound containing at least two silicon atoms as the first silicon source 152 while forming the first contact conductive layer 262. A material having good surface roughness characteristics in the contact hole H3 without a phenomenon that an abnormally large seed is formed near an interface between the lower conductive layer 250L and the mask pattern 252 made of a polysilicon film. One contact conductive layer 262 can be obtained.

도 5d를 참조하면, 상기 제1 콘택 도전층(262)이 형성된 결과물에 대하여 N2 가스를 사용하여 퍼지 공정을 행한 후, 상기 콘택홀(H3) 내부가 완전히 채워질 때까지 상기 제1 콘택 도전층(262) 위에 제2 콘택 도전층(264)을 형성한다. 상기 제2 콘택 도전층(264)은 상기 콘택홀(H3)의 내벽을 이루는 상기 하부 도전층(250L)과 이격된 상태에서 상기 콘택홀(H3)의 입구측 내부 공간을 채우게 된다. Referring to FIG. 5D, after performing a purge process using N 2 gas on the resultant product on which the first contact conductive layer 262 is formed, the first contact conductive layer is completely filled until the inside of the contact hole H3 is completely filled. A second contact conductive layer 264 is formed on the 262. The second contact conductive layer 264 fills the inlet-side inner space of the contact hole H3 in a state spaced apart from the lower conductive layer 250L forming the inner wall of the contact hole H3.

상기 제2 콘택 도전층(264)을 형성하기 위하여, 도 3c를 참조하여 제2 도전성 실리콘막(160)을 형성하는 공정에서와 같이 상기 제1 실리콘 소스(152)를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스(162)를 사용할 수 있다. 상기 제2 콘택 도전층(264)을 형성하기 위한 상세한 공정은 도 3d를 참조하여 제2 도전성 실리콘막(160)을 형성하는 공정에 대하여 설명한 바와 같다. Silicon atoms in the compound constituting the first silicon source 152 as in the process of forming the second conductive silicon film 160 with reference to FIG. 3C to form the second contact conductive layer 264. It is possible to use a second silicon source 162 made of a compound containing fewer than a few silicon atoms. A detailed process for forming the second contact conductive layer 264 is the same as the process of forming the second conductive silicon film 160 with reference to FIG. 3D.

상기 제2 콘택 도전층(264)을 형성하는 공정은 도 5c를 참조하여 설명한 제1 콘택 도전층(262) 형성 공정시 사용된 반응 챔버 내에서 제1 콘택 도전층(262) 형성 공정과 인시튜로 이루어질 수 있다. The process of forming the second contact conductive layer 264 is in situ with the process of forming the first contact conductive layer 262 in the reaction chamber used in the process of forming the first contact conductive layer 262 described with reference to FIG. 5C. It may be made of.

상기 제2 콘택 도전층(264)을 형성하여 상기 제1 콘택 도전층(262)이 내부에 형성되어 있는 상기 콘택홀(H3)의 나머지 공간을 채우는 데 있어서, 제1 실리콘 소스(152)보다 실리콘 원자수가 적은 화합물로 이루어지는 제2 실리콘 소스(162)를 사용하여 상기 제2 콘택 도전층(264)을 형성함으로써, 양호한 스텝 커버리지 특성을 가지는 제2 콘택 도전층(264)이 얻어질 수 있다. In order to fill the remaining space of the contact hole H3 in which the first contact conductive layer 262 is formed by forming the second contact conductive layer 264, the silicon is more than the first silicon source 152. By forming the second contact conductive layer 264 using the second silicon source 162 made of a compound having a small number of atoms, the second contact conductive layer 264 having good step coverage characteristics can be obtained.

도 5e를 참조하면, 상기 제2 콘택 도전층(264)이 형성된 결과물에 대하여 N2 가스를 사용하여 퍼지 공정을 행한다. Referring to FIG. 5E, a purge process using N 2 gas is performed on the resultant formed with the second contact conductive layer 264.

상기한 바와 같은 일련의 공정을 거쳐 얻어진 상기 제1 콘택 도전층(262) 및 제2 콘택 도전층(264)은 비정질 상태일 수 있다. 이 경우, 상기 제1 콘택 도전층(262) 및 제2 콘택 도전층(264)을 포함하는 결과물을 열처리하여, 상기 제1 콘택 도전층(262) 및 제2 콘택 도전층(264)을 다결정질로 상변환시킬 수 있다. The first contact conductive layer 262 and the second contact conductive layer 264 obtained through a series of processes as described above may be in an amorphous state. In this case, the resultant including the first contact conductive layer 262 and the second contact conductive layer 264 is heat-treated to polycrystalline the first contact conductive layer 262 and the second contact conductive layer 264. Can be converted to phase.

도 5f를 참조하면, 상기 기판(210)상에서 상기 제1 콘택 도전층(262)의 일부 및 제2 콘택 도전층(264)의 일부를 제거하여 상기 마스크 패턴(252)을 노출시키고, 노출된 마스크 패턴(252)을 제거하여, 상기 콘택홀(H3) 내부를 채우는 상기 제1 콘택 도전층(262) 및 제2 콘택 도전층(264)으로 이루어지는 다이렉트 콘택(260)을 형성한다. Referring to FIG. 5F, a portion of the first contact conductive layer 262 and a portion of the second contact conductive layer 264 are removed from the substrate 210 to expose the mask pattern 252 and the exposed mask. The pattern 252 is removed to form a direct contact 260 including the first contact conductive layer 262 and the second contact conductive layer 264 filling the inside of the contact hole H3.

상기 제1 콘택 도전층(262)의 일부 및 제2 콘택 도전층(264)의 일부를 제거하는 공정은 에치백 공정을 이용하고, 상기 마스크 패턴(252)을 제거하는 공정은 습식 식각 공정을 이용할 수 있다. 또는, 상기 제1 콘택 도전층(262)의 일부 및 제2 콘택 도전층(264)의 일부와, 상기 마스크 패턴(252)을 제거하기 위하여 CMP 공정을 이용할 수도 있다. A process of removing a part of the first contact conductive layer 262 and a part of the second contact conductive layer 264 uses an etch back process, and a process of removing the mask pattern 252 uses a wet etching process. Can be. Alternatively, a CMP process may be used to remove a portion of the first contact conductive layer 262 and a portion of the second contact conductive layer 264 and the mask pattern 252.

상기 다이렉트 콘택(260)을 형성하기 위하여, 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스(152)를 사용하여 얻어진 제1 콘택 도전층(262)과, 상기 제1 실리콘 소스(152)를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스(162)를 사용하여 얻어진 제2 콘택 도전층(264)을 차례로 형성함으로써, 콘택홀(H3) 내에 도전 물질을 매립할 때, 콘택 저항 증가의 원인이 되는 씨임 또는 보이드 없이 양호하게 콘택홀(H3)을 매립할 수 있다. In order to form the direct contact 260, the first contact conductive layer 262 obtained using the first silicon source 152 made of a compound containing at least two silicon atoms, and the first silicon source 152 Contact hole (H3) by sequentially forming the second contact conductive layer 264 obtained by using the second silicon source 162 made of a compound containing fewer silicon atoms than the number of silicon atoms in the compound When the conductive material is embedded in the C), the contact hole H3 can be buried satisfactorily without a seam or void that causes an increase in contact resistance.

도 7은 도 5f 까지의 공정에 따라 다이렉트 콘택(260)이 형성된 후, 상기 하부 도전층(250L)과 상기 콘택홀(H3) 내에 형성되어 있는 다이렉트 콘택(260)의 평면도이다. FIG. 7 is a plan view of the direct contact 260 formed in the lower conductive layer 250L and the contact hole H3 after the direct contact 260 is formed according to the process of FIG. 5F.

도 5g를 참조하면, 상기 다이렉트 콘택(260)과 하부 도전층(250L) 위에 비트 라인(250)을 형성하는 데 필요한 상부 도전층(250U)을 형성한다. 상기 상부 도전층(250U)은 도 4b 및 도 4c에 예시된 제2 비트 라인 도전 패턴(250B)을 구성할 수 있다. Referring to FIG. 5G, an upper conductive layer 250U required to form the bit line 250 is formed on the direct contact 260 and the lower conductive layer 250L. The upper conductive layer 250U may constitute the second bit line conductive pattern 250B illustrated in FIGS. 4B and 4C.

상기 상부 도전층(250U)은 예를 들면 텅스텐과 같은 금속으로 이루어질 수 있다. The upper conductive layer 250U may be formed of a metal such as tungsten.

그 후, 상기 상부 도전층(250U) 위에 마스크 패턴(268)을 형성하고, 상기 마스크 패턴(268)을 식각 마스크로 이용하여 상부 도전층(250U) 및 하부 도전층(250L)을 식각하여, 상기 하부 도전층(250L) 및 상부 도전층(250U)의 남아 있는 부분으로 이루어지는 비트 라인(250)을 형성할 수 있다. 상기 비트 라인(250)은 도 4a에 예시되어 있는 레이아웃을 가질 수 있다. 상기 마스크 패턴(268)으로서 실리콘 질화막, 실리콘 산화막 또는 이들의 조합으로 이루어지는 하드마스크 패턴을 사용할 수 있다. Thereafter, a mask pattern 268 is formed on the upper conductive layer 250U, and the upper conductive layer 250U and the lower conductive layer 250L are etched using the mask pattern 268 as an etching mask. The bit line 250 including the remaining portions of the lower conductive layer 250L and the upper conductive layer 250U may be formed. The bit line 250 may have a layout illustrated in FIG. 4A. As the mask pattern 268, a hard mask pattern made of a silicon nitride film, a silicon oxide film, or a combination thereof may be used.

도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 8A through 8G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the inventive concept, according to a process sequence.

도 8a 내지 도 8g에 도시된 예에서는 도 4a 내지 도 4c에 예시되어 있는 베리드 콘택(280)을 형성하는 공정을 포함하는 반도체 소자의 제조 방법을 설명한다. 도 8a 내지 도 8g는 각각 도 4의 4C - 4C'선 단면에 대응되는 부분의 단면 구조이다. 도 8a 내지 도 8g에 있어서, 도 3a 내지 도 3f, 도 4a 내지 도 4c, 그리고, 도 5a 내지 도 5g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.8A to 8G illustrate a method of fabricating a semiconductor device including the process of forming the buried contact 280 illustrated in FIGS. 4A to 4C. 8A to 8G are cross-sectional structures of portions corresponding to the cross-sections taken along the line 4C-4C 'of FIG. 4, respectively. 8A to 8G, the same reference numerals as in Figs. 3A to 3F, 4A to 4C, and 5A to 5G denote the same members, and detailed descriptions thereof will be provided herein for the sake of simplicity. Omit.

도 8a를 참조하면, 도 5a 내지 도 5g를 참조하여 설명한 바와 같은 일련의 공정을 행한 후, 상기 마스크 패턴(268)으로 덮인 각각의 비트 라인(260) 사이의 공간을 층간절연막(270)으로 채운다. Referring to FIG. 8A, after a series of processes as described with reference to FIGS. 5A through 5G, a space between each bit line 260 covered with the mask pattern 268 is filled with an interlayer insulating film 270. .

도 8a에서는 상기 층간절연막(270)의 상면이 상기 마스크 패턴(268)의 상면과 대략 동일 레벨인 것으로 예시되어 있으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 상기 층간절연막(270)의 상면이 상기 마스크 패턴(268)의 상면보다 더 높은 레벨로 되도록 형성될 수도 있다. In FIG. 8A, the top surface of the interlayer insulating layer 270 is substantially the same level as the top surface of the mask pattern 268, but the present invention is not limited thereto. For example, the upper surface of the interlayer insulating layer 270 may be formed to have a higher level than the upper surface of the mask pattern 268.

도 8b를 참조하면, 상기 층간절연막(270) 위에 식각 마스크 패턴(도시 생략)을 형성한 후, 상기 식각 마스크 패턴을 이용하여 상기 층간절연막(270)을 식각하여, 상기 활성 영역(214)에 형성된 불순물 영역(218)을 각각 노출시키는 복수의 콘택홀(H4)을 형성한다. Referring to FIG. 8B, an etch mask pattern (not shown) is formed on the interlayer insulating layer 270, and then the interlayer insulating layer 270 is etched using the etch mask pattern to form the active region 214. A plurality of contact holes H4 exposing the impurity regions 218 are formed, respectively.

도 8c를 참조하면, 상기 복수의 콘택홀(H4)의 측벽에 절연 스페이서(272)를 형성한다. Referring to FIG. 8C, insulating spacers 272 are formed on sidewalls of the plurality of contact holes H4.

상기 절연 스페이서(272)는 상기 비트 라인(250)과, 후속 공정에서 복수의 콘택홀(H4) 내부에 형성되는 도전 물질, 즉 베리드 콘택(280)과의 사이의 단락을 방지하기 위하여 형성하는 것이다. 상기 절연 스페이서(272)는 예를 들면 실리콘 산화물로 이루어질 수 있다. 상기 절연 스페이서(272)를 형성하기 위하여, 상기 복수의 콘택홀(H4)이 형성되어 있는 층간절연막(270)의 상면 및 콘택홀 내부에 실리콘 산화막을 형성한 후, 상기 실리콘 산화막을 에치백하여 상기 복수의 콘택홀(H4)의 측벽에만 상기 실리콘 산화막이 남도록 할 수 있다. 상기 복수의 콘택홀(H4) 내부에서는 상기 절연 스페이서(272)를 통하여 상기 불순물 영역(218)이 노출된다. The insulating spacer 272 is formed to prevent a short circuit between the bit line 250 and a conductive material formed in the plurality of contact holes H4 in a subsequent process, that is, the buried contact 280. will be. The insulating spacer 272 may be formed of, for example, silicon oxide. In order to form the insulating spacer 272, a silicon oxide film is formed on an upper surface of the interlayer insulating film 270 where the plurality of contact holes H4 are formed and inside the contact hole, and then the silicon oxide film is etched back. The silicon oxide layer may be left only on sidewalls of the plurality of contact holes H4. The impurity region 218 is exposed through the insulating spacer 272 in the plurality of contact holes H4.

도 8d를 참조하면, 상기 콘택홀(H4)이 형성된 결과물에 대하여 N2 가스를 사용하여 퍼지 공정을 행한 후, 상기 콘택홀(H4) 내에 제3 콘택 도전층(282)을 형성한다. Referring to FIG. 8D, after performing a purge process using N 2 gas on the resultant product in which the contact hole H4 is formed, a third contact conductive layer 282 is formed in the contact hole H4.

상기 제3 콘택 도전층(282)을 형성하기 위하여 도 3c를 참조하여 제1 도전성 실리콘막(150)을 형성하는 공정에서와 같이 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스(152)를 사용하는 CVD 공정을 이용할 수 있다. 상기 제3 콘택 도전층(282)을 형성하기 위한 상세한 공정은 도 3c를 참조하여 제1 도전성 실리콘막(150)을 형성하는 공정에 대하여 설명한 바와 같다. A first silicon source 152 made of a compound including at least two silicon atoms as in the process of forming the first conductive silicon film 150 with reference to FIG. 3C to form the third contact conductive layer 282. CVD process may be used. A detailed process for forming the third contact conductive layer 282 is the same as the process of forming the first conductive silicon film 150 with reference to FIG. 3C.

상기 제3 콘택 도전층(282)은 상기 콘택홀(H4)의 저면에서 노출되어 있는 상기 불순물 영역(218)과, 상기 콘택홀(H4)의 측벽에서 노출되어 있는 상기 절연 스페이서(272)와, 상기 층간절연막(270)의 상면을 덮도록 형성될 수 있다. 상기 제3 콘택 도전층(282)은 상기 콘택홀(H4)의 일부만을 채우도록 형성될 수 있다. The third contact conductive layer 282 may include the impurity region 218 exposed from the bottom surface of the contact hole H4, the insulating spacer 272 exposed from the sidewall of the contact hole H4, It may be formed to cover the top surface of the interlayer insulating film 270. The third contact conductive layer 282 may be formed to fill only a part of the contact hole H4.

상기 제3 콘택 도전층(282)을 형성하는 동안 상기 제1 실리콘 소스(152)로서 적어도 2 개의 실리콘 원자를 포함하는 화합물을 공급함으로 인해, 상기 콘택홀(H4) 내부에서 양호한 포면 러프니스 특성을 가지는 제1 콘택 도전층(262)이 얻어질 수 있다. By supplying a compound including at least two silicon atoms as the first silicon source 152 during the formation of the third contact conductive layer 282, good surface roughness characteristics can be obtained inside the contact hole H4. The first contact conductive layer 262 may be obtained.

도 8e를 참조하면, 상기 제3 콘택 도전층(282)이 형성된 결과물에 대하여 N2 가스를 사용하여 퍼지 공정을 행한 후, 상기 콘택홀(H4) 내부가 완전히 채워질 때까지 상기 제3 콘택 도전층(282) 위에 제4 콘택 도전층(284)을 형성한다. Referring to FIG. 8E, after performing a purge process using N 2 gas on the resultant product on which the third contact conductive layer 282 is formed, the third contact conductive layer until the inside of the contact hole H4 is completely filled. A fourth contact conductive layer 284 is formed over the 282.

상기 제4 콘택 도전층(284)을 형성하기 위하여, 도 3c를 참조하여 제2 도전성 실리콘막(160)을 형성하는 공정에서와 같이 상기 제1 실리콘 소스(152)를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스(162)를 사용할 수 있다. 상기 제4 콘택 도전층(284)을 형성하기 위한 상세한 공정은 도 3d를 참조하여 제2 도전성 실리콘막(160)을 형성하는 공정에 대하여 설명한 바와 같다. Silicon atoms in the compound constituting the first silicon source 152 as in the process of forming the second conductive silicon film 160 with reference to FIG. 3C to form the fourth contact conductive layer 284. It is possible to use a second silicon source 162 made of a compound containing fewer than a few silicon atoms. A detailed process for forming the fourth contact conductive layer 284 is the same as the process of forming the second conductive silicon film 160 with reference to FIG. 3D.

상기 제4 콘택 도전층(284)을 형성하는 공정은 도 8d를 참조하여 설명한 제3 콘택 도전층(282) 형성 공정시 사용된 반응 챔버 내에서 제3 콘택 도전층(282) 형성 공정과 인시튜로 이루어질 수 있다. The process of forming the fourth contact conductive layer 284 is in situ with the process of forming the third contact conductive layer 282 in the reaction chamber used in the process of forming the third contact conductive layer 282 described with reference to FIG. 8D. It may be made of.

상기 제4 콘택 도전층(284)을 형성하여 상기 제3 콘택 도전층(282)이 내부에 형성되어 있는 상기 콘택홀(H4)의 나머지 공간을 채우는 데 있어서, 제1 실리콘 소스(152)보다 실리콘 원자수가 적은 화합물로 이루어지는 제2 실리콘 소스(162)를 사용하여 상기 제4 콘택 도전층(284)을 형성함으로써, 양호한 스텝 커버리지 특성을 가지는 제4 콘택 도전층(284)이 얻어질 수 있다. In order to fill the remaining space of the contact hole H4 in which the third contact conductive layer 282 is formed by forming the fourth contact conductive layer 284, the silicon is more than the first silicon source 152. By forming the fourth contact conductive layer 284 using the second silicon source 162 made of a compound having a small number of atoms, the fourth contact conductive layer 284 having good step coverage characteristics can be obtained.

도 8f를 참조하면, 상기 제4 콘택 도전층(284)이 결과물에 대하여 N2 가스를 사용하여 퍼지 공정을 행한다. Referring to FIG. 8F, the fourth contact conductive layer 284 performs a purge process using N 2 gas on the resultant.

상기한 바와 같은 일련의 공정을 거쳐 얻어진 상기 제3 콘택 도전층(282) 및 제4 콘택 도전층(284)은 비정질 상태일 수 있다. 이 경우, 상기 제3 콘택 도전층(282) 및 제4 콘택 도전층(284)을 포함하는 결과물을 열처리하여, 상기 제3 콘택 도전층(282) 및 제4 콘택 도전층(284)을 다결정질로 상변환시킬 수 있다. The third contact conductive layer 282 and the fourth contact conductive layer 284 obtained through a series of processes as described above may be in an amorphous state. In this case, the resultant including the third contact conductive layer 282 and the fourth contact conductive layer 284 is heat-treated to polycrystalline the third contact conductive layer 282 and the fourth contact conductive layer 284. Can be converted to phase.

도 8g를 참조하면, 상기 기판(210)상에서 상기 제3 콘택 도전층(282)의 일부 및 제4 콘택 도전층(284)의 일부를 제거하여 상기 층간절연막(270)을 노출시킨다. 그 결과, 상기 콘택홀(H4) 내부를 채우는 상기 제3 콘택 도전층(282) 및 제4 콘택 도전층(284)으로 이루어지는 베리드 콘택(280)이 형성된다. Referring to FIG. 8G, a portion of the third contact conductive layer 282 and a portion of the fourth contact conductive layer 284 are removed on the substrate 210 to expose the interlayer insulating layer 270. As a result, a buried contact 280 including the third contact conductive layer 282 and the fourth contact conductive layer 284 filling the inside of the contact hole H4 is formed.

상기 제3 콘택 도전층(282)의 일부 및 제4 콘택 도전층(284)의 일부를 제거하기 위하여, 에치백 또는 CMP 공정을 이용할 수 있다. To remove a portion of the third contact conductive layer 282 and a portion of the fourth contact conductive layer 284, an etch back or a CMP process may be used.

상기 베리드 콘택(280)을 형성하기 위하여, 적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스(152)를 사용하여 얻어진 제2 콘택 도전층(282)과, 상기 제1 실리콘 소스(152)를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스(162)를 사용하여 얻어진 제4 콘택 도전층(284)을 차례로 형성함으로써, 콘택홀(H4) 내에 도전 물질을 매립할 때, 콘택 저항 증가의 원인이 되는 씨임 또는 보이드 없이 양호하게 콘택홀(H4)을 매립할 수 있다. In order to form the buried contact 280, the second contact conductive layer 282 obtained using the first silicon source 152 made of a compound containing at least two silicon atoms, and the first silicon source ( The contact holes (84) are formed by sequentially forming the fourth contact conductive layer 284 obtained by using the second silicon source 162 made of a compound containing fewer silicon atoms than the number of silicon atoms in the compound 152. When embedding the conductive material in H4), the contact hole H4 can be buried well without a seam or void which causes an increase in contact resistance.

도 9는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈(300)의 평면도이다. 9 is a plan view of a memory module 300 including a semiconductor device according to the inventive concept.

상기 메모리 모듈(300)은 인쇄회로 기판(310) 및 복수의 반도체 패키지(320)를 포함한다. The memory module 300 includes a printed circuit board 310 and a plurality of semiconductor packages 320.

상기 복수의 반도체 패키지(320)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 상기 복수의 반도체 패키지(320)도 3a 내지 도 3f, 도 4a 내지 도 4c, 도 5a 내지 도 5g, 도 6, 도 7, 도 8a 내지 도 8g를 참조하여 설명한 바와 같은 방법으로 제조된 반도체 소자를 포함할 수 있다. The plurality of semiconductor packages 320 may include semiconductor devices formed by a method according to embodiments of the inventive concept. In particular, the semiconductor package 320 is manufactured by the method as described with reference to FIGS. 3A to 3F, 4A to 4C, 5A to 5G, 6, 7, and 8A to 8G. It may include a device.

본 발명의 기술적 사상에 따른 메모리 모듈(300)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(320)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(320)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(300)은 외부로부터의 신호들을 복수의 반도체 패키지(320)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다. In the memory module 300 according to the spirit of the inventive concept, a single in-lined memory module (SIMM) having a plurality of semiconductor packages 320 mounted on only one surface of a printed circuit board, or a plurality of semiconductor packages 320 may be double-sided. It may be a dual in-lined memory module (DIMM) arranged in. In addition, the memory module 300 according to the spirit of the inventive concept may be a fully buffered DIMM (FBDIMM) having an advanced memory buffer (AMB) that provides signals from the outside to the plurality of semiconductor packages 320, respectively.

도 10은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 카드(400)의 개략도이다. 10 is a schematic diagram of a memory card 400 including a semiconductor device according to the inventive concept.

상기 메모리 카드(400)는 제어기(410)와 메모리(420)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(410)에서 명령을 내리면, 메모리(420)는 데이터를 전송할 수 있다. The memory card 400 may be arranged such that the controller 410 and the memory 420 exchange electrical signals. For example, when the controller 410 issues a command, the memory 420 may transmit data.

상기 메모리(420)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(420)는 도 3a 내지 도 3f, 도 4a 내지 도 4c, 도 5a 내지 도 5g, 도 6, 도 7, 도 8a 내지 도 8g를 참조하여 설명한 바와 같은 방법으로 제조된 반도체 소자를 포함할 수 있다. The memory 420 may include a semiconductor device formed by a method according to embodiments of the inventive concept. In particular, the memory 420 may be a semiconductor device manufactured by the method described with reference to FIGS. 3A to 3F, 4A to 4C, 5A to 5G, 6, 7, and 8A to 8G. It may include.

상기 메모리 카드(400)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티 미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다. The memory card 400 may include various types of cards, for example, a memory stick card, a smart media card (SM), a secure digital card (SD), and a mini-secure digital. Various memory cards such as a mini-secure digital card (mini SD) and a multimedia card (MMC) can be configured.

도 11은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템(500)의 개략도이다. 11 is a schematic diagram of a system 500 including a semiconductor device according to the inventive concept.

상기 시스템(500)에서, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는 버스(550)를 이용하여 상호 데이터 통신할 수 있다. In the system 500, the processor 510, the input / output device 530, and the memory 520 may communicate with each other using the bus 550.

상기 시스템(500)의 메모리(520)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 상기 시스템(500)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(540)를 포함할 수 있다. The memory 520 of the system 500 may include random access memory (RAM) and read only memory (ROM). In addition, the system 500 may include a peripheral device 540 such as a floppy disk drive and a compact disk (ROM) ROM drive.

상기 메모리(520)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(520)는 도 3a 내지 도 3f, 도 4a 내지 도 4c, 도 5a 내지 도 5g, 도 6, 도 7, 도 8a 내지 도 8g를 참조하여 설명한 바와 같은 방법으로 제조된 반도체 소자를 포함할 수 있다. 상기 메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. The memory 520 may include a semiconductor device formed by a method according to embodiments of the inventive concept. In particular, the memory 520 may be a semiconductor device manufactured by the method described with reference to FIGS. 3A to 3F, 4A to 4C, 5A to 5G, 6, 7, and 8A to 8G. It may include. The memory 520 may store code and data for the operation of the processor 510.

상기 시스템(500)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다. The system 500 includes a mobile phone, MP3 player, navigation, portable multimedia player (PMP), solid state disk (SSD), or household appliances. Can be used.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the spirit and scope of the present invention. This is possible.

20: 도전성 폴리실리콘막 패턴, 30: 산화막 패턴, 60: 매립용 실리콘, 110:기판, 112: 도전 영역, 120: 실리콘막, 130: 마스크 패턴, 150: 제1 도전성 실리콘막, 152: 제1 실리콘 소스, 154: 제1 도판트 소스, 160: 제2 도전성 실리콘막, 162: 제2 실리콘 소스, 164: 제2 도판트 소스, 170: 콘택 플러그, 200: 반도체 소자, 210: 기판, 214: 활성 영역, 214t: 상면, 216: 소자분리막, 218: 불순물 영역, 224: 게이트 절연막, 230: 매몰 워드 라인, 236: 캡핑층, 250: 비트 라인, 250A: 제1 비트 라인 도전 패턴, 250B: 제2 비트 라인 도전 패턴, 250L: 하부 도전층, 260: 다이렉트 콘택, 262: 제1 콘택 도전층, 264: 제2 콘택 도전층, 270: 층간절연막, 272: 절연 스페이서, 280: 베리드 콘택, 282: 제3 콘택 도전층, 284: 제4 콘택 도전층. 20: conductive polysilicon film pattern, 30: oxide film pattern, 60: embedding silicon, 110: substrate, 112: conductive region, 120: silicon film, 130: mask pattern, 150: first conductive silicon film, 152: first Silicon source, 154: first dopant source, 160: second conductive silicon film, 162: second silicon source, 164: second dopant source, 170: contact plug, 200: semiconductor element, 210: substrate, 214: Active region, 214t: top surface, 216: device isolation film, 218: impurity region, 224: gate insulating film, 230: buried word line, 236: capping layer, 250: bit line, 250A: first bit line conductive pattern, 250B: first 2 bit line conductive pattern, 250L: lower conductive layer, 260: direct contact, 262: first contact conductive layer, 264: second contact conductive layer, 270: interlayer insulating film, 272: insulating spacer, 280: buried contact, 282 : Third contact conductive layer, 284: fourth contact conductive layer.

Claims (10)

도전 영역을 포함하는 기판과,
상기 기판 위에 형성되고 상기 도전 영역을 노출시키는 콘택홀이 형성되어 있는 제1 패턴과,
상기 콘택홀 내부를 채우는 콘택 플러그를 포함하고,
상기 콘택 플러그는, 적어도 2 개의 실리콘 원자를 포함하는 제1 화합물로부터 형성되고 상기 콘택홀 내부에서 상기 도전 영역 및 상기 콘택홀의 측벽에 각각 접해 있는 제1 실리콘막과, 상기 제1 화합물의 실리콘 원자수보다 적은 수의 실리콘 원자를 포함하는 제2 화합물로부터 형성되고 상기 제1 실리콘막을 사이에 두고 상기 콘택홀의 내측벽으로부터 이격된 상태로 상기 콘택홀의 입구측 내부를 채우는 제2 실리콘막을 포함하는 것을 특징으로 하는 반도체 소자. A substrate comprising a conductive region,
A first pattern formed on the substrate and having a contact hole exposing the conductive region;
A contact plug filling the inside of the contact hole,
The contact plug may include a first silicon film formed from a first compound including at least two silicon atoms and in contact with the conductive region and sidewalls of the contact hole, respectively, in the contact hole, and the number of silicon atoms of the first compound. And a second silicon film formed from a second compound containing fewer silicon atoms and filling the inside of the inlet side of the contact hole while being spaced apart from the inner wall of the contact hole with the first silicon film interposed therebetween. Semiconductor device. 제1항에 있어서,
상기 제1 화합물은 SinH2n+2 (n은 2 ≤ n ≤ 10의 자연수)로 표시되는 것을 특징으로 하는 반도체 소자. The method of claim 1,
Wherein the first compound is represented by Si n H 2n + 2 (n is a natural number of 2 ≦ n ≦ 10). 제1항에 있어서,
상기 제2 화합물은 SiH4인 것을 특징으로 하는 반도체 소자. The method of claim 1,
The second compound is SiH 4 characterized in that the semiconductor device. 제1항에 있어서,
상기 제1 실리콘막 및 제2 실리콘막은 각각 제1 도전형의 불순물을 더 포함하는 것을 특징으로 하는 반도체 소자. The method of claim 1,
And the first silicon film and the second silicon film each further include impurities of a first conductivity type. 도전 영역을 포함하는 반도체 기판상에 상기 도전 영역을 노출시키는 콘택홀이 형성되어 있는 제1 패턴을 형성하는 단계와,
적어도 2 개의 실리콘 원자를 포함하는 제1 화합물을 사용하여 상기 도전 영역 및 상기 콘택홀의 내측벽을 덮고 상기 콘택홀의 일부를 채우는 제1 실리콘막을 형성하는 단계와,
상기 제1 화합물의 실리콘 원자수보다 적은 수의 실리콘 원자를 포함하는 제2 화합물을 사용하여 상기 제1 실리콘막 위에 상기 콘택홀의 입구측 내부 공간을 채우는 제2 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Forming a first pattern in which a contact hole exposing the conductive region is formed on a semiconductor substrate including the conductive region;
Using a first compound comprising at least two silicon atoms to form a first silicon film covering the conductive region and the inner wall of the contact hole and filling a portion of the contact hole;
Forming a second silicon film on the first silicon film to fill an inner space of the inlet side of the contact hole by using a second compound including fewer silicon atoms than the silicon atom of the first compound. The manufacturing method of the semiconductor element made into. 제5항에 있어서,
상기 제1 화합물은 SinH2n +2 (n은 2 ≤ n ≤ 10의 자연수)로 표시되는 것을 특징으로 하는 반도체 소자의 제조 방법. The method of claim 5,
And the first compound is represented by Si n H 2n +2 (n is a natural number of 2 ≦ n ≦ 10). 제5항에 있어서,
상기 제1 실리콘막 및 상기 제2 실리콘막은 각각 CVD (chemical vapor deposition) 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The method of claim 5,
And the first silicon film and the second silicon film are each formed by a chemical vapor deposition (CVD) process. 제7항에 있어서,
상기 제1 실리콘막을 형성하는 단계에서는 상기 반도체 기판상에 상기 제1 화합물과 제1 도판트 소스를 동시에 공급하고,
상기 제2 실리콘막을 형성하는 단계에서는 상기 반도체 기판상에 상기 제2 화합물과 상기 제2 도판트 소스를 동시에 공급하는 것을 특징으로 하는 반도체 소자의 제조 방법. The method of claim 7, wherein
In the forming of the first silicon film, the first compound and the first dopant source are simultaneously supplied onto the semiconductor substrate.
And forming the second silicon film simultaneously supplying the second compound and the second dopant source onto the semiconductor substrate. 제7항에 있어서,
상기 제1 패턴은 도전성 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법. The method of claim 7, wherein
The first pattern is a manufacturing method of a semiconductor device, characterized in that the conductive polysilicon film. 도전 영역을 포함하는 반도체 기판상에 상기 도전 영역을 노출시키는 콘택홀이 형성되어 있는 도전성 폴리실리콘막을 형성하는 단계와,
적어도 2 개의 실리콘 원자를 포함하는 화합물로 이루어지는 제1 실리콘 소스와 제1 도판트 소스를 사용하는 CVD 공정에 의해 상기 콘택홀의 내부에서 노출되는 상기 도전성 폴리실리콘막과 상기 도전 영역을 각각 덮는 제1 콘택 도전층을 형성하는 단계와,
상기 제1 실리콘 소스를 구성하는 화합물에서의 실리콘 원자수 보다 적은 수의 실리콘 원자를 포함하는 화합물로 이루어지는 제2 실리콘 소스와 제2 도판트 소스를 사용하는 CVD 공정에 의해 상기 제1 콘택 도전층 위에 상기 콘택홀의 입구측 내부 공간을 채우는 제2 콘택 도전층을 형성하는 단계와,
상기 제1 콘택 도전층 및 제2 콘택 도전층을 각각 일부 제거하여 상기 콘택홀 내에 남아 있는 상기 제1 콘택 도전층 및 제2 콘택 도전층으로 이루어지는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Forming a conductive polysilicon film having a contact hole exposing the conductive region on a semiconductor substrate including the conductive region;
A first contact respectively covering the conductive polysilicon film and the conductive region exposed in the contact hole by a CVD process using a first silicon source and a first dopant source comprising a compound comprising at least two silicon atoms Forming a conductive layer,
On the first contact conductive layer by a CVD process using a second silicon source and a second dopant source made of a compound containing fewer silicon atoms than the number of silicon atoms in the compound constituting the first silicon source. Forming a second contact conductive layer filling an inner space at an entrance side of the contact hole;
And removing a portion of the first contact conductive layer and the second contact conductive layer, respectively, to form a contact plug including the first contact conductive layer and the second contact conductive layer remaining in the contact hole. Method of manufacturing a semiconductor device.
KR1020100014244A 2010-02-17 2010-02-17 Method for manufacturing semiconductor device having contact plug KR101598834B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100014244A KR101598834B1 (en) 2010-02-17 2010-02-17 Method for manufacturing semiconductor device having contact plug
US12/941,331 US8697570B2 (en) 2010-02-17 2010-11-08 Semiconductor device including contact plug and method of manufacturing the same
US14/186,025 US8928152B2 (en) 2010-02-17 2014-02-21 Semiconductor device including contact plug and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100014244A KR101598834B1 (en) 2010-02-17 2010-02-17 Method for manufacturing semiconductor device having contact plug

Publications (2)

Publication Number Publication Date
KR20110094689A true KR20110094689A (en) 2011-08-24
KR101598834B1 KR101598834B1 (en) 2016-03-02

Family

ID=44369080

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100014244A KR101598834B1 (en) 2010-02-17 2010-02-17 Method for manufacturing semiconductor device having contact plug

Country Status (2)

Country Link
US (2) US8697570B2 (en)
KR (1) KR101598834B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150141777A (en) * 2014-06-10 2015-12-21 삼성전자주식회사 Logic cell, integrated circuit including logic cell, and methods of manufacturing the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101789592B1 (en) * 2010-11-08 2017-10-25 삼성전자주식회사 Method of manufacturing a semiconductor device
US8691680B2 (en) * 2011-07-14 2014-04-08 Nanya Technology Corp. Method for fabricating memory device with buried digit lines and buried word lines
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
CN103730408B (en) * 2012-10-15 2016-08-17 上海华虹宏力半导体制造有限公司 A kind of manufacture method of polycrystalline silicon through hole
US20150371946A1 (en) * 2013-02-08 2015-12-24 Ps4 Luxco S.A.R.L. Semiconductor device and method for manufacturing same
US9589962B2 (en) 2014-06-17 2017-03-07 Micron Technology, Inc. Array of conductive vias, methods of forming a memory array, and methods of forming conductive vias
US9911693B2 (en) * 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
KR20170082732A (en) * 2016-01-07 2017-07-17 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same
US9881924B2 (en) * 2016-05-11 2018-01-30 Micron Technology, Inc. Semiconductor memory device having coplanar digit line contacts and storage node contacts in memory array and method for fabricating the same
CN107818980B (en) 2016-09-12 2019-07-05 联华电子股份有限公司 Active region structure with and forming method thereof
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
US12022647B2 (en) 2021-05-18 2024-06-25 Micron Technology, Inc. Microelectronic devices including memory cell structures, and related methods and electronic systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330423A (en) * 1995-05-31 1996-12-13 Nec Corp Manufacture of semiconductor device
KR100426492B1 (en) * 1996-12-28 2004-06-11 주식회사 하이닉스반도체 Method for forming charge storage electrode of semiconductor device
KR100481177B1 (en) * 2002-08-21 2005-04-07 삼성전자주식회사 A semiconductor device reducing a cell pad resistance and the fabrication method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0161731B1 (en) * 1994-10-28 1999-02-01 김주용 Method of fabricating fine contact of semiconductor device
US5960282A (en) * 1998-12-04 1999-09-28 United Semiconductor Corp. Method for fabricating a dynamic random access memory with a vertical pass transistor
US6348409B1 (en) * 1999-04-01 2002-02-19 Taiwan Semiconductor Manufacturing Company Self aligned contact plug technology
TW409412B (en) * 1999-05-21 2000-10-21 Taiwan Semiconductor Mfg Manufacture method of dynamic random access memory capacitor
US6204134B1 (en) * 1999-11-01 2001-03-20 Taiwan Semiconductor Manufacturing Company Method for fabricating a self aligned contact plug
KR20030001642A (en) 2001-06-25 2003-01-08 주식회사 하이닉스반도체 Method for forming the contact plug of semiconductor device
KR100460066B1 (en) * 2002-07-19 2004-12-04 주식회사 하이닉스반도체 Method for fabricating semiconductor device
KR100524800B1 (en) * 2002-09-25 2005-11-02 주식회사 하이닉스반도체 Method for making contact plug having double doping distribution in semiconductor device
US7358197B2 (en) * 2003-10-23 2008-04-15 United Microelectronics Corp. Method for avoiding polysilicon film over etch abnormal
US7479452B2 (en) * 2005-04-12 2009-01-20 Promos Technologies Inc. Method of forming contact plugs
KR20070062868A (en) 2005-12-13 2007-06-18 주식회사 하이닉스반도체 Plug fabrication method to improve contact characteristics in semiconductor device
US7943463B2 (en) * 2009-04-02 2011-05-17 Micron Technology, Inc. Methods of semiconductor processing involving forming doped polysilicon on undoped polysilicon

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330423A (en) * 1995-05-31 1996-12-13 Nec Corp Manufacture of semiconductor device
KR100426492B1 (en) * 1996-12-28 2004-06-11 주식회사 하이닉스반도체 Method for forming charge storage electrode of semiconductor device
KR100481177B1 (en) * 2002-08-21 2005-04-07 삼성전자주식회사 A semiconductor device reducing a cell pad resistance and the fabrication method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150141777A (en) * 2014-06-10 2015-12-21 삼성전자주식회사 Logic cell, integrated circuit including logic cell, and methods of manufacturing the same

Also Published As

Publication number Publication date
US8697570B2 (en) 2014-04-15
US20140167288A1 (en) 2014-06-19
US20110198758A1 (en) 2011-08-18
KR101598834B1 (en) 2016-03-02
US8928152B2 (en) 2015-01-06

Similar Documents

Publication Publication Date Title
KR101598834B1 (en) Method for manufacturing semiconductor device having contact plug
US10692879B2 (en) Semiconductor device including different orientations of memory cell array and peripheral circuit transistors
US9379134B2 (en) Semiconductor memory devices having increased distance between gate electrodes and epitaxial patterns and methods of fabricating the same
US11101272B2 (en) DRAM and method for manufacturing the same
US9397114B2 (en) Methods of fabricating three-dimensional semiconductor memory devices
US8648423B2 (en) Semiconductor devices including buried-channel-array transistors
CN108257919B (en) Method for forming random dynamic processing memory element
US8174064B2 (en) Semiconductor device and method for forming the same
US20160197084A1 (en) Semiconductor device and method of manufacturing the same
KR101847628B1 (en) Semiconductor device including metal-containing conductive line and method of manufacturing the same
US9136270B2 (en) Memory device
US20130043519A1 (en) Semiconductor devices using shaped gate electrodes
WO2019100836A1 (en) Three-dimensional memory structure and manufacturing method thereof
US20140367825A1 (en) Semiconductor devices including empty spaces and methods of forming the same
US9178051B2 (en) Semiconductor device
KR20120080092A (en) Semiconductor device including metal silicide layer and fabrication method thereof
US10756102B2 (en) Three-dimensional memory structure and manufacturing method thereof
US7553723B2 (en) Manufacturing method of a memory device
US10062700B2 (en) Semiconductor storage device and manufacturing method thereof
US8288279B1 (en) Method for forming conductive contact
US7205208B2 (en) Method of manufacturing a semiconductor device
US20080305605A1 (en) Method for forming surface strap
CN115064523B (en) Semiconductor structure and manufacturing method thereof
CN109427687B (en) Method for manufacturing semiconductor element
US20240155835A1 (en) Dynamic random access memory and manufacturing method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant