KR20110073648A - Non-volatile memory of having 3 dimensional structure - Google Patents

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Abstract

PURPOSE: A non volatile memory which has a 3D structure is provided to integrate a diode with a membrane for a memory operation, thereby preventing reverse currents due to a malfunction. CONSTITUTION: Lateral electrodes(121,123,125,127) are formed on a substrate and expanded laterally so that the lateral electrodes have steps. A resistance changing layer(140) penetrates the lateral electrodes and is formed on an opened area and a side of a lateral electrode. A diode is formed on a side of the resistance changing layer and is integrated with the entire resistance changing layer. An upper vertical electrode(150) penetrates the lateral electrodes and closes the opened area by the diode. The lateral electrodes are separated by insulating films each other. The lateral electrodes arranged in a lower part have larger areas than the lateral electrodes arranged in an upper part.

Description

3차원 입체 구조를 가지는 비휘발성 메모리{Non-volatile Memory of having 3 Dimensional Structure}Non-volatile Memory of Having 3 Dimensional Structure

본 발명은 비휘발성 메모리에 관한 것으로, 더욱 상세하게는 차세대 비휘발성 메모리의 3차원 구조에 관한 것이다.The present invention relates to a nonvolatile memory, and more particularly to a three-dimensional structure of the next generation nonvolatile memory.

플래시 메모리 소자로 대표되는 비휘발성 메모리는 전원이 차단된 상태에서도 저장된 정보를 유지하는 특성을 가진다. 또한, 최근에는 플래시 메모리 이외에 금속 산화물 박막의 저항 변화를 이용하는 ReRAM(Resistance Random Access Memory), 상전이 현상에 따른 저항변화를 이용하는 PRAM(Phase change Random Access Memory), 고분자 또는 유기물을 저항변화물질로 이용하는 PoRAM(Polymer Random Access Memory) 등에 관한 연구가 활발하게 진행되고 있다. 종래의 플래시 메모리 이외의 이러한 새로운 비휘발성 메모리를 차세대 비휘발성 메모리라 통칭한다.Non-volatile memory, which is represented by a flash memory device, has a characteristic of retaining stored information even when a power supply is cut off. Recently, ReRAM (Resistance Random Access Memory) using resistance change of metal oxide thin film in addition to flash memory, Phase Change Random Access Memory (PRAM) using resistance change due to phase transition phenomenon, PoRAM using polymer or organic material as resistance change material (Polymer Random Access Memory) and the like are actively researched. This new nonvolatile memory other than the conventional flash memory is collectively referred to as next generation nonvolatile memory.

ReRAM(Resistance Random Access Memory) 소자는 ‘금속 - 산화물 - 금속’으로 구성된 구조로서 중간에 위치한 산화물이 특정 전압에 의해서 그 저항이 변하는 특성을 이용한 메모리 소자이다. 이 소자에서 사용되는 산화물로서는 타이타늄 산화물(TiO2), 알루미늄 산화물(Al2O3), 니켈 산화물(NiO), 하프늄 산화물(HfO2), 실리콘 산화물(SiO2) 또는 란탄 산화물(LaO) 등이 있으며, 이외에도 다금속 산화물인 PCMO(Pr1 - xCaxMnO3) 또는 LCMO(La-Ca-Mn-O) 등이 사용될 수 있다. Resistance Random Access Memory (ReRAM) is a structure composed of 'metal-oxide-metal', and is a memory device using the characteristic that the resistance of an oxide located in the middle is changed by a specific voltage. Titanium oxide (TiO 2 ), aluminum oxide (Al 2 O 3 ), nickel oxide (NiO), hafnium oxide (HfO 2 ), silicon oxide (SiO 2 ), or lanthanum oxide (LaO) is used as the oxide used in the device. In addition, PCMO (Pr 1 - x Ca x MnO 3 ) or LCMO (La-Ca-Mn-O), which is a multimetal oxide, may be used.

산화물은 기본적으로 절연체로서 기능하지만 고전압을 가할 경우 내부 산화물에 전기적 스트레스에 의해서 내부로 전극 금속 물질이 삽입되거나, 내부의 결함구조에 Metallic path가 형성되면서 전류가 통할 수 있는 통로를 형성하게 되어 저항치가 감소하게 된다. 이때 저항치가 많이 감소된 상태를 신호 ‘1’로 정의한다. 반대로 보다 낮은 전압에 의해서 상기 기술한 현상이 일어나지 않은 상태는 본래의 산화물이 가진 절연성이 유지되므로 저항치가 크게 된다. 이 상태를 신호 ‘0’으로 규정하고 있다. 저장된 정보를 읽어야 할 경우에는 ‘1’과 ‘0’의 중간 정도의 전압을 인가하고, 이때 소자가 높은 저항상태가 돼서 전류가 흐르지 않을 경우에는 ‘0’으로 인식하고, 낮은 저항상태가 돼서 전류가 흐를 경우에는 ‘1’로 인식하여 정보를 저장할 수 있는 메모리 소자로서 동작하게 된다. The oxide basically functions as an insulator, but when a high voltage is applied, an electrode metal material is inserted into the internal oxide due to electrical stress, or a metallic path is formed in an internal defect structure to form a passage through which current can flow. Will decrease. In this case, the resistance is greatly reduced as the signal '1'. On the contrary, in the state where the above-described phenomenon does not occur due to the lower voltage, the resistance value is large because the insulation property of the original oxide is maintained. This state is defined as signal '0'. If you need to read the stored information, apply a voltage between '1' and '0'. At this time, if the device is in a high resistance state and no current flows, it is recognized as '0'. If is passed, it operates as a memory device capable of recognizing '1' and storing information.

PRAM(Phase change Random Access Memory)도 ReRAM과 유사하게 중간에 위치한 소자의 저항상태가 변하는 것으로 정보를 저장하게 된다. 다만, PRAM의 경우에는 중간에 위치한 정보저장물질이 금속 산화물이 아닌 상변화가 가능한 금속 또는 비금속 화합물이 사용된다. 상기 PRAM에서 정보 저장 물질로서 사용되는 상변화 물질은 칼코지나이드(Chalcogenide) 화합물 이외에도 갈륨(Ga), 란탄족 원소(La, Ce, Pr, Nd 등)의 화합물을 사용할 수 있다. 이 상변화가 가능한 물질들은 가해지는 전 류에 의한 열에너지에 의해서 그 상태가 변화된다. 즉, 큰 전류로 발생한 높은 열에너지를 단시간만 인가하고 쓰기를 종료할 경우, 열에너지에 의해서 용융된 상변화 물질의 내부 분자들이 미처 결정화되지 못하고 높은 저항치를 가지는 비결정상태(Amorphous)가 된다. 반대로 적당한 전류로 발생한 중간정도의 열에너지를 긴 시간에 걸쳐서 가할 경우, 상변화 물질의 내부 분자들이 결정화될 시간적 여유가 발생함으로서 낮은 저항치를 가진 결정상태(Crystal)가 된다. 이때 발생하는 저항수치가 그대로 높을 경우 정보 ‘1’, 낮을 경우 정보‘0’으로 인식되며 읽는 방법은 ReRAM과 유사한 방식으로 동작하게 된다.Similar to ReRAM, phase change random access memory (PRAM) stores information by changing the resistance state of an intermediate device. However, in the case of PRAM, a metal or non-metallic compound capable of phase change is used instead of a metal oxide. As the phase change material used as the information storage material in the PRAM, a compound of gallium (Ga) and lanthanide elements (La, Ce, Pr, Nd, etc.) may be used in addition to a chalcogenide compound. These phase-changeable materials are changed in state by thermal energy due to the applied current. That is, when high thermal energy generated by a large current is applied for only a short time and the writing is terminated, internal molecules of the phase change material melted by the thermal energy are not crystallized and become amorphous in a high resistance value. On the contrary, when a moderate amount of thermal energy generated by an appropriate current is applied over a long time, the internal molecules of the phase change material have a time allowance for crystallization, resulting in a crystal state having a low resistance value. At this time, if the resistance value is high, it is recognized as information '1' and if it is low, information '0' and the reading method operates in a similar way to ReRAM.

또한, PoRAM(Polymer Random Access Memory)의 경우도 소자의 저항상태가 변하는 것으로 정보를 저장하며 PoRAM에서 사용되는 정보 저장 물질은 고분자 소재뿐만 아니라 일반적인 유기 소재도 사용 가능하다. 저항상태의 변화에 사용되는 물질로는 단분자(THP-CN2-O-DNB), 저분자(AIDCN, Alq3, ZnPc 등), 고분자(PVK, polystyrene, PS:TCNQ, PILC 등) 등이 있다. PoRAM의 정보 저장 방식은 중간의 폴리머 물질에 따라서 각각 다른 방식이 되며 아직 동작 방식이 규명되지 않고 정보 저장 특성만 확인된 물질도 많은 편이다. 그 중 현재 저장 방식이 규명된 Ion concentration control Type의 경우에는 구리-폴리머 물질-구리 로 된 구조에서 2V 이상의 전압을 가할 경우 구리 이온이 폴리머 물질 내부로 이동하고 이 이온들에 의한 전자 이동으로 전류가 흐르면서 신호 ‘1’이 되고 2V 이하 전압에서는 구리 이온의 이동이 없으므로 절연체로서 기능하므로 전류가 흐르지 않고 이것이 ‘0’ 이 된다. 이 이외에도 IBM type, UCLA Type등 다양한 방식이 있으나 동작 원리의 규명은 되지 않고 동작 특성만 확인되었다.In addition, in the case of the polymer random access memory (PoRAM), the resistance state of the device is changed to store information, and the information storage material used in the PoRAM may be a general organic material as well as a polymer material. Materials used to change the resistance state include monomolecules (THP-CN 2 -O-DNB), low molecules (AIDCN, Alq3, ZnPc, etc.), polymers (PVK, polystyrene, PS: TCNQ, PILC, etc.). The information storage method of PoRAM is different depending on the polymer material in the middle, and there are many materials whose operation method has not been identified and only the information storage characteristics are confirmed. In the case of Ion concentration control type, the current storage method has been identified, copper ions move inside the polymer material when a voltage of 2V or more is applied in the structure of copper-polymer material-copper, and current flows due to electron transfer by these ions. As it flows, it becomes a signal '1' and there is no movement of copper ions at a voltage below 2V, so it functions as an insulator, so no current flows and this becomes '0'. In addition to this, there are various types such as IBM type and UCLA type, but only the operation characteristics are not identified.

상기 3가지 소자들의 공통점은 금속-정보 저장 물질-금속 형태를 가지는 것으로서 중간의 정보 저장 물질의 상태 변화에 의해서 정보를 저장하게 된다. 이 방식은 기존 트랜지스터를 기반으로 하는 메모리 구조보다 훨씬 간단한 구조로서 메모리로서 기능하는 저항, 즉 ‘Memrister' 라고 불리는 구조로서 기능할 수 있다. 간단히 말하면 상부 금속 전극의 배열과 하부 금속 전극의 배열(두 전극은 서로 직각이 되게 배치되어 있어야 함) 사이에 정보 저장 물질인 메모리 저항을 넣고 쓰기 전압으로 정보를 저장하고 그보다 낮은 전압으로 읽기 동작을 수행하는 대규모 메모리 구조체를 제조할 수 있다. The three devices have a common metal-information storage material-metal form and store information by changing the state of an intermediate information storage material. This method is much simpler than conventional transistor-based memory structures, and can function as a resistor, or "memrister," which functions as a memory. Simply put, a memory resistor, an information storage material, is placed between the array of top metal electrodes and the array of bottom metal electrodes (the two electrodes must be placed at right angles to each other), storing information at a write voltage, and reading at a lower voltage. Large-scale memory structures can be produced.

기존 메모리 소자 제조 방식인 트랜지스터 기반의 제조 방식과 비교할 경우, 상술한 차세대 비휘발성 메모리는 소스, 드레인 및 게이트의 면적이 요구되는 트랜지스터 방식에 비해 우수한 집적도를 가진다. 이는, 상술한 차세대 비휘발성 메모리가 저항 1개로서 메모리 특성을 가지다는 사실에 기인한다. 또한, 복잡한 트랜지스터 제조 공정 대신에 단순한 증착 공정을 3~5번 정도 사용하면 바로 메모리 소자가 완성되는 형태이므로 공정 시간, 비용 측면에서 기존 트랜지스터 기반의 메모리 소자와는 비교할 수 효과를 가지게 된다. (참조 문헌 : Dmitri B. Strukov, Gregory S. Snider, Duncan R. Stewart & R. Stanley Williams, “The missing memristor found” Nature Vol 453| 1 May 2008| doi:10.1038)Compared with a transistor-based manufacturing method, which is a conventional memory device manufacturing method, the next-generation nonvolatile memory described above has an excellent degree of integration compared to a transistor method requiring an area of a source, a drain, and a gate. This is due to the fact that the next-generation nonvolatile memory described above has memory characteristics as one resistor. In addition, if a simple deposition process is used three to five times instead of a complicated transistor manufacturing process, the memory device is completed, and thus, the process time and cost can be compared with conventional transistor-based memory devices. (Reference: Dmitri B. Strukov, Gregory S. Snider, Duncan R. Stewart & R. Stanley Williams, “The missing memristor found” Nature Vol 453 | 1 May 2008 | doi: 10.1038)

상술한 3가지 소자 모두 그 자체로도 우수한 집적도를 가지고 있지만 더욱 집적도를 높이기 위해서는 기존의 2차원적 반도체 제조 공정에서 벗어나서 3차원적으로 소자를 제조하는 3차원 제조 공정이 사용되어야 한다. Although all three devices have excellent integration in themselves, in order to further increase the integration, a three-dimensional manufacturing process for manufacturing devices three-dimensionally from a conventional two-dimensional semiconductor manufacturing process should be used.

3차원 구조의 장점은 여러 가지가 있지만 가장 큰 장점은 소자의 크기를 기존과 같이 유지하면서도 집적도를 크게 높일 수 있다는 것에 있다. There are many advantages of the three-dimensional structure, but the biggest advantage is that the integration can be greatly increased while maintaining the size of the device as it is.

소개된 방법으로는 일단 모든 공정이 한번 끝난 웨이퍼 위에 다시 실리콘을 증착하고 그 위에 다시 소자를 제조하는 공정을 반복해서 층을 쌓는 방법인 Stack 기법이 있다. 하지만 이 방법은 각 층을 제조할 경우 기존 공정과 유사한 리소그래피 공정을 계속 사용해야 한다는 점이 단점이다. 즉, 적층하는 층수가 증가할수록 리소그래피 비용도 계속 증가하고, 비용상승을 유발하므로 현재는 잘 사용되지 않고 있다. 이외에도 어러가지 방법들이 제시되고 있으나 차세대 비휘발성 메모리의 경우에는 기존 반도체와는 다른 공정을 요구하는 경우가 많아서 그 적용이 어려운 실정이다.Introduced is the Stack technique, which is a method of repeatedly stacking silicon on a wafer once all processes are finished and fabricating the device again. However, the disadvantage is that each layer is manufactured using a lithography process similar to the existing process. In other words, as the number of layers to be laminated increases, lithography costs continue to increase and cost increases, which is not currently used well. In addition, various methods have been proposed, but the next-generation nonvolatile memory requires a different process from the conventional semiconductor, and thus it is difficult to apply the method.

상술한 문제점을 해결하기 위한 본 발명의 목적은 3차원 구조를 가지는 비휘발성 메모리를 제공하는데 있다.An object of the present invention for solving the above problems is to provide a nonvolatile memory having a three-dimensional structure.

상기 목적을 달성하기 위해 본 발명은, 기판 상에 형성되고, 측면 방향으로 신장되어 단차를 가지는 측면 전극들; 상기 측면 전극을 관통하여 오픈된 영역에 형성되고, 상기 측면 전극의 측면에 형성되는 저항 변화층; 상기 저항 변화층의 측면에 형성되고, 상기 저항 변화층의 전체에 대해 일체로 형성되는 다이오드; 및 상기 측면 전극들을 관통하여 형성되고, 상기 다이오드의 형성에 의해 개방된 공간을 매립하는 상부 수직 전극을 포함하는 비휘발성 메모리를 제공한다.In order to achieve the above object, the present invention, side electrodes formed on the substrate, extending in the lateral direction having a step; A resistance change layer formed in an open area passing through the side electrode and formed on a side surface of the side electrode; A diode formed on a side of the resistance change layer and integrally formed with respect to the entirety of the resistance change layer; And an upper vertical electrode formed through the side electrodes and filling a space opened by the formation of the diode.

또한, 상기 목적을 달성하기 위한 본 발명은, 기판 상에 형성되고, 측면 방향으로 신장되고, 단차를 가지는 측면 전극들; 상기 측면 전극들을 관통하여 형성되는 상부 수직 전극; 상기 측면 전극과 동일층 상에 형성되고, 상기 측면 전극의 질화에 의해 형성되는 히터층; 상기 히터층의 측면 전면에 일체로 형성되는 상 변화층; 및 상기 상 변화층의 측면의 전면에 일체로 형성되는 다이오드를 포함하는 비휘발성 메모리를 제공한다.In addition, the present invention for achieving the above object, side electrodes formed on the substrate, extending in the lateral direction, having a step; An upper vertical electrode formed through the side electrodes; A heater layer formed on the same layer as the side electrode and formed by nitriding the side electrode; A phase change layer integrally formed on a side surface of the heater layer; And a diode integrally formed on a front surface of a side of the phase change layer.

본 발명의 상기 목적은, 기판 상에 형성되고, 측면 방향으로 신장되고, 단차를 가지는 측면 전극들; 상기 측면 전극들을 관통하여 형성되는 상부 수직 전극; 상기 관통된 측면 전극들의 측면 전체에 일체로 형성되는 유기 소재막; 및 상기 유 기 소재막의 측면 전체에 형성되고, 상기 상부 수직 전극에 전기적으로 연결되는 다이오드를 포함하는 비휘발성 메모리의 제공을 통해서도 달성된다.The above object of the present invention, the side electrodes formed on the substrate, extending in the lateral direction, having a step; An upper vertical electrode formed through the side electrodes; An organic material film integrally formed on the entire side surfaces of the penetrating side electrodes; And a diode formed over the entire side surface of the organic material film and electrically connected to the upper vertical electrode.

상술한 본 발명에 따르면, ReRAM과, PRAM, PoRAM으로 대표되는 차세대 비휘발성 메모리의 단위 소자 구조에 있어서 매우 간단하고 빠르게 고성능의 소자를 구현할 수 있다. 또한, 메모리 동작을 수행하는 막질에 다이오드가 일체화되게 형성되어 오동작에 의한 역전류를 방지한다. 또한, 대용량 3차원 메모리 구조체를 실현할 수 있다.According to the present invention described above, in the unit device structure of the next-generation nonvolatile memory represented by ReRAM, PRAM, and PoRAM, a high performance device can be realized very simply and quickly. In addition, the diode is integrally formed in the film to perform the memory operation to prevent reverse current caused by a malfunction. In addition, a large capacity three-dimensional memory structure can be realized.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Like reference numerals are used for like elements in describing each drawing.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and, unless expressly defined in this application, are construed in ideal or excessively formal meanings. It doesn't work.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

제1 First 실시예Example

도 1 내지 도 22는 본 발명의 제1 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도 및 평면도들이다.1 to 22 are cross-sectional views and plan views illustrating a method of manufacturing a nonvolatile memory according to the first embodiment of the present invention.

도 1을 참조하면, 기판(100) 상부에 버퍼층(110)이 형성된다. 상기 기판(100)은 실리콘 재질임이 바람직하다. 또한, 상기 버퍼층(110)은 건식 또는 습식 산화법을 이용하여 형성되며, 실리콘 산화물(SiO2)이 사용되는 것이 바람직하다. 상술한 버퍼층(110)의 형성방법 이외에도 스퍼터링법 또는 화학 기상 증착법 등의 다양한 방법이 사용될 수 있다. Referring to FIG. 1, a buffer layer 110 is formed on a substrate 100. The substrate 100 is preferably made of silicon. In addition, the buffer layer 110 is formed using a dry or wet oxidation method, it is preferable that silicon oxide (SiO 2 ) is used. In addition to the method of forming the buffer layer 110 described above, various methods such as sputtering or chemical vapor deposition may be used.

도 2를 참조하면, 상기 버퍼층(110) 상에 절연막(120, 122, 124, 126, 128) 및 측면 전극(121, 123, 125, 127)을 순차적으로 형성하되, 상호 반복되게 형성한다. 따라서, 상기 버퍼층(110)의 상부에는 절연막(120, 122, 124, 126, 128) 및 측면 전극(121, 123, 125, 127)이 번갈아가며 형성된 다수의 층이 구비된다. 상기 도 2에서는 제1 내지 제5 절연막(120, 122, 124, 126, 128) 및 제1 내지 제4 측면 전극들(121, 123, 125, 127)이 상호 순차적으로 형성된 것으로 도시되어 있으나, 절연막과 측면 전극의 조합이 복수개의 층으로 구성된다면 본 발명의 취지를 벗어나 지 않는다. 물론, 적층의 수가 증가할수록 집적도는 증가하므로 적층의 수는 상기 도 2에 도시된 것 이상일 수도 있다.Referring to FIG. 2, insulating layers 120, 122, 124, 126, and 128 and side electrodes 121, 123, 125, and 127 are sequentially formed on the buffer layer 110, and are repeatedly formed. Therefore, a plurality of layers are formed on the buffer layer 110 by alternating insulating layers 120, 122, 124, 126, and 128 and side electrodes 121, 123, 125, and 127. In FIG. 2, the first to fifth insulating layers 120, 122, 124, 126, and 128 and the first to fourth side electrodes 121, 123, 125, and 127 are sequentially formed. If the combination of the and side electrodes is composed of a plurality of layers without departing from the spirit of the present invention. Of course, the degree of integration increases as the number of stacks increases, so the number of stacks may be greater than that shown in FIG. 2.

또한, 상기 절연막(120, 122, 124, 126, 128)과 측면 전극(121, 123, 125, 127)이 순차적으로 적층되기 위해서는 인시츄로 형성 가능한 스퍼터링법이나 화학 기상 증착법이 사용됨이 바람직하다. 또한, 상기 절연막(120, 122, 124, 126, 128)은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2), 금속 산화물(CuO, NiO, TiO2, Fe2O3 등) 또는 이들의 다층박막으로 형성될 수도 있으며, 상기 측면 전극(121, 123, 125, 127)은 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 백금(Pt) 또는 이들의 합금으로 형성될 수도 있다.In addition, in order to sequentially stack the insulating layers 120, 122, 124, 126, and 128 and the side electrodes 121, 123, 125, and 127, sputtering or chemical vapor deposition, which may be formed in situ, is preferably used. In addition, the insulating layers 120, 122, 124, 126, and 128 may include silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2 ), metal oxides (CuO, NiO, TiO 2 , Fe 2 O 3). Etc.) or a multilayer thin film thereof, and the side electrodes 121, 123, 125, and 127 may include titanium (Ti), tungsten (W), aluminum (Al), copper (Cu), and gold (Au). It may be formed of platinum (Pt) or an alloy thereof.

도 3을 참조하면, 상기 제5 절연막(128) 상에 하드 마스크막(130)이 형성된다. 상기 하드 마스크막(130)은 상기 절연막(120, 122, 124, 126, 128)과 측면 전극(121, 123, 125, 127)이 식각되기 위한 식각 마스크로 사용된다. 상기 하드 마스크막(130)은 스퍼터링법이나 화학 기상 증착법 등의 방법으로 형성될 수 있다. 상기 하드 마스크막(130)은 포토리소그래피와 식각 공정을 이용하여 특정 부위만 마스킹하게 된다. 추가로 상기 하드 마스크막(130)은, 한 층에 한정하지 않고 복수층으로 형성될 수 있다. 예컨대, 실리콘 산화물(SiO2) 및 실리콘 질화물(SiN)이 순차적으로 적층된 하드 마스크막(130)일 수도 있다. 또한, 포토레지스트 패턴 자체가 하드 마스크막(130)으로 사용될 수 있다.Referring to FIG. 3, a hard mask layer 130 is formed on the fifth insulating layer 128. The hard mask layer 130 is used as an etching mask for etching the insulating layers 120, 122, 124, 126, and 128 and the side electrodes 121, 123, 125, and 127. The hard mask layer 130 may be formed by a sputtering method or a chemical vapor deposition method. The hard mask layer 130 masks only a specific portion using photolithography and an etching process. In addition, the hard mask layer 130 may be formed in a plurality of layers, without being limited to one layer. For example, the hard mask layer 130 may be formed by sequentially stacking silicon oxide (SiO 2 ) and silicon nitride (SiN). In addition, the photoresist pattern itself may be used as the hard mask film 130.

도 4를 참조하면, 상기 하드 마스크막(130)을 식각 마스크로 이용하여 절연 막들(120, 122, 124, 126, 128)과 측면 전극들(121, 123, 125, 127)에 대한 식각 공정을 수행하여, 버퍼층(110) 표면 일부를 노출시킨다. 상기 식각 공정은 반응성 이온 식각법(Reactive Ion Ethch : RIE)이 사용됨이 바람직하다. 따라서, 절연막(120, 122, 124, 126, 128)의 식각을 위해서는 CF4 또는 CHF3 등의 불소 계열의 가스가 사용되며, 측면 전극(121, 123, 125, 127)의 식각을 위해서는 Cl2, SiCl4 또는 BCl3 등의 염소 계열의 가스 및 그의 혼합 가스가 사용될 수 있다. 상기 하드 마스크막(130)은 상기 식각 공정에서 쓰이는 가스에 식각이 되지 않거나 선택비가 낮은 것이 사용되어야 바람직하다. 또한, 상기 식각 공정에서 식각된 부분의 형상은 사각형에 한정하지 않고, 다른 형상(예를 들면 원형)이어도 상관없다.Referring to FIG. 4, an etching process is performed on the insulating layers 120, 122, 124, 126, and 128 and the side electrodes 121, 123, 125, and 127 using the hard mask layer 130 as an etching mask. As a result, a portion of the surface of the buffer layer 110 is exposed. In the etching process, reactive ion etching (RIE) is preferably used. Accordingly, a fluorine-based gas such as CF 4 or CHF 3 is used for etching the insulating layers 120, 122, 124, 126, and 128, and Cl 2 is used for etching the side electrodes 121, 123, 125, and 127. , Chlorine-based gas such as SiCl 4 or BCl 3 , and mixtures thereof. The hard mask layer 130 is preferably etched in the gas used in the etching process or a low selection ratio is preferably used. In addition, the shape of the part etched in the said etching process is not limited to a rectangle, It may be another shape (for example, circular shape).

도 5를 참조하면, 상기 도 4에 도시된 구조물 상에 저항 변화층(140), n형 반도체층(142), p형 반도체층(144) 및 상부 수직 전극(150)이 형성된다.Referring to FIG. 5, a resistance change layer 140, an n-type semiconductor layer 142, a p-type semiconductor layer 144, and an upper vertical electrode 150 are formed on the structure illustrated in FIG. 4.

저항 변화층(140)은 도 4에 개시된 식각 공정에 의해 오픈된 영역 및 상부 표면 상에 형성되고, 저항 변화층(140) 상부에는 n형 반도체층(142)과 p형 반도체층(144)이 적층된다. 상기 n형 반도체층(142)과 p형 반도체층(144)은 다이오드를 형성한다. 형성된 다이오드는 저항 변화층(140)에 대한 데이터의 읽기 동작 또는 프로그램 동작시, 역바이어스에 의해 발생되는 과전류를 차단하기 위해 구비된다. 따라서, 정상적인 바이어스의 인가방향의 정방향으로 다이오드가 구비되며, 만일, 측면 전극들(121, 123, 125, 127)로부터 바이어스가 인가되는 경우, 저항 변화층(140)의 측벽에는 p형 반도체층 및 n형 반도체층이 순차적으로 형성될 것이다. 상기 사항은 이후에 개시되는 실시예에서도 동일하게 적용된다.The resistance change layer 140 is formed on the open region and the top surface by the etching process illustrated in FIG. 4, and the n-type semiconductor layer 142 and the p-type semiconductor layer 144 are formed on the resistance change layer 140. Are stacked. The n-type semiconductor layer 142 and the p-type semiconductor layer 144 forms a diode. The formed diode is provided to block an overcurrent generated by reverse bias in a data read operation or a program operation on the resistance change layer 140. Therefore, the diode is provided in the positive direction of the normal bias application direction, and if the bias is applied from the side electrodes 121, 123, 125, and 127, the p-type semiconductor layer and the sidewall of the resistance change layer 140 are provided. The n-type semiconductor layer will be formed sequentially. The same applies to the embodiments described later.

다이오드를 구성하는 p형 반도체층(144)의 측벽에는 상부 수직 전극(150)이 형성된다. 상기 상부 수직 전극(150)은 도 4의 식각 공정에 기인한 우물 형상의 영역을 매립하는 양상으로 형성됨이 바람직하다.An upper vertical electrode 150 is formed on sidewalls of the p-type semiconductor layer 144 constituting the diode. The upper vertical electrode 150 may be formed to fill a well-shaped region due to the etching process of FIG. 4.

상기 n형 반도체층(142)과 p형 반도체층(144)은 다결정 실리콘임이 바람직하고, 각각의 도전형에 따라 도판트가 고농도로 도핑된 상태로 증착된다.The n-type semiconductor layer 142 and the p-type semiconductor layer 144 is preferably polycrystalline silicon, and the dopant is deposited in a highly doped state according to each conductivity type.

또한, 상기 저항 변화층(140)과 상부 수직 전극(150)은 스퍼터링법, 화학 기상 증착법 또는 원자층 적층법 등으로 형성될 수 있다. 다만, 상기 절연막(120, 122, 124, 126, 128)과 측면 전극(121, 123, 125, 127)의 적층이 많을수록 식각의 깊이가 깊어져 상기 저항 변화층(140)과 상부 수직 전극(150)으로 매립할 경우, 도 4에 개시된 식각 공정에 기인한 빈 공간(void)이 잔류할 수 있으므로, 갭-필(gap-fill) 능력이 우수한 증착방법으로 형성하는 것이 바람직하다. 또한, 다마신 공정에 의해 상기 상부 수직 전극(150)이 형성될 수 있다. In addition, the resistance change layer 140 and the upper vertical electrode 150 may be formed by sputtering, chemical vapor deposition, or atomic layer deposition. However, as the insulating layers 120, 122, 124, 126, and 128 and the side electrodes 121, 123, 125, and 127 are stacked more, the depth of etching becomes deeper, so that the resistance change layer 140 and the upper vertical electrode 150 are formed. In the case of burying with), since voids due to the etching process disclosed in FIG. 4 may remain, it is preferable to form a deposition method having excellent gap-fill capability. In addition, the upper vertical electrode 150 may be formed by a damascene process.

상기 저항 변화층(140)은 실리콘 산화막(SiO2), 금속 산화막(TiO2, Al2O3, NiO, HfO2, Fe2O3 등), 란탄족 산화막(LaO, CeO2, Pr2O3 등) 또는 다금속 산화물(PCMO : Pr1 - xCaxMnO3, LCMO : La-Ca-Mn-O)이 사용될 수 있으며, 상기 상부 수직 전극(150)은 상기 측면 전극(121, 123, 125, 127)에서 제시한 물질들이 사용되거나 금속 합금이 사용될 수도 있다.The resistance change layer 140 may be formed of silicon oxide (SiO 2 ), metal oxide (TiO 2 , Al 2 O 3 , NiO, HfO 2 , Fe 2 O 3 Etc.), a lanthanide oxide film (LaO, CeO 2 , Pr 2 O 3, etc.) or a polymetal oxide (PCMO: Pr 1 - x Ca x MnO 3 , LCMO: La-Ca-Mn-O) may be used. The upper vertical electrode 150 may be made of the materials presented by the side electrodes 121, 123, 125, and 127 or a metal alloy.

상기 도 5에서는 하드 마스크막(130)이 잔류한 상태에서 저항 변화층(140), n형 반도체층(142), p형 반도체층(144) 및 상부 수직 전극(150)이 형성되는 것을 도시하였으나, 실시의 형태에 따라 하드 마스크막(130)을 제거한 후에 상기 저항 변화층(140), n형 반도체층(142), p형 반도체층(144) 및 상부 수직 전극(150)이 형성될 수도 있다.In FIG. 5, the resistive change layer 140, the n-type semiconductor layer 142, the p-type semiconductor layer 144, and the upper vertical electrode 150 are formed while the hard mask layer 130 remains. In some embodiments, after the hard mask layer 130 is removed, the resistance change layer 140, the n-type semiconductor layer 142, the p-type semiconductor layer 144, and the upper vertical electrode 150 may be formed. .

도 6을 참조하면, 상기 도 5에 도시된 구조물의 일부를 제거하여 평탄화 공정을 진행하여 절연막들(120, 122, 124, 126, 128) 또는 측면 전극들(121, 123, 125, 127) 중 최상층(128)을 노출시킨다.Referring to FIG. 6, a portion of the structure shown in FIG. 5 is removed and a planarization process is performed to remove one of the insulating layers 120, 122, 124, 126, and 128 or the side electrodes 121, 123, 125, and 127. Top layer 128 is exposed.

평탄화 공정은 화학적 기계적 연마를 통해 달성됨이 바람직하다. 또한, 평탄화 공정은 본 실시예의 도면들에 개시된 제5 절연막(128)이 노출될 때까지 진행된다. 물론, 제5 절연막(128)의 노출없이 상기 하드 마스크막이 잔류하여도 무방하다. 이를 통해 상부 수직 전극(150), n형 반도체층(142), p형 반도체층(144) 및 저항 변화층(140)의 표면은 노출된다.The planarization process is preferably accomplished through chemical mechanical polishing. Further, the planarization process proceeds until the fifth insulating film 128 disclosed in the drawings of this embodiment is exposed. Of course, the hard mask film may remain without exposing the fifth insulating film 128. As a result, surfaces of the upper vertical electrode 150, the n-type semiconductor layer 142, the p-type semiconductor layer 144, and the resistance change layer 140 are exposed.

도 7은 상기 도 6에 도시된 평탄화 공정이 완성된 후의 비휘발성 메모리의 평면도이다.FIG. 7 is a plan view of a nonvolatile memory after completion of the planarization process illustrated in FIG. 6.

도 7을 참조하면, 제5 절연막(128)이 배치되고, 규칙적인 배열을 가지고, 다수의 상부 수직 전극들(150), n형 반도체층(142), p형 반도체층(144) 및 저항 변화층(140)이 구비된다. 도 7에 도시된 평면도의 형상 이외에도 다양한 소자의 배치는 구현될 수 있으며, 당업자가 고려할 수 있는 다양한 배치가 본 발명의 기술적 사상을 벗어나지 않음은 자명하다 할 것이다.Referring to FIG. 7, the fifth insulating layer 128 is disposed, has a regular arrangement, and the plurality of upper vertical electrodes 150, the n-type semiconductor layer 142, the p-type semiconductor layer 144, and the resistance change. Layer 140 is provided. In addition to the shape of the top view illustrated in FIG. 7, various device arrangements may be implemented, and it will be apparent that various arrangements that can be considered by those skilled in the art do not depart from the spirit of the present invention.

도 8을 참조하면, 상기 도 6의 평탄화 공정이 완료된 구조물 상부에 제1 포 토레지스트 패턴(160)이 형성된다. 또한, 형성된 제1 포토레지스트 패턴(160)을 식각 마스크로 하여 제1 식각 공정이 수행된다. 상기 제1 식각 공정은 제1 포토레지스트 패턴 하부 영역을 벗어난 제5 절연막(128), 제4 측면 전극(127) 및 제4 절연막(126)이 제거되고, 제3 측면 전극(125)이 노출될 때까지 진행된다. 상술한 제1 식각 공정에 의해 제4 절연막(126), 제5 절연막(128) 및 제4 측면전극(127)은 제1 포토레지스트 패턴(160)과 동일한 프로파일을 가지게 된다.Referring to FIG. 8, the first photoresist pattern 160 is formed on the structure where the planarization process of FIG. 6 is completed. In addition, a first etching process is performed using the formed first photoresist pattern 160 as an etching mask. In the first etching process, the fifth insulating layer 128, the fourth side electrode 127, and the fourth insulating layer 126 are removed from the lower region of the first photoresist pattern, and the third side electrode 125 is exposed. Proceed until. By the above-described first etching process, the fourth insulating layer 126, the fifth insulating layer 128, and the fourth side electrode 127 have the same profile as the first photoresist pattern 160.

도 9를 참조하면, 형성된 제1 포토레지스트 패턴(160)에 대해 축소 공정을 실시하여 제2 포토레지스트 패턴(162)을 형성한다. 상기 축소 공정은 포토레지스트 쉬링크(photoresist shrink) 또는 포토레지스트 슬리밍(photoresist sliming)이라 지칭되는 것으로, 기형성된 제1 포토레지스트 패턴(130)의 크기를 감축하는 것이다. 제1 포토레지스트 패턴(160)에 대한 축소는 반응성 플라즈마 가스에 노출하는 것에 의해 달성된다. 다만, 반응성 플라즈마 가스는 포토레지스트 패턴의 조성에 따라 달리 선택될 수 있다. 축소 공정에 의해 상기 제1 포토레지스트 패턴(160)보다 작은 크기를 가진 제2 포토레지스트 패턴(162)이 형성된다.9, a reduction process is performed on the formed first photoresist pattern 160 to form a second photoresist pattern 162. The reduction process is referred to as photoresist shrink or photoresist sliming, and is to reduce the size of the first photoresist pattern 130 previously formed. Reduction to the first photoresist pattern 160 is accomplished by exposure to reactive plasma gas. However, the reactive plasma gas may be differently selected depending on the composition of the photoresist pattern. The second photoresist pattern 162 having a smaller size than the first photoresist pattern 160 is formed by the reduction process.

도 10을 참조하면, 형성된 제2 포토레지스트 패턴(162)을 식각 마스크로 이용하여 제2 식각 공정이 수행된다. Referring to FIG. 10, a second etching process is performed using the formed second photoresist pattern 162 as an etching mask.

먼저, 제2 포토레지스트 패턴(162) 하부를 제외한 제5 절연막(128)의 일부는 제거된다. 상기 제5 절연막(128) 일부의 제거시, 상기 도 9에서 개시된 제3 측면(125) 전극에서 외부로 노출된 영역은 식각되지 아니한다. 이는 통상의 식각 공정이 번갈아 적층된 이질적인 막질에 대해 식각 선택비를 가짐에 기인한다. 따라 서, 제5 절연막(128) 일부에 대한 식각에 의해 제4 측면 전극(127)의 일부가 노출되고, 기 노출된 제3 측면 전극(125)은 식각없이 잔류하게 된다.First, a portion of the fifth insulating layer 128 except for the lower portion of the second photoresist pattern 162 is removed. When the portion of the fifth insulating layer 128 is removed, the region exposed to the outside of the third side 125 electrode of FIG. 9 is not etched. This is due to the fact that conventional etching processes have an etch selectivity for heterogeneous films that are alternately stacked. Accordingly, a portion of the fourth side electrode 127 is exposed by etching the portion of the fifth insulating layer 128, and the previously exposed third side electrode 125 remains without etching.

계속해서 제2 포토레지스트 패턴(162)의 측면 방향으로 노출된 제4 측면 전극(127)의 일부에 대해 식각공정이 진행된다. 제4 측면 전극(127)과 제3 측면 전극(125)은 동일 재질로 구성되므로, 제4 측면 전극(127)의 식각과 함께 노출된 제3 측면 전극(125)의 일부도 제거된다. 따라서, 제4 측면 전극(127) 하부의 제4 절연막(126)의 일부가 노출되고, 제3 측면 전극(125) 하부의 제3 절연막(124)의 일부가 노출된다.Subsequently, an etching process is performed on a portion of the fourth side electrode 127 exposed in the lateral direction of the second photoresist pattern 162. Since the fourth side electrode 127 and the third side electrode 125 are made of the same material, a portion of the third side electrode 125 exposed together with the etching of the fourth side electrode 127 is also removed. Accordingly, a portion of the fourth insulating layer 126 under the fourth side electrode 127 is exposed, and a portion of the third insulating layer 124 under the third side electrode 125 is exposed.

계속해서 제2 포토레지스트 패턴(162)의 측면 방향으로 노출된 제4 절연막(126)에 대한 식각 공정이 수행된다. 제4 절연막(126)의 식각과 함께 노출된 제3 절연막(124)의 식각도 진행된다. 2개의 절연막(124, 126)의 동시 식각에 의해 제2 측면 전극(123) 및 제3 측면(125) 전극의 일부는 노출된다.Subsequently, an etching process is performed on the fourth insulating layer 126 exposed in the lateral direction of the second photoresist pattern 162. Etching of the exposed third insulating layer 124 is performed along with etching of the fourth insulating layer 126. A part of the second side electrode 123 and the third side 125 electrode is exposed by simultaneous etching of the two insulating layers 124 and 126.

상술한 도 10의 제2 식각 공정에서 제3 절연막(124) 및 제3 측면 전극(125)은 상기 제1 포토레지스트 패턴(160)과 동일한 프로파일을 가지며, 제4 절연막(126), 제5 절연막(128) 및 제4 측면 전극(127)은 제2 포토레지스트 패턴(162)과 동일한 프로파일을 가진다. 이는 제4 절연막(126), 제5 절연막(128) 및 제4 측면 전극(127)이 제2 포토레지스트 패턴(162)을 식각 마스크로 하여 식각이 진행된 결과이며, 제3 절연막(124) 및 제3 측면 전극(125)이 상기 도 8 및 9에 도시된 제4 전극(127) 및 제4 절연막(126)을 식각 마스크로 하여 식각이 진행된 결과이기 때문이다.In the above-described second etching process of FIG. 10, the third insulating layer 124 and the third side electrode 125 have the same profile as the first photoresist pattern 160, and the fourth insulating layer 126 and the fifth insulating layer. 128 and the fourth side electrode 127 have the same profile as the second photoresist pattern 162. This is the result of etching performed by the fourth insulating layer 126, the fifth insulating layer 128, and the fourth side electrode 127 using the second photoresist pattern 162 as an etching mask. This is because the third side electrode 125 is a result of etching by using the fourth electrode 127 and the fourth insulating layer 126 shown in FIGS. 8 and 9 as etching masks.

도 10의 제2 식각 공정에 따른 결과물은 도 11에 도시된다.The result of the second etching process of FIG. 10 is shown in FIG. 11.

도 12를 참조하면, 기 형성된 제2 포토레지스트 패턴(162)에 대해 축소 공정을 실시한다. 상기 축소 공정은 도 9에 설명된 바와 동일하게 진행한다. 따라서, 본 발명의 기술적 사항을 명확하고 간결하게 표현하기 위하여 중복된 기재는 회피한다. 도 12에 개시된 축소 공정에 의해 상기 제2 포토레지스트 패턴(162)보다 작은 크기를 가지는 제3 포토레지스트 패턴(164)이 형성된다. 제3 포토레지스트 패턴(164)의 형성에 의해 제2 포토레지스트 패턴(162) 하부의 제5 절연막(128)의 일부는 노출된다.Referring to FIG. 12, a reduction process is performed on the previously formed second photoresist pattern 162. The reduction process proceeds as described in FIG. Therefore, in order to express clearly and concisely the technical matter of this invention, the overlapping description is avoided. A third photoresist pattern 164 having a smaller size than the second photoresist pattern 162 is formed by the reduction process disclosed in FIG. 12. A portion of the fifth insulating layer 128 under the second photoresist pattern 162 is exposed by forming the third photoresist pattern 164.

도 13을 참조하면, 제3 포토레지스트 패턴(164)을 식각 마스크로 하여 제3 식각 공정이 수행된다. Referring to FIG. 13, a third etching process is performed using the third photoresist pattern 164 as an etching mask.

먼저, 제3 포토레지스트 패턴(164) 하부를 제외한 제5 절연막(128)의 일부는 제거된다. 상기 제5 절연막(128) 일부의 제거시, 상기 도 12에서 개시된 제3 측면 전극(125)에서 외부로 노출된 영역은 식각되지 아니한다. 이는 통상의 식각 공정이 번갈아 적층된 이질적인 막질에 대해 식각 선택비를 가짐에 기인한다. 따라서, 제5 절연막(128) 일부에 대한 식각에 의해 제4 측면 전극(127)의 일부가 노출되고, 기 노출된 제3 측면 전극(125)은 식각없이 잔류하게 된다.First, a portion of the fifth insulating layer 128 except for the lower portion of the third photoresist pattern 164 is removed. When the portion of the fifth insulating layer 128 is removed, the region exposed to the outside in the third side electrode 125 disclosed in FIG. 12 is not etched. This is due to the fact that conventional etching processes have an etch selectivity for heterogeneous films that are alternately stacked. Accordingly, a portion of the fourth side electrode 127 is exposed by etching the portion of the fifth insulating layer 128, and the previously exposed third side electrode 125 remains without etching.

계속해서 제3 포토레지스트 패턴(164)의 측면 방향으로 노출된 제4 측면 전극(127), 제3 측면 전극(125) 및 제2 측면 전극(123)에 대해 식각공정이 진행된다. 따라서, 제4 측면 전극(127) 하부의 제4 절연막(126)의 일부가 노출되고, 제3 측면 전극(125) 하부의 제3 절연막(124)의 일부가 노출되며, 제2 측면 전극(123) 하부의 제2 절연막(122)의 일부가 노출된다.Subsequently, an etching process is performed on the fourth side electrode 127, the third side electrode 125, and the second side electrode 123 exposed in the lateral direction of the third photoresist pattern 164. Accordingly, a portion of the fourth insulating layer 126 under the fourth side electrode 127 is exposed, a portion of the third insulating layer 124 under the third side electrode 125 is exposed, and the second side electrode 123 is exposed. A portion of the lower second insulating film 122 is exposed.

계속해서 제3 포토레지스트 패턴(164)의 측면 방향으로 노출된 제4 절연막(126), 제3 절연막(124) 및 제2 절연막(122)에 대한 식각 공정이 수행된다. 3개의 절연막(122, 124, 126)의 동시 식각에 의해 제1 측면 전극(121), 제2 측면 전극(123) 및 제3 측면 전극(125)의 일부는 노출된다.Subsequently, an etching process is performed on the fourth insulating layer 126, the third insulating layer 124, and the second insulating layer 122 exposed in the lateral direction of the third photoresist pattern 164. A portion of the first side electrode 121, the second side electrode 123, and the third side electrode 125 are exposed by simultaneous etching of the three insulating layers 122, 124, and 126.

상술한 도 13의 제3 식각 공정에서 제2 절연막(122) 및 제2 측면 전극(123)은 상기 제1 포토레지스트 패턴(160)과 동일한 프로파일을 가지며, 제3 절연막(124) 및 제3 측면 전극(125)은 상기 제2 포토레지스트 패턴(162)과 동일한 프로파일을 가지고, 제4 절연막(126), 제5 절연막(128) 및 제4 측면 전극(127)은 제3 포토레지스트 패턴(164)과 동일한 프로파일을 가진다.In the above-described third etching process of FIG. 13, the second insulating layer 122 and the second side electrode 123 have the same profile as the first photoresist pattern 160, and the third insulating layer 124 and the third side surface. The electrode 125 has the same profile as the second photoresist pattern 162, and the fourth insulating layer 126, the fifth insulating layer 128, and the fourth side electrode 127 have a third photoresist pattern 164. Have the same profile as

도 13의 제2 식각 공정에 따른 결과물은 도 14에 도시된다.The result of the second etching process of FIG. 13 is shown in FIG. 14.

도 15를 참조하면, 기 형성된 제3 포토레지스트 패턴(164)에 대한 축소 공정이 수행된다. Referring to FIG. 15, a reduction process of the previously formed third photoresist pattern 164 is performed.

상기 축소 공정은 도 9에 설명된 바와 동일하게 진행한다. 따라서, 도 15에 개시된 축소 공정에 의해 상기 제3 포토레지스트 패턴(164)보다 작은 크기를 가지는 제4 포토레지스트 패턴(166)이 형성된다. 제4 포토레지스트 패턴(166)의 형성에 의해 제3 포토레지스트 패턴(164) 하부의 제5 절연막(128)의 일부는 노출된다.The reduction process proceeds as described in FIG. Accordingly, the fourth photoresist pattern 166 having a smaller size than the third photoresist pattern 164 is formed by the reduction process disclosed in FIG. 15. A portion of the fifth insulating layer 128 under the third photoresist pattern 164 is exposed by the formation of the fourth photoresist pattern 166.

도 16을 참조하면, 형성된 제4 포토레지스트 패턴(166)을 식각 마스크로 하여 노출된 제5 절연막(128)에 대한 식각 공정이 수행된다. 따라서, 제4 측면 전극(127)의 일부는 노출된다.Referring to FIG. 16, an etching process is performed on the exposed fifth insulating layer 128 using the formed fourth photoresist pattern 166 as an etching mask. Thus, part of the fourth side electrode 127 is exposed.

상술한 도 8 내지 도 16의 과정은 포토레지스트 패턴을 하부로부터 상부로 전사하기 위해 수행되는 것으로 절연막(120, 122, 124, 126, 128) 및 측면 전극(121, 123, 125, 127)이 프로파일 측면에서 쌍을 이루게 하고, 인접한 쌍들 사이에는 계단형의 단차를 이루기 위해 도입된 것이다.8 to 16 are performed to transfer the photoresist pattern from the bottom to the top. The insulating layers 120, 122, 124, 126, and 128 and the side electrodes 121, 123, 125, and 127 are profiled. They are paired on the side and introduced to form stepped steps between adjacent pairs.

도 17 내지 도 20은 본 실시예에 의해 상기 도 16까지 진행된 비휘발성 메모리의 소자간 격리를 설명하기 위한 평면도들이다. 17 to 20 are plan views illustrating inter-element isolation of the nonvolatile memory proceeding to FIG. 16 according to the present embodiment.

도 17을 참조하면, 상기 도 16에 의해 형성된 구조물에서 제4 포토레지스트 패턴을 제거하고, 분리용 포토레지스트 패턴(170)을 형성한다. 이어서, 분리용 포토레지스트 패턴(170)을 식각 마스크로 이용하여 식각을 수행한다. 식각을 통해 측면 전극(121, 123, 125, 127)과 절연막(120, 122, 124, 126, 128)은 제거되고, 버퍼층(110) 또는 기판(100)의 표면이 노출된다. 이는 도 18에 도시된다.Referring to FIG. 17, the fourth photoresist pattern is removed from the structure formed by FIG. 16, and a separation photoresist pattern 170 is formed. Subsequently, etching is performed using the separation photoresist pattern 170 as an etching mask. Through etching, the side electrodes 121, 123, 125, and 127 and the insulating layers 120, 122, 124, 126, and 128 are removed, and the surface of the buffer layer 110 or the substrate 100 is exposed. This is shown in FIG.

또는, 도 19 및 도 20에 개시된 바와 같이 상부 수직 전극(150) 및 저항 변화층(140)의 식각을 통해 소자 분리를 수행할 수 있다. Alternatively, device isolation may be performed by etching the upper vertical electrode 150 and the resistance change layer 140 as illustrated in FIGS. 19 and 20.

계속해서, 도 21을 참조하면, 소자의 보호를 위해 보호막(190)이 형성되고, 보호막(190)에 대한 평탄화 공정이 수행된다. 상기 평탄화 공정은 화학적 기계적 연마를 통해 달성함이 바람직하다. 상기 보호막(190)은 절연성 재질이라면 어느 것이나 가능할 것이나 실리콘 산화물(SiO2)이 이용됨이 바람직하다.21, the protection film 190 is formed to protect the device, and the planarization process for the protection film 190 is performed. The planarization process is preferably achieved through chemical mechanical polishing. The protective layer 190 may be any insulating material, but silicon oxide (SiO 2 ) is preferably used.

도 22를 참조하면, 상부 전극(200)과 하부 전극(300)이 형성되고, 상부 전극(200)은 상부 수직 전극(150)에 연결되며, 하부 전극(300)은 측면 전극(121, 123, 125, 127)에 연결된다. 상부 전극(200)과 상부 수직 전극(300) 사이의 전기적 연결은 상부 컨택 플러그(250)에 의해 달성되며, 하부 전극(300)과 측면 전극(121, 123, 125, 127) 사이의 전기적 연결은 하부 컨택 플러그들(350)에 의해 달성된다. 각각의 컨택 플러그들의 형성은 통상의 형성방법에 따른다. 즉, 다수의 비아홀을 형성하고, 홀을 도전성 금속으로 매립하여 컨택 플러그를 형성한다. 상기 상부 전극(200), 하부 전극(300) 및 컨택 플러그들(250, 350)의 재질은 반도체 소자 제조용으로 사용되는 금속이 사용됨이 바람직하다. 따라서, 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 금(Au) 등이 사용될 수 있다.Referring to FIG. 22, an upper electrode 200 and a lower electrode 300 are formed, the upper electrode 200 is connected to the upper vertical electrode 150, and the lower electrode 300 is formed of side electrodes 121, 123, 125, 127). Electrical connection between the upper electrode 200 and the upper vertical electrode 300 is achieved by the upper contact plug 250, the electrical connection between the lower electrode 300 and the side electrodes 121, 123, 125, 127 Achieved by the bottom contact plugs 350. The formation of the respective contact plugs is in accordance with conventional forming methods. That is, a plurality of via holes are formed, and the holes are filled with a conductive metal to form a contact plug. As the material of the upper electrode 200, the lower electrode 300, and the contact plugs 250 and 350, a metal used for manufacturing a semiconductor device is preferably used. Therefore, tungsten (W), aluminum (Al), copper (Cu), gold (Au), or the like may be used.

따라서, 기판(100) 또는 버퍼층(110) 상부에는 상호간에 단차를 가지는 절연막(120, 122, 124, 126, 128)과 측면 전극(121, 123, 125, 127) 쌍들이 형성되고, 절연막(120, 122, 124, 126, 128) 및 측면 전극(121, 123, 125, 127)의 중심을 관통하여 저항 변화층(140), n형 반도체층(142), p형 반도체층(144) 및 상부 수직 전극(150)이 형성된다. 특히 절연막(120, 122, 124, 126, 128)과 측면 전극들(121, 123, 125, 127)은 하부에 배치될수록 큰 면적을 가지고, 상부에 배치될수록 작은 면적을 가진다. 상부 수직 전극(150)과 측면 전극(121, 123, 125, 127) 사이에는 다이오드 및 저항 변화층(140)이 구비된다. 또한, 전면을 통해 보호막(190)이 형성되며, 보호막(190)에 접하는 측면 전극들(121, 123, 125, 127)은 하부 컨택 플러그들(350)을 통해 하부 전극(300)과 전기적으로 연결된다. 또한, 상부 전극(200)은 상부 컨택 플러그(250)를 통해 상부 수직 전극(250)에 전기적으로 연결된다.Thus, pairs of insulating layers 120, 122, 124, 126, and 128 and side electrodes 121, 123, 125, and 127 having a step are formed on the substrate 100 or the buffer layer 110, and the insulating layer 120 is formed. , 122, 124, 126, and 128 and through the center of the side electrodes 121, 123, 125, and 127, the resistance change layer 140, the n-type semiconductor layer 142, the p-type semiconductor layer 144, and the upper portion thereof. The vertical electrode 150 is formed. In particular, the insulating layers 120, 122, 124, 126, and 128 and the side electrodes 121, 123, 125, and 127 have a larger area as disposed below and a smaller area as disposed above. A diode and a resistance change layer 140 are provided between the upper vertical electrode 150 and the side electrodes 121, 123, 125, and 127. In addition, the passivation layer 190 is formed through the front surface, and the side electrodes 121, 123, 125, and 127 contacting the passivation layer 190 are electrically connected to the lower electrode 300 through the lower contact plugs 350. do. In addition, the upper electrode 200 is electrically connected to the upper vertical electrode 250 through the upper contact plug 250.

특히, 저항 변화층(140)의 측벽의 전체에 걸쳐 형성된 다이오드를 통해 역바 이어스에 의한 메모리 소자의 오동작은 방지된다.In particular, malfunction of the memory device due to the reverse bias is prevented through the diode formed over the sidewall of the resistance change layer 140.

제2 2nd 실시예Example

도 23 내지 도 25는 본 발명의 제2 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도들이다.23 to 25 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory in accordance with a second embodiment of the present invention.

먼저, 제1 실시예에 개시된 도 1 내지 도 4의 제조방법은 본 실시예에서도 동일하게 적용된다. 따라서, 하드 마스크를 이용한 식각 과정에 관한 설명은 생략토록 한다.First, the manufacturing method of FIGS. 1 to 4 disclosed in the first embodiment is equally applied to this embodiment. Therefore, the description of the etching process using the hard mask will be omitted.

도 23을 참조하면, 식각된 내부 영역에 노출된 측면 전극들(421, 423, 425, 427)의 측면에 대한 산화공정이 수행된다. 산화를 통해 금속성의 측면 전극들(421, 423, 425, 427)은 저항 변화층(440)으로 개질된다. 따라서, 상기 측면 전극들(421, 423, 425, 427)은 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 백금(Pt) 또는 이들의 합금으로 형성될 수도 있다. 다만, 산화의 효율성 제고를 위해 측면 전극의 재질은 산화가 용이한 금속-예컨대, Ti-이 사용됨이 바람직하다.Referring to FIG. 23, an oxidation process is performed on side surfaces of the side electrodes 421, 423, 425, and 427 exposed to the etched inner region. Through oxidation, the metallic side electrodes 421, 423, 425, and 427 are modified into the resistance change layer 440. Accordingly, the side electrodes 421, 423, 425, and 427 may be formed of titanium (Ti), tungsten (W), aluminum (Al), copper (Cu), gold (Au), platinum (Pt), or an alloy thereof. It may be formed. However, in order to improve the efficiency of oxidation, it is preferable that a material of the side electrode is easily oxidized, such as Ti.

도 24를 참조하면, 측면 전극들(421, 423, 425, 427)의 측벽 및 절연막(420, 422, 424, 426, 428)의 측벽에는 n형 반도체층(442) 및 p형 반도체층(444)의 순차적으로 적층된다. 또한, n형 반도체층(442) 및 p형 반도체층(444)에 의해 형성된 다이오드의 측벽에는 상부 수직 전극(450)이 전면에 형성된다. 상부 수직 전극(450)의 재질은 제1 실시예에 개시된 바와 동일하다. 또한, 형성된 다이오드의 극성은 인가되는 바이어스에 의해 변화될 수 있음은 상기 제1 실시예에서 설명된 바와 동일하다.Referring to FIG. 24, an n-type semiconductor layer 442 and a p-type semiconductor layer 444 may be formed on sidewalls of the side electrodes 421, 423, 425, and 427 and sidewalls of the insulating layers 420, 422, 424, 426, and 428. ) Are sequentially stacked. In addition, an upper vertical electrode 450 is formed on the entire surface of the sidewall of the diode formed by the n-type semiconductor layer 442 and the p-type semiconductor layer 444. The material of the upper vertical electrode 450 is the same as that disclosed in the first embodiment. In addition, the polarity of the formed diode can be changed by the bias applied is the same as described in the first embodiment.

상부 수직 전극(450)의 형성 이후에 본 실시예에 따른 비휘발성 메모리의 제조방법은 제1 실시예에 개시된 도 6 내지 도 22의 제조방법과 동일하다. 따라서, 다수의 포토레지스트 패턴을 이용한 패턴의 전사와 이를 통해 상호간에 단차를 가지는 절연막(420, 422, 424, 426, 428)과 측면 전극(421, 423, 425, 427) 쌍의 형성은 상기 제1 실시예에 개시된 바와 동일하다.After the formation of the upper vertical electrode 450, the manufacturing method of the nonvolatile memory according to the present embodiment is the same as the manufacturing method of FIGS. 6 to 22 disclosed in the first embodiment. Therefore, the transfer of the pattern using a plurality of photoresist patterns and the formation of a pair of insulating layers 420, 422, 424, 426, 428 and side electrodes 421, 423, 425, and 427 having a step therebetween are described above. Same as disclosed in the first embodiment.

도 25를 참조하면, 기판(400) 또는 버퍼층(410) 상부에는 상호간에 단차를 가지는 절연막(420, 422, 424, 426, 428)과 측면 전극(421, 423, 425, 427) 쌍들이 형성되고, 절연막(420, 422, 424, 426, 428) 및 측면 전극(421, 423, 425, 427)의 중심을 관통하여 상부 수직 전극(450)이 형성된다. 상부 수직 전극(450)과 측면 전극(421, 423, 425, 427) 사이에는 개질된 저항 변화층(440) 및 n형 반도체층(442)과 p형 반도체층(444)에 의해 형성되는 다이오드가 구비된다. 또한, 전면을 통해 보호막(455)이 형성되며, 보호막(455)에 접하는 측면 전극들(421, 423, 425, 427)은 하부 컨택 플러그들(490)을 통해 하부 전극(480)과 전기적으로 연결된다. 또한, 상부 전극(460)은 상부 컨택 플러그(470)를 통해 상부 수직 전극(450)에 전기적으로 연결된다.Referring to FIG. 25, pairs of insulating layers 420, 422, 424, 426, and 428 and side electrodes 421, 423, 425, and 427 are formed on the substrate 400 or the buffer layer 410. The upper vertical electrode 450 is formed through the centers of the insulating layers 420, 422, 424, 426, and 428 and the side electrodes 421, 423, 425, and 427. Between the upper vertical electrode 450 and the side electrodes 421, 423, 425, and 427, a diode formed by the modified resistance change layer 440 and the n-type semiconductor layer 442 and the p-type semiconductor layer 444 is formed. It is provided. In addition, the passivation layer 455 is formed through the front surface, and the side electrodes 421, 423, 425, and 427 contacting the passivation layer 455 are electrically connected to the lower electrode 480 through the lower contact plugs 490. do. In addition, the upper electrode 460 is electrically connected to the upper vertical electrode 450 through the upper contact plug 470.

제2 실시예에 개시된 비휘발성 메모리는 측면에 별도의 저항 변화층을 증착 등을 통해 생성하는 프로세스가 생략되고, 산화 공정을 통해 금속성의 측면 전극을 저항 변화층으로 개질시키는 기술적 특징을 가진다. 또한, 저항 변화층들(440) 전체의 측벽에 다이오드를 일체로 배치시켜서 메모리의 오동작을 방지한다.The nonvolatile memory disclosed in the second embodiment omits the process of generating a separate resistance change layer on the side by vapor deposition, etc., and has a technical feature of modifying the metallic side electrode to the resistance change layer through an oxidation process. In addition, a diode is integrally disposed on the sidewalls of the entire resistance change layers 440 to prevent malfunction of the memory.

제3 The third 실시예Example

본 실시예는 비휘발성 메모리를 PRAM에 적용한 것이다. 따라서, 상기 제2 실시예에 개시된 저항 변화층은 히터층으로 대체된다. 또한, 본 실시예에 의한 비휘발성 메모리의 제조방법은 상기 제1 실시예에 개시된 도 1 내지 도 4의 과정과 동일하다. 따라서, 이에 해당하는 기술적 설명은 생략키로 한다.This embodiment applies a nonvolatile memory to a PRAM. Thus, the resistance change layer disclosed in the second embodiment is replaced with a heater layer. In addition, the manufacturing method of the nonvolatile memory according to the present embodiment is the same as the process of FIGS. 1 to 4 disclosed in the first embodiment. Therefore, the corresponding technical description will be omitted.

도 26 내지 도 28은 본 발명의 제3 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도들이다.26 to 28 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory in accordance with a third embodiment of the present invention.

도 26을 참조하면, 제1 실시예에 의해 개시된 도 1 내지 도 4의 공정에 의해 형성된 구조물에 대해 질화공정이 실시된다. 질화공정에 의해 노출된 측면 전극(521, 523, 525, 527)은 히터층(540)으로 개질된다. 질화 공정에서의 질화의 정도는 상기 개질된 히터층(540)의 저항을 높이기 위함으로 완전 질화는 회피함이 바람직하다. 히터층(540)은 이후에 형성되는 상 변화층에 열 에너지를 공급하기 위한 것으로, 공급되는 열 에너지에 의해 상 변화층을 구성하는 물질의 상은 변화된다. 히터층(540)의 용이한 형성을 위해 측면 전극(521, 523, 525, 527)은 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 니켈(Ni) 또는 구리(Cu) 등이 사용될 수 있다.Referring to FIG. 26, a nitriding process is performed on a structure formed by the process of FIGS. 1 to 4 disclosed by the first embodiment. The side electrodes 521, 523, 525, and 527 exposed by the nitriding process are modified by the heater layer 540. Since the degree of nitriding in the nitriding process is to increase the resistance of the modified heater layer 540, it is preferable to avoid complete nitriding. The heater layer 540 is for supplying thermal energy to a phase change layer formed later, the phase of the material constituting the phase change layer is changed by the supplied thermal energy. For easy formation of the heater layer 540, the side electrodes 521, 523, 525, and 527 may be made of titanium (Ti), tungsten (W), aluminum (Al), nickel (Ni), or copper (Cu). Can be.

도 27을 참조하면, 상기 도 26에 개시된 구조물에 대해 상 변화층(550), n형 반도체층(552), p형 반도체층(554) 및 상부 수직 전극(560)을 순차적으로 형성한다.Referring to FIG. 27, the phase change layer 550, the n-type semiconductor layer 552, the p-type semiconductor layer 554, and the upper vertical electrode 560 are sequentially formed on the structure of FIG. 26.

상 변화층(550)은 상변화 물질(Phase-change Material : PCM)로 구성되며, 상 변화층(550)과 상부 수직 전극(560)은 스퍼터링법이나 화학 기상 증착법 등을 사용하여 형성한다. 또한, 상기 상 변화층(550)은 칼코지나이드(Chalcogenide) 화합물을 사용하는 것이 바람직하다. 이외에도 갈륨(Ga) 또는 란탄족 원소(La, Ce, Pr, Nd 등)의 화합물을 사용할 수도 있다.The phase change layer 550 is composed of a phase-change material (PCM), and the phase change layer 550 and the upper vertical electrode 560 are formed using a sputtering method or a chemical vapor deposition method. In addition, the phase change layer 550 is preferably a chalcogenide (Chalcogenide) compound. In addition, compounds of gallium (Ga) or lanthanide elements (La, Ce, Pr, Nd, etc.) may be used.

또한, 상기 상부 수직 전극(560)은 도전성 물질이라면 어느 것이나 가능할 것이나. 상기 측면 전극(521, 523, 525, 527)에서 제시한 물질들이 사용되거나 금속 합금이 사용될 수도 있다.In addition, the upper vertical electrode 560 may be any conductive material. The materials presented by the side electrodes 521, 523, 525, and 527 may be used or a metal alloy may be used.

또한, 상변화층(550)과 상부 수직 전극(560) 사이에 배치되는 n형 반도체층(552)과 p형 반도체층(554)은 바이어스의 인가방향에 따라 그 배치가 상호간에 결정된다. 즉, 상변화를 유도하기 위해 인가되거나, 읽기 동작시 인가되는 전압이 상부 수직 전극(560)으로부터 인가되는 경우, n형 반도체층(552)은 상 변화층(550)의 측벽에 형성되고, p형 반도체층(554)은 n형 반도체층(552)의 측벽에 형성된다. 물론, 인가 전압이 측면 전극들(521, 523, 525, 527)로부터 인가되는 경우, n형 반도체와 p형 반도체는 그 배치순서가 바뀌게 된다.In addition, the n-type semiconductor layer 552 and the p-type semiconductor layer 554 disposed between the phase change layer 550 and the upper vertical electrode 560 are determined mutually depending on the direction in which bias is applied. That is, when a voltage applied to induce a phase change or a voltage applied in a read operation is applied from the upper vertical electrode 560, the n-type semiconductor layer 552 is formed on the sidewall of the phase change layer 550, and p The type semiconductor layer 554 is formed on the sidewall of the n type semiconductor layer 552. Of course, when the applied voltage is applied from the side electrodes 521, 523, 525, and 527, the arrangement order of the n-type semiconductor and the p-type semiconductor is changed.

이후의 제조공정은 제1 실시예에서의 도 6 내지 도 22에서 설명된 바와 동일하다.Subsequent manufacturing processes are the same as those described in Figs. 6 to 22 in the first embodiment.

따라서, 도 28을 참조하면, 기판(500) 또는 버퍼층(510) 상부에는 상호간에 단차를 가지는 절연막(520, 522, 524, 526, 528)과 측면 전극(521, 523, 525, 527) 쌍들이 형성되고, 절연막(520, 522, 524, 526, 528) 및 측면 전극(521, 523, 525, 527)의 중심을 관통하여 상 변화층(550), n형 반도체층(552), p형 반도체층(554) 및 상부 수직 전극(560)이 형성된다. 상 변화층(550)과 측면 전극(521, 523, 525, 527) 사이에는 개질된 히터층(540)이 구비된다. 또한, 전면을 통해 보호막(565)이 형성되며, 보호막(565)에 접하는 측면 전극들(521, 523, 525, 527)은 하부 컨택 플러그들(585)을 통해 하부 전극(580)과 전기적으로 연결된다. 또한, 상부 전극(570)은 상부 컨택 플러그(575)를 통해 상부 수직 전극(550)에 전기적으로 연결된다.Thus, referring to FIG. 28, pairs of insulating layers 520, 522, 524, 526, and 528 and side electrodes 521, 523, 525, and 527 are formed on the substrate 500 or the buffer layer 510. And a phase change layer 550, an n-type semiconductor layer 552, and a p-type semiconductor, formed through the centers of the insulating layers 520, 522, 524, 526, 528, and the side electrodes 521, 523, 525, and 527. Layer 554 and upper vertical electrode 560 are formed. The modified heater layer 540 is provided between the phase change layer 550 and the side electrodes 521, 523, 525, and 527. In addition, the passivation layer 565 is formed through the front surface, and the side electrodes 521, 523, 525, and 527 contacting the passivation layer 565 are electrically connected to the lower electrode 580 through the lower contact plugs 585. do. In addition, the upper electrode 570 is electrically connected to the upper vertical electrode 550 through the upper contact plug 575.

제4 Fourth 실시예Example

본 실시예에 개시되는 사항은 본 발명의 기술적 사상을 PoRAM에 적용한 것이다. 이를 위해서 제1 내지 제3 실시예에서 개시된 저항 변화층 및 상 변화층은 유기 소재막으로 대체된다. 다만, 본 실시예에서 사용되는 유기 소재막은 단분자, 저분자 및 고분자 소재 뿐 아니라, 메모리로 사용가능한 유기 소재를 의미한다.The matters disclosed in this embodiment apply the technical idea of the present invention to a PoRAM. To this end, the resistance change layer and the phase change layer disclosed in the first to third embodiments are replaced with an organic material film. However, the organic material film used in the present embodiment refers to an organic material that can be used as a memory as well as a single molecule, a low molecule and a polymer material.

또한, 본 실시예에 의한 비휘발성 메모리의 제조방법은 상기 제1 실시예에 개시된 도 1 내지 도 4의 과정과 동일하다. 따라서, 이에 해당하는 기술적 설명은 생략키로 한다.In addition, the manufacturing method of the nonvolatile memory according to the present embodiment is the same as the process of FIGS. 1 to 4 disclosed in the first embodiment. Therefore, the corresponding technical description will be omitted.

도 29 내지 도 31은 본 발명의 제4 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도들이다.29 to 31 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory in accordance with a fourth embodiment of the present invention.

도 29를 참조하면, 제1 실시예에 의해 개시된 도 1 내지 도 4의 공정에 의해 형성된 구조물에 대해 유기 소재막(640), n형 반도체층(642), p형 반도체층(644) 과 상부 수직 전극(650)을 순차적으로 형성한다. Referring to FIG. 29, the organic material film 640, the n-type semiconductor layer 642, the p-type semiconductor layer 644, and the upper portion of the structure formed by the process of FIGS. 1 to 4 disclosed by the first embodiment are described. Vertical electrodes 650 are sequentially formed.

상기 유기 소재막(640)으로는 단분자(THP-CN2-O-DNB), 저분자(AIDCN, Alq3, ZnPc 등) 또는 고분자(PVK, polystyrene, PS:TCNQ, PILC 등)가 사용될 수 있다. As the organic material layer 640, a single molecule (THP-CN 2 -O-DNB), a low molecule (AIDCN, Alq 3, ZnPc, etc.) or a polymer (PVK, polystyrene, PS: TCNQ, PILC, etc.) may be used.

상기 상부 수직 전극(650)은 스퍼터링법, 화학 기상 증착법 또는 열 기상 증착법 등을 사용하여 형성한다. 또한, 도 30에 도시된 바와 같이, 도 4의 식각에 의해 형성된 구조물에 대해 제1 유기 소재막(645)/ 중간 금속층(646)/ 제2 유기 소재막(647)/ n형 반도체층(648)/ p형 반도체층(649)/ 상부 수직 전극(650)의 다층 구조로 형성할 수 있다.The upper vertical electrode 650 is formed using a sputtering method, a chemical vapor deposition method or a thermal vapor deposition method. In addition, as shown in FIG. 30, the first organic material film 645 / the intermediate metal layer 646 / the second organic material film 647 / the n-type semiconductor layer 648 for the structure formed by the etching of FIG. 4. ) / p-type semiconductor layer 649 / upper vertical electrode 650 may be formed in a multi-layer structure.

이후의 제조공정은 제1 실시예에서의 도 6 내지 도 22에서 설명된 바와 동일하다.Subsequent manufacturing processes are the same as those described in Figs. 6 to 22 in the first embodiment.

따라서, 도 31을 참조하면, 기판(600) 또는 버퍼층(610) 상부에는 상호간에 단차를 가지는 절연막(620, 622, 624, 626, 628)과 측면 전극(621, 623, 625, 627) 쌍들이 형성되고, 절연막(620, 622, 624, 626, 628) 및 측면 전극(621, 623, 625, 627)의 중심을 관통하여 유기 소재막(640), n형 반도체층(642), p형 반도체층(644) 및 상부 수직 전극(650)이 형성된다. 따라서, 상부 수직 전극(650)과 측면 전극(621, 623, 625, 627) 사이에는 유기 소재막(640) 및 2개의 반도체층(642, 644)으로 구성된 다이오드가 배치되는 구조가 이루어진다. 특히, 다이오드의 배치를 통하여 읽기 동작 등의 인가전압에 대해 역전류를 방지한다. 이를 위해 다이오드의 배치는 정상동작 시에 정방향으로 배치되도록 함이 바람직하다.Thus, referring to FIG. 31, pairs of insulating layers 620, 622, 624, 626, and 628 and side electrodes 621, 623, 625, and 627 are formed on the substrate 600 or the buffer layer 610. The organic material film 640, the n-type semiconductor layer 642, and the p-type semiconductor are formed through the centers of the insulating films 620, 622, 624, 626, and 628 and the side electrodes 621, 623, 625, and 627. Layer 644 and top vertical electrode 650 are formed. Accordingly, a structure in which a diode composed of an organic material layer 640 and two semiconductor layers 642 and 644 are disposed between the upper vertical electrode 650 and the side electrodes 621, 623, 625, and 627. In particular, the arrangement of diodes prevents reverse current from applied voltages such as read operations. To this end, it is preferable that the arrangement of the diodes be arranged in the forward direction during normal operation.

또한, 전면을 통해 보호막(655)이 형성되며, 보호막(655)에 접하는 측면 전 극들(621, 623, 625, 627)은 하부 컨택 플러그들(675)을 통해 하부 전극(670)과 전기적으로 연결된다. 또한, 상부 전극(660)은 상부 컨택 플러그(665)를 통해 상부 수직 전극(650)에 전기적으로 연결된다.In addition, a passivation layer 655 is formed through the front surface, and side electrodes 621, 623, 625, and 627 contacting the passivation layer 655 are electrically connected to the lower electrode 670 through the lower contact plugs 675. do. In addition, the upper electrode 660 is electrically connected to the upper vertical electrode 650 through the upper contact plug 665.

상술한 바와 같이 본 발명에 따르면, 다층의 측면 전극들을 형성하여, 비휘발성 메모리 소자를 제조할 수 있다. 본 발명에 의해 제조되는 비휘발성 메모리 소자는 다층 구조로서 3차원 구조를 가진다. 이를 통해 높은 집적도와 고성능의 비휘발성 메모리 소자가 구현된다.As described above, according to the present invention, a plurality of side electrodes may be formed to manufacture a nonvolatile memory device. The nonvolatile memory device manufactured by the present invention has a three-dimensional structure as a multilayer structure. This results in a high density and high performance nonvolatile memory device.

도 1 내지 도 22는 본 발명의 제1 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도 및 평면도들이다.1 to 22 are cross-sectional views and plan views illustrating a method of manufacturing a nonvolatile memory according to the first embodiment of the present invention.

도 23 내지 도 25는 본 발명의 제2 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도들이다.23 to 25 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory in accordance with a second embodiment of the present invention.

도 26 내지 도 28은 본 발명의 제3 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도들이다.26 to 28 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory in accordance with a third embodiment of the present invention.

도 29 내지 도 31은 본 발명의 제4 실시예에 따른 비휘발성 메모리의 제조방법을 설명하기 위한 단면도들이다.29 to 31 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory in accordance with a fourth embodiment of the present invention.

Claims (14)

기판 상에 형성되고, 측면 방향으로 신장되어 단차를 가지는 측면 전극들;Side electrodes formed on the substrate and extending in the lateral direction and having a step; 상기 측면 전극을 관통하여 오픈된 영역에 형성되고, 상기 측면 전극의 측면에 형성되는 저항 변화층;A resistance change layer formed in an open area passing through the side electrode and formed on a side surface of the side electrode; 상기 저항 변화층의 측면에 형성되고, 상기 저항 변화층의 전체에 대해 일체로 형성되는 다이오드; 및A diode formed on a side of the resistance change layer and integrally formed with respect to the entirety of the resistance change layer; And 상기 측면 전극들을 관통하여 형성되고, 상기 다이오드의 형성에 의해 개방된 공간을 매립하는 상부 수직 전극을 포함하는 비휘발성 메모리.And an upper vertical electrode formed through the side electrodes and filling a space opened by the formation of the diode. 제1항에 있어서, 상기 측면 전극들은, 개재되는 절연막들에 의해 상호간에 분리되고, 하부에 배치되는 측면 전극이 상부에 배치되는 측면 전극에 비해 넓은 면적을 가지는 것을 특징으로 하는 비휘발성 메모리.The nonvolatile memory as claimed in claim 1, wherein the side electrodes are separated from each other by intervening insulating layers, and the side electrodes disposed on the lower side have a larger area than the side electrodes disposed on the upper side. 제1항에 있어서, 상기 다이오드는, The method of claim 1, wherein the diode, 상기 저항 변화층의 전체에 대해 일체로 형성된 n형 반도체층; 및An n-type semiconductor layer formed integrally with the entirety of the resistance change layer; And 상기 n형 반도체층의 측벽에 형성되는 p형 반도체층을 포함하는 것을 특징으로 하는 비휘발성 메모리.And a p-type semiconductor layer formed on sidewalls of the n-type semiconductor layer. 제1항에 있어서, 상기 저항 변화층은, 실리콘 산화막(SiO2), 금속 산화막(TiO2, Al2O3, NiO, HfO2, Fe2O3 등), 란탄족 산화막(LaO, CeO2, Pr2O3 등) 또는 다금속 산화물(PCMO : Pr1-xCaxMnO3, LCMO : La-Ca-Mn-O)을 포함하는 것을 특징으로 하는 비휘발성 메모리.The method of claim 1, wherein the resistance change layer includes a silicon oxide film (SiO 2 ), a metal oxide film (TiO 2 , Al 2 O 3 , NiO, HfO 2 , Fe 2 O 3, etc.), a lanthanide oxide film (LaO, CeO 2 , or the like). , Pr 2 O 3, etc.) or a polymetal oxide (PCMO: Pr 1-x Ca x MnO 3 , LCMO: La-Ca-Mn-O). 제1항에 있어서, 상기 저항 변화층은 상기 측면 전극과 동일한 층에 형성되고, 상기 측면 전극의 산화에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리.The nonvolatile memory according to claim 1, wherein the resistance change layer is formed on the same layer as the side electrode and is formed by oxidation of the side electrode. 제5항에 있어서, 상기 측면 전극은 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 백금(Pt) 또는 이들의 합금인 것을 특징으로 하는 비휘발성 메모리.6. The non-volatile electrode according to claim 5, wherein the side electrode is titanium (Ti), tungsten (W), aluminum (Al), copper (Cu), gold (Au), platinum (Pt), or an alloy thereof. Memory. 기판 상에 형성되고, 측면 방향으로 신장되고, 단차를 가지는 측면 전극들;Side electrodes formed on the substrate, extending laterally and having a step; 상기 측면 전극들을 관통하여 형성되는 상부 수직 전극;An upper vertical electrode formed through the side electrodes; 상기 측면 전극과 동일층 상에 형성되고, 상기 측면 전극의 질화에 의해 형성되는 히터층;A heater layer formed on the same layer as the side electrode and formed by nitriding the side electrode; 상기 히터층의 측면 전면에 일체로 형성되는 상 변화층; 및A phase change layer integrally formed on a side surface of the heater layer; And 상기 상 변화층의 측면의 전면에 일체로 형성되는 다이오드를 포함하는 비휘발성 메모리.And a diode integrally formed on a front surface of a side of the phase change layer. 제7항에 있어서, 상기 측면 전극들은, 개재되는 절연막들에 의해 상호간에 분리되고, 하부에 배치되는 측면 전극이 상부에 배치되는 측면 전극에 비해 넓은 면적을 가지는 것을 특징으로 하는 비휘발성 메모리.The nonvolatile memory of claim 7, wherein the side electrodes are separated from each other by intervening insulating layers, and the side electrodes disposed on the lower side have a larger area than the side electrodes disposed on the upper side. 제7항에 있어서, 상기 상 변화층은, 상기 측면 전극들을 관통하여 형성되는 것을 특징으로 하는 비휘발성 메모리.The nonvolatile memory of claim 7, wherein the phase change layer is formed through the side electrodes. 제9항에 있어서, 상기 상 변화층은, 칼코지나이드(Chalcogenide) 화합물, 갈륨(Ga) 또는 란탄족 원소(La, Ce, Pr, Nd 등)의 화합물을 포함하는 것을 특징으로 하는 비휘발성 메모리.The nonvolatile memory of claim 9, wherein the phase change layer comprises a chalcogenide compound, a gallium (Ga) compound, or a lanthanide element (La, Ce, Pr, Nd, etc.). . 기판 상에 형성되고, 측면 방향으로 신장되고, 단차를 가지는 측면 전극들;Side electrodes formed on the substrate, extending laterally and having a step; 상기 측면 전극들을 관통하여 형성되는 상부 수직 전극;An upper vertical electrode formed through the side electrodes; 상기 관통된 측면 전극들의 측면 전체에 일체로 형성되는 유기 소재막; 및An organic material film integrally formed on the entire side surfaces of the penetrating side electrodes; And 상기 유기 소재막의 측면 전체에 형성되고, 상기 상부 수직 전극에 전기적으로 연결되는 다이오드를 포함하는 비휘발성 메모리.And a diode formed on the entire side surface of the organic material film and electrically connected to the upper vertical electrode. 제11항에 있어서, 상기 측면 전극들은, 개재되는 절연막들에 의해 상호간에 분리되고, 하부에 배치되는 측면 전극이 상부에 배치되는 측면 전극에 비해 넓은 면적을 가지는 것을 특징으로 하는 비휘발성 메모리.The nonvolatile memory as claimed in claim 11, wherein the side electrodes are separated from each other by intervening insulating layers, and the side electrodes disposed on the lower side have a larger area than the side electrodes disposed on the upper side. 제11항에 있어서, 상기 유기 소재막은, 상기 측면 전극들을 관통하여 형성되는 것을 특징으로 하는 비휘발성 메모리.12. The nonvolatile memory according to claim 11, wherein the organic material film is formed through the side electrodes. 제11항에 있어서, 상기 다이오드는,The method of claim 11, wherein the diode, 정상동작시에 정방향의 배치를 가지고, 다결정 실리콘으로 구성되는 것을 특징으로 하는 비휘발성 메모리.A nonvolatile memory, characterized in that it is made of polycrystalline silicon with a forward arrangement in normal operation.
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