KR20110060681A

KR20110060681A - 평면 홀 저항 센서 및 이를 이용한 다축 센서

Info

Publication number: KR20110060681A
Application number: KR1020090117341A
Authority: KR
Inventors: 강대희; 장길재; 이동훈
Original assignee: 주식회사 아모센스
Priority date: 2009-11-30
Filing date: 2009-11-30
Publication date: 2011-06-08

Abstract

기존 평면 홀 저항 센서 대비 사이즈를 획기적으로 줄이고 구동전류를 작게 하여 센서의 소비전략을 줄이고 출력특성을 향상시킨 평면 홀 저항 센서 및 이를 이용한 다축 센서를 제시한다. 제시된 평면 홀 저항 센서는 이층(Bi-layer)형 구조의 센서 박막의 고정층 내부에 비자성층이 적층된다. 이층(Bi-layer)형 구조에서 고정층 사이에 비자성체층을 적층시킴으로써 반강자성체층과 강자성체층의 결합력을 줄여주어 센서의 출력특성을 향상시키게 된다. 어레이 타입의 평면 홀 저항 센서의 구현이 용이하므로 어레이 타입의 평면 홀 저항 센서를 구현하게 되면 센서의 출력 특성을 더욱 향상시키게 된다. 이층(Bi-layer)형 구조에서 고정층 사이에 비자성체층을 적층시킨 센서 박막을 가진 X,Y 2축용 평면 홀 저항 센서 및 Z축용 홀 센서가 결합된 3축 센서로의 응용이 가능하다.

Description

평면 홀 저항 센서 및 이를 이용한 다축 센서{Planar hall resistance sensor and multi axis sensor using a planar hall resistance sensor}

본 발명은 평면 홀 저항 센서 및 이를 이용한 다축 센서에 관한 것으로, 보다 상세하게는 미세자계 감지가 가능한 평면 홀 저항 센서 및 이를 이용하여 2축 또는 3축 등의 자기센서(또는 지자기센서)로 응용된 다축 센서에 관한 것이다.

일반적인 평면 홀 저항 센서는 전압 측정 방향과 흐르는 전류의 방향이 서로 수직이다. 종래의 평면 홀 저항 센서는 흐르는 계측용 전류가 외부 자기장에 의해 영향받은 홀 효과에 의해 발생한 전압을 이용하여 자기 저항을 측정한다.

종래 평면 홀 저항 센서는 도 1과 같은 성막 패턴을 가지고, 도 2와 같은 십자 형상으로 구성된다. 참조부호 1은 전류방향 패턴을 의미하고, 참조부호 2,3은 전압측정용 패턴을 의미한다.

이와 같이 구성된 도 1의 종래의 평면 홀 저항 센서는 강자성체인 NiFe, CoFe 등의 단일 박막 또는 이층 박막 구조로 제조된다. 도 1의 종래의 평면 홀 저항 센서는 인가 전류방향에 대해 90도 틀어진 수직 방향으로 출력 전압을 측정하였을 때 0자계를 기점으로 선형적인 출력 특성을 나타낸다.

도 1 및 도 2의 종래의 십자형 평면 홀 저항 센서는 센서의 사이즈가 비교적 크며, 구동 전류도 대략 5㎃정도로 커서 소비전력면에서도 단점을 취하고 있다. 그리고, 최소값 및 최대값의 출력특성의 경우 대략 ±150 ~ ±200㎶ 정도의 낮은 출력특성을 보여준다. 또한, 0자계를 기점으로 선형구간 영역 또한 수 가우스(gauss)이내로 국부적으로 아주 좁은 특성을 가진다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 기존 평면 홀 저항 센서 대비 사이즈를 획기적으로 줄이고 구동전류를 작게 하여 센서의 소비전략을 줄이고 출력특성을 향상시킨 평면 홀 저항 센서 및 이를 이용한 다축 센서를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시양태에 따른 평면 홀 저항 센서는, 이층(Bi-layer)형 구조의 센서 박막의 고정층 내부에 비자성층이 적층된다.

비자성층은 고정층 내부의 반강자성층 및 강자성층 사이에 적층된다.

비자성층은 Cu, Ta, Ru, Pd 중의 어느 한 비자성물질로 구성된다.

비자성층은 0.1 ~ 0.8㎚의 두께를 갖는다.

본 발명의 다른 실시양태에 따른 평면 홀 저항 센서는, 이층(Bi-layer)형 구 조의 센서 박막의 고정층 내부에 비자성층이 적층된 복수의 평면 홀 저항 센서가 어레이된다다.

여기서, 비자성층은 고정층 내부의 반강자성층 및 강자성층 사이에 적층된다. 비자성층은 Cu, Ta, Ru, Pd 중의 어느 한 비자성물질로 구성된다. 비자성층은 0.1 ~ 0.8㎚의 두께를 갖는다.

한편, 본 발명의 바람직한 실시양태에 따른 다축 센서는, 이층(Bi-layer)형 구조의 센서 박막의 고정층 내부에 비자성층이 적층되고 X,Y축중의 어느 한 축 방향에서의 지자기 감지를 행하는 제 1 평면 홀 저항 센서; 및 제 1 평면 홀 저항 센서에 수직한 방향으로 형성되되, 이층(Bi-layer)형 구조의 센서 박막의 고정층 내부에 비자성층이 적층되고 X,Y축중 남은 한 축 방향에서의 지자기 감지를 행하는 제 2 평면 홀 저항 센서를 포함한다.

비자성층은 0.1 ~ 0.8㎚의 두께를 갖는다.

바람직하게, 홀 센서가 Z축 방향의 지자기 감지를 위해 추가로 설치되어도 된다.

이러한 구성의 본 발명에 따르면, 이층(Bi-layer)형 구조에서 고정층 사이에 비자성체층을 적층시킴으로써 반강자성체층과 강자성체층의 결합력을 줄여주어 센 서의 출력특성을 향상시키게 된다.

어레이 타입의 평면 홀 저항 센서의 구현이 용이하므로 어레이 타입의 평면 홀 저항 센서를 구현하게 되면 센서의 출력 특성을 더욱 향상시키게 된다.

이층(Bi-layer)형 구조에서 고정층 사이에 비자성체층을 적층시킨 센서 박막을 가진 X,Y 2축용 평면 홀 저항 센서 및 Z축용 홀 센서가 결합된 3축 센서로의 응용이 가능하다.

본 발명에 의하면, 대략 250㎛ 정도의 길이(length)와 대략 50㎛ 정도의 폭을 갖는 사이즈의 센서를 만들 수 있어서 기존 평면 홀 저항 센서 대비 사이즈를 획기적으로 줄이게 된다.

또한, 구동전류를 대략 1㎃ 정도로 작게 하여도 충분히 동작가능하므로 센서의 소비전력을 줄이게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 평면 홀 저항 센서 및 이를 이용한 다축 센서에 대하여 설명하면 다음과 같다. 본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니된다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 3은 본 발명의 실시예에 따른 평면 홀 저항 센서의 센서 박막 구조를 나타낸 도면이다.

본 발명의 실시예에 따른 평면 홀 저항 센서의 센서 박막(30)은 이층(Bi-layer)형 구조를 갖는다. 센서 박막(30)은 기판(10)상에 적층된 시드(seed)층(11), 시드층(11)상에 적층된 고정층(12, 13, 14, 15), 및 고정층(12, 13, 14, 15)상에 적층된 캡(cap)층(16)을 포함한다.

시드층(11)은 예를 들어 Ta 또는 Ti로 구성되고, 대략 3 ~ 10㎚ 정도의 두께로 형성된다. 시드층(11)은 강자성체의 자기 배열을 유도하고 재료의 산화를 방지하며 기판과 자성 박막의 접착력을 향상시키는 등의 역할을 한다.

고정층(12, 13, 14, 15)은 강자성층(12, 13), 비자성층(14), 및 반강자성층(15)을 포함한다. 강자성층(12)은 시드층(11)상에 적층되고 예를 들어 NiFe로 구성되며 대략 3 ~ 50㎚ 정도의 두께로 형성된다. 강자성층(13)은 강자성층(12)상에 적층되고 예를 들어 CoFe로 구성되며 대략 3 ~ 50㎚ 정도의 두께로 형성된다. 이층(Bi-layer)형 구조에서는 각각의 강자성층(12)(13)은 두께가 50㎚를 초과하게 되면 PHR특성이 현저하게 떨어진다. 비자성층(14)은 강자성층(13)상에 적층되고 예를 들어 Cu, Ta, Ru, Pd 중의 어느 한 비자성물질로 구성되며 대략 0.1 ~ 0.8㎚ 정도의 두께로 형성된다. 실험결과 비자성층(14)의 두께가 0.12㎚일 때 가장 좋은 출력특성을 나타냄을 알 수 있었다. 비자성층(14)의 두께가 0.8㎚를 초과하게 되면 반강자성층(15)과의 교환-결합 이방성이 없어지게 된다. 비자성층(14)을 스페이 서(spacer)층이라고 칭하여도 된다. 반강자성층(15)은 비자성층(14)상에 적층되고 예를 들어 IrMn, NiO, FeMn, PtMn중의 어느 하나로 구성되며 대략 10 ~ 30㎚ 정도의 두께로 형성된다. 반강자성층(15)은 스퍼터링을 통한 박막 증착시 외부 자기장을 가해 주거나 자계중 어닐링 장치를 통하여 제작된 센서를 어닐링할 경우 강자성층(13)과의 교환결합력에 의해 외부 자기장의 방향에 대해 강자성층(13)의 자기 도메인을 하나의 방향으로 고정시켜 역할을 한다.

캡층(16)은 시드층(11)과 마찬가지로 Ta 또는 Ti 등으로 구성되고, 대략 3 ~ 10㎚ 정도의 두께로 형성된다. 캡층(16)은 시드층(11)과 마찬가지로 강자성체의 자기 배열을 유도하고 재료의 산화를 방지하며 자성 박막의 접착력을 향상시키는 등의 역할을 한다.

이와 같은 센서 박막(30)은 고정층의 강자성층과 반강자성층 사이에 아주 얇은 비자성물질을 삽입함으로써 고정층의 교환결합 이방성 세기를 비자성층(15)의 두께에 따라 조절해 줄 수 있다. 이에 의해 외부 자계에 대한 센서의 출력특성이 향상된다. 다시 말해서, 강자성층(12, 13)과 반강자성층(15) 사이에 비자성층(14)이 삽입됨으로써 고정층의 교환결합 이방성 세기가 작아져서 외부 자계에 더욱 민감하게 센서가 반응한다.

도 4a 내지 도 4c는 종래 이층(Bi-layer)형 평면 홀 저항 센서와 본 발명의 실시예에 따른 평면 홀 저항 센서의 출력특성을 나타낸 그래프이다. 도 4a는 비자 성층(14)이 없는 통상의 이층(Bi-layer)형 평면 홀 저항 센서의 출력특성을 보여준다. 도 4b는 비자성층(14)의 두께를 0.1㎚로 하여 제작한 본 발명의 실시예의 평면 홀 저항 센서의 출력특성을 보여준다. 도 4c는 비자성층(14)의 두께를 0.2㎚로 하여 제작한 본 발명의 실시예의 평면 홀 저항 센서의 출력특성을 보여준다.

비자성층(14)이 없는 경우에는 도 4a에서와 같이 ±50 가우스(gauss) 정도로 선형 영역이 커져 있는데, 비자성층(14)이 있는 도 4b 및 도 4c의 경우 선형 영역 구간이 ±50 가우스(gauss) 이내로 줄어 들게 된다. 센서의 최대 및 최소 출력특성은 다소 차이가 나지만, 선형 영역 구간이 좁아지게 되므로 가우스당 출력특성은 비자성층(14)이 없는 센서에 비해 더욱 더 커지게 된다. 본 발명의 실시예의 이층(Bi-layer)형 평면 홀 저항 센서의 선형 영역은 센서의 재료 및 구조에 따라 ±수백 가우스에서부터 ±수 가우스까지 조절이 가능하다.

다시 말해서, 고정층내의 반강자성층 및 강자성층의 두께와 물질에 따라 출력특성이 다소 차이가 나지만, 비자성층(14)의 두께가 증가할수록 0자계를 기점으로 선형 영역 구간은 좁아지는 대신에 센서의 1가우스당 출력특성은 커지게 된다.

이와 같이 비자성층(14)의 두께를 조절하게 되면 원하는 자기장 영역 및 출력특성을 가지는 센서를 쉽게 제작할 수 있게 된다.

도 5는 종래 이층(Bi-layer)형 평면 홀 저항 센서와 본 발명의 실시예에 따른 평면 홀 저항 센서의 출력특성을 함께 나타낸 그래프이다. 도 5에서, 곡선 p1은 본 발명의 실시예에 따른 평면 홀 저항 센서의 출력특성(PHE 전압 프로파일)을 나 타내고, 곡선 p2는 종래 이층(Bi-layer)형 평면 홀 저항 센서의 출력특성(PHE 전압 프로파일)을 나타낸다.

비자성층(14)을 제외하고는 동일한 센서 박막 구조를 갖는 종래 이층(Bi-layer)형 평면 홀 저항 센서와 본 발명의 실시예에 따른 평면 홀 저항 센서의 출력특성을 비교하여 보면, 종래 이층(Bi-layer)형 평면 홀 저항 센서의 출력특성은 대략 1.6㎶/Oe이고, 본 발명의 실시예에 따른 평면 홀 저항 센서의 출력특성은 대략 12㎶/Oe이다. 이에 의해, 본 발명의 실시예에 따른 평면 홀 저항 센서의 외부 자기장에 대한 센서 감도가 종래의 이층(Bi-layer)형 평면 홀 저항 센서에 비해 우수함을 알 수 있다.

도 6은 본 발명의 실시예에 따른 평면 홀 저항 센서의 비자성층의 두께를 조절하여 실험해 본 결과를 나타낸 그래프이다. 도 6은 센서 박막의 각 층의 두께를 Ta(3)/NiFe(10)/Cu(x)/IrMn(10)/Ta(3)로 하되, Cu의 두께를 0.12, 0.18, 0.30, 0.54로 가변시켜 실험하여 보았다. 여기서, ()안의 숫자는 두께를 의미하고 단위는 ㎚이다.

실험 결과, 비자성층의 두께 즉, Cu의 두께를 0.12㎚로 하였을 때가 가장 좋은 특성을 보였다. 도 6에서, 곡선 g1은 Cu의 두께를 0.12㎚로 하였을 경우의 출력특성(PHE 전압 프로파일)을 나타내고, 곡선 g2는 Cu의 두께를 0.18㎚로 하였을 경우의 출력특성(PHE 전압 프로파일)을 나타내고, 곡선 g3은 Cu의 두께를 0.30㎚로 하였을 경우의 출력특성(PHE 전압 프로파일)을 나타내고, 곡선 g4는 Cu의 두께를 0.54㎚로 하였을 경우의 출력특성(PHE 전압 프로파일)을 나타낸다.

도 7은 본 발명의 실시예에 따른 평면 홀 저항 센서를 어레이 타입으로 구성시킨 구조도이고, 도 8은 도 7의 어레이 타입의 평면 홀 저항 센서의 출력특성을 설명하기 위한 그래프이다.

복수의 평면 홀 저항 센서(100, 110, 120)가 직렬로 어레이된다. 각각의 평면 홀 저항 센서(100, 110, 120)는 상술한 도 3 및 도 4에서 설명한 센서 박막(30) 구조를 가진다.

이와 같이 어레이 타입의 평면 홀 저항 센서를 취하게 되면 각각의 센서의 특성을 합산하게 되어 최종적인 센서의 출력 특성을 향상시키게 된다. 이는 도 8의 그래프상의 곡선을 보면 쉽게 알 수 있다. 도 8에서 곡선(L1)은 1개의 평면 홀 저항 센서의 출력 특성을 나타낸 것이고, 곡선(L2)은 도 7에서와 같이 3개의 평면 홀 저항 센서(100, 110, 120)를 어레이한 구조의 출력 특성을 나타낸 것이다. 도 7에서와 같이 복수의 평면 홀 저항 센서(100, 110, 120)가 어레이된 구조를 모듈화된 하나의 평면 홀 저항 센서라고 할 수 있다.

도 9는 본 발명의 실시예에 따른 평면 홀 저항 센서가 적용된 2축 센서의 구조도이다. 도 9에서는 X,Y 2축의 지자기를 센싱할 수 있는 2축 센서(평면 홀 저항 센서)를 보여준다. 홀 센서는 X축 및 Y축 방향의 지자기를 감지하게 위해 수직 방향으로 세워져야 되지만, 평면 홀 저항 센서는 센서면에 평행한 방향의 자기장을 감지하므로 수직방향으로 세울 필요가 없다. 그에 따라, 도 9에서와 같이 X축과 Y축 방향의 지자기를 감지하기 위해 평면 홀 저항 센서(200, 210)가 홀 센서를 대신하여 설치된다.

도 9와 같은 구조를 제조하기 위해서는, 어느 한 센서(예컨대, 200)의 자성 박막 형성시 Si-웨이퍼 기판 아래에 영구자석을 형성시켜 스퍼터링시 자성 박막이 영구자석의 자계에 의해 정렬되도록 하여 센서(200)를 제작한다. 이후, 다른 센서(210)의 제작시 Si-웨이퍼를 90도로 회전시켜 영구자석의 자계가 90도로 변경되어 자계가 형성되게 하여 자성 박막을 증착하여 센서(210)를 제작한다.

다르게는, 어느 한 센서(예컨대, 200)의 자성 박막 형성후에 자계중에서 어닐링을 통하여 센서(200)의 자성 박막을 정렬시킨다. 그 후, 다른 센서(210)의 제작시 영구자석을 통해 센서(200)와는 90도 반대 방향으로 자계가 형성되게 하여 자성 박막을 형성한다.

이와 같이 X, Y축 센서를 반도체 제조공정을 통해 동일 기판상에 정확하게 수직 배열함으로써 외부 자기장에 대한 정확한 감지 및 사이즈 축소에 기여하게 된다.

도 10은 본 발명의 실시예에 따른 평면 홀 저항 센서가 적용된 3축 센서의 구조도이다. 도 10은 X,Y축 평면 홀 저항 센서 및 Z축 홀 센서를 이용한 3축 지자기센서를 구현한 것이다. 도 10에서는 기존의 InSb 타입의 홀 센서(220)를 2축 평 면 홀 저항 센서(200, 210)와 결합시켰다.

3축 지자기 센서 통합형으로 Si-웨이퍼 기판을 이용한 홀 센서의 경우, X,Y 2축 평면 홀 저항 센서가 형성되고 남는 공간을 통해 InSb박막을 이용한 홀 센서의 제작이 용이하게 된다.

도 11는 본 발명의 실시예에 따른 평면 홀 저항 센서를 제조하는 방법을 예시한 도면으로서, 1축의 평면 홀 저항 센서를 제조하는 방법을 예시하였다.

먼저, 기판(20; Si-웨이퍼)을 준비하고(도 11의 (a) 참조), 기판(20)의 상면에 포토 레지스트(PR)(21)를 도포한다(도 11의 (b) 참조). 이어, 식각에 의해 센서 패터닝을 수행한다(도 11의 (c) 참조). 그 후, 자계중에서 자성 박막(22)을 증착(도 11의 (d) 참조)하고 나서 기판(20)상의 포토 레지스트(21)를 제거하면 기판(20)상에 센서 엘리먼트(30; 센서 박막)가 형성된다(도 11의 (e) 참조). 여기서, 자계중에서 자성 박막(22)을 증착(도 11의 (d) 참조)시키는 공정은 스퍼터링시 기판 홀더 밑면에 영구자석을 이용하여 자기장을 인가한다. 만약, 자계중에서 자성 박막(22)을 증착시키는 공정을 사용하지 않는 경우에는 자성박막 증착 및 포토 레지스트 제거후 자장 어닐링 장치를 통하여 제작된 자성박막의 자계중에서의 어닐링 공정을 행한다. 기판(20)상의 포토 레지스트(21)를 제거하는 공정에서는 리프트 오프(lift off)방식을 사용한다. 종래의 에칭 방법의 경우 다층 박막 에칭을 위한 박막 에칭 기기를 찾는 것이 쉽지 않고, 박막 에칭 기기의 농도, 반응시간 등에 의한 오버 에칭 등으로 센서의 동일성에 위해를 가하게 된다. 또한 박막 에칭 공정에서 의 시간도 길어지고 박막 에칭 기기의 장비 운용에서도 센서 단가의 증가 요인이 된다. 종래의 이온 밀링(ion milling)(진공장비)방법의 경우에는 아주 균일한 패터닝 형성은 가능하지만 해당 공정에서의 소요 시간이 길어질 뿐만 아니라 고가의 장비 및 장비 운용으로 센서 단가를 상승시키게 된다.

도 11의 (e)에서와 같이 기판(20)상에 센서 엘리먼트(30)가 형성된 이후에는 재차 포토 레지스트(31)를 그 위에 도포(도 11의 (f) 참조)하고 나서 전극 패터닝을 실시한다(도 11의 (g) 참조). 이어, 그 위에 전극 박막(32)을 증착(도 11의 (h) 참조)한 후에 리프트 오프 방식에 의해 포토 레지스트(31)를 제거하여 전극 패턴을 형성하게 된다(도 11의 (i) 참조).

그리고 나서, 그 위에 포토 레지스트(33)를 재차 도포(도 11의 (j) 참조)하고 나서 절연체 패터닝을 실시한다(도 11의 (k) 참조). 이어, 그 위에 절연 박막(34)을 증착(도 11의 (l) 참조)한 후에 리프트 오프 방식에 의해 포토 레지스트(33)를 제거하여 절연막 패턴을 형성하게 된다(도 11의 (m) 참조).

이와 같이 하게 되면, 본 발명의 실시예의 센서 박막(30)을 가진 1축의 평면 홀 저항 센서에 대한 제조를 완성하게 된다.

도 12는 도 9의 2축 센서를 제조하는 방법을 예시한 도면으로서, X,Y 2축의 평면 홀 저항 센서를 제조하는 방법을 예시하였다.

먼저, 기판(40; Si-웨이퍼)을 준비하고(도 12의 (a) 참조), 기판(40)의 상면 에 포토 레지스트(PR)(41)를 도포한다(도 12의 (b) 참조). 이어, 식각에 의해 어느 한 센서(X,Y축중 어느 한 축의 센서)를 위한 센서 패터닝을 수행한다(도 12의 (c) 참조). 그 후, 자성 박막(42)을 증착(도 12의 (d) 참조)하고 나서 리프트 오프 방식으로 기판(40)상의 포토 레지스트(41)를 제거하면 기판(40)상에 어느 한 센서의 센서 엘리먼트(30; 센서 박막)가 형성된다(도 12의 (e) 참조). 한편, 도 12의 (d)의 공정이 자장 인가를 통한 자성 박막 증착이 아닐 경우(즉, 자장 인가없이 자성 박막 증착을 한 경우)에는 도 12의 (e)의 공정을 거친 후에 자계중에서의 어닐링 공정(도 12의 (f) 참조)을 실시한다. 그 후, 그 위에 포토 레지스트(43)를 도포(도 12의 (g) 참조)하고 나서 다른 한 센서를 위한 센서 패터닝을 수행한다(도 12의 (h) 참조).

이어, 자계중에서의 자성 박막(44)을 증착(도 12의 (i) 참조)하고 나서 리프트 오프 방식에 의해 기판(40)상의 포토 레지스트(43)를 제거하면 기판(40)상에 다른 한 센서의 센서 엘리먼트(30; 센서 박막)가 형성된다(도 12의 (j) 참조).

도 12의 (j)에서와 같이 기판(40)상에 X,Y축 센서용 센서 엘리먼트(30)가 서로 이격되게 형성시킨 이후에는 재차 포토 레지스트(45)를 그 위에 도포(도 12의 (k) 참조)하고 나서 전극 패터닝을 실시한다(도 12의 (l) 참조). 이어, 그 위에 전극 박막(46)을 증착(도 12의 (m) 참조)한 후에 리프트 오프 방식에 의해 포토 레지스트(45)를 제거하여 전극 패턴을 형성하게 된다(도 12의 (n) 참조).

그리고 나서, 그 위에 포토 레지스트(47)를 재차 도포(도 12의 (o) 참조)하고 나서 절연체 패터닝을 실시한다(도 12의 (p) 참조). 이어, 그 위에 절연 박 막(48)을 증착(도 12의 (q) 참조)한 후에 리프트 오프 방식에 의해 포토 레지스트(47)를 제거하여 절연막 패턴을 형성하게 된다(도 12의 (r) 참조).

이와 같이 하게 되면, 본 발명의 실시예의 센서 박막(30)을 가진 X,Y 2축용 평면 홀 저항 센서에 대한 제조를 완성하게 된다.

도 13은 도 10의 3축 센서를 제조하는 방법을 예시한 도면으로서, X,Y 2축의 평면 홀 저항 센서와 Z축의 홀 센서를 결합시킨 구조를 제조하는 방법을 예시하였다.

기판(60; Si-웨이퍼)을 준비하고(도 13의 (a) 참조), 기판(60)의 상면에 포토 레지스트(PR)(61)를 도포한다(도 13의 (b) 참조). 이어, 식각에 의해 X,Y축 센서중 어느 한 센서의 센서 패터닝을 수행한다(도 13의 (c) 참조). 도 13의 (c)에서의 참조부호 62는 패터닝된 형상을 의미한다. 그 후, 자성 박막 증착 및 리프트 오프 방식에 의한 포토 레지스트(61)의 제거를 행하면 도 13의 (d)에서와 같이 어느 한 센서(200)의 센서 엘리먼트가 형성된다.

그 후, 기판(60)의 상면에 포토 레지스트(PR)(63)를 재차 도포하고, 식각에 의해 X,Y축 센서중 다른 한 센서의 센서 패터닝을 수행한다(도 13의 (e) 참조). 도 13의 (e)에서의 참조부호 64는 패터닝된 형상을 의미한다. 그 후, 자성 박막 증착 및 리프트 오프 방식에 의한 포토 레지스트(63)의 제거를 행하면 도 13의 (f)에서와 같이 다른 한 센서(210)의 센서 엘리먼트가 형성된다.

이어, 기판(60)의 상면에 포토 레지스트(PR)(65)를 재차 도포하고, 식각에 의해 홀 센서의 패터닝을 수행한다(도 13의 (g) 참조). 도 13의 (g)에서의 참조부호 66은 패터닝된 형상을 의미한다. 그 후, InSb 박막 증착 및 리프트 오프 방식에 의한 포토 레지스트(65)의 제거를 행하면 도 13의 (h)에서와 같이 홀 센서(220)의 센서 엘리먼트가 형성된다.

도 13의 (h)에서와 같이 기판(60)상에 X,Y,Z축의 센서 엘리먼트(200, 210, 220)가 형성된 이후에는 재차 포토 레지스트(68)를 그 위에 도포하고 나서 전극 패터닝을 실시한다(도 13의 (i) 참조). 도 13의 (i)에서의 참조부호 68은 패터닝된 형상을 의미한다. 이어, 그 위에 전극 박막(69)을 증착한 후에 리프트 오프 방식에 의해 포토 레지스트(68)를 제거하여 전극 패턴을 형성하게 된다(도 13의 (j) 참조).

그리고 나서, 그 위에 포토 레지스트(70)를 재차 도포하고 나서 절연체 패터닝을 실시한다(도 13의 (k) 참조). 이어, 그 위에 절연 박막을 증착한 후에 리프트 오프 방식에 의해 포토 레지스트(70)를 제거하여 절연막 패턴을 형성하게 된다(도 13의 (l) 참조).

이와 같이 하게 되면, 본 발명의 실시예의 센서 박막(30)을 가진 X,Y 2축용 평면 홀 저항 센서 및 Z축용 홀 센서가 결합된 구조에 대한 제조를 완성하게 된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

도 1은 종래 평면 홀 저항 센서의 성막 패턴을 예시한 도면이다.

도 2는 종래 평면 홀 저항 센서의 입출력 구조도이다.

도 4a 내지 도 4c는 종래 이층(Bi-layer)형 평면 홀 저항 센서와 본 발명의 실시예에 따른 평면 홀 저항 센서의 출력특성을 나타낸 그래프이다.

도 5는 종래 이층(Bi-layer)형 평면 홀 저항 센서와 본 발명의 실시예에 따른 평면 홀 저항 센서의 출력특성을 함께 나타낸 그래프이다.

도 6은 본 발명의 실시예에 따른 평면 홀 저항 센서의 비자성층의 두께를 조절하여 실험해 본 결과를 나타낸 그래프이다.

도 7은 본 발명의 실시예에 따른 평면 홀 저항 센서를 어레이 타입으로 구성시킨 구조도이다.

도 8은 도 7의 어레이 타입의 평면 홀 저항 센서의 출력특성을 설명하기 위한 그래프이다.

도 9는 본 발명의 실시예에 따른 평면 홀 저항 센서가 적용된 2축 센서의 구조도이다.

도 10은 본 발명의 실시예에 따른 평면 홀 저항 센서가 적용된 3축 센서의 구조도이다.

도 11은 본 발명의 실시예에 따른 평면 홀 저항 센서를 제조하는 방법을 예 시한 도면이다.

도 12는 도 9의 2축 센서를 제조하는 방법을 예시한 도면이다.

도 13은 도 10의 3축 센서를 제조하는 방법을 예시한 도면이다.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 기판 11 : 시드층

12 : 강자성층 13 : 강자성층

14 : 비자성층 15 : 반강자성층

16 : 캡층 30 : 센서 박막

Claims

이층(Bi-layer)형 구조의 센서 박막의 고정층 내부에 비자성층이 적층된 것을 특징으로 하는 평면 홀 저항 센서.
청구항 1에 있어서,

상기 비자성층은 상기 고정층 내부의 반강자성층 및 강자성층 사이에 적층된 것을 특징으로 하는 평면 홀 저항 센서.
청구항 1 또는 청구항 2에 있어서,

상기 비자성층은 Cu, Ta, Ru, Pd 중의 어느 한 비자성물질로 구성된 것을 특징으로 하는 평면 홀 저항 센서.
청구항 1 또는 청구항 2에 있어서,

상기 비자성층은 0.1 ~ 0.8㎚의 두께를 갖는 것을 특징으로 하는 평면 홀 저항 센서.
이층(Bi-layer)형 구조의 센서 박막의 고정층 내부에 비자성층이 적층된 복수의 평면 홀 저항 센서가 어레이된 것을 특징으로 하는 평면 홀 저항 센서.
청구항 5에 있어서,

상기 비자성층은 상기 고정층 내부의 반강자성층 및 강자성층 사이에 적층된 것을 특징으로 하는 평면 홀 저항 센서.
청구항 5 또는 청구항 6에 있어서,

상기 비자성층은 Cu, Ta, Ru, Pd 중의 어느 한 비자성물질로 구성된 것을 특징으로 하는 평면 홀 저항 센서.
청구항 5 또는 청구항 6에 있어서,

상기 비자성층은 0.1 ~ 0.8㎚의 두께를 갖는 것을 특징으로 하는 평면 홀 저항 센서.
이층(Bi-layer)형 구조의 센서 박막의 고정층 내부에 비자성층이 적층되고 X,Y축중의 어느 한 축 방향에서의 지자기 감지를 행하는 제 1 평면 홀 저항 센서; 및

상기 제 1 평면 홀 저항 센서에 수직한 방향으로 형성되되, 이층(Bi-layer)형 구조의 센서 박막의 고정층 내부에 비자성층이 적층되고 상기 X,Y축중 남은 한 축 방향에서의 지자기 감지를 행하는 제 2 평면 홀 저항 센서를 포함하는 것을 특징으로 하는 다축 센서.
청구항 9에 있어서,

상기 비자성층은 상기 고정층 내부의 반강자성층 및 강자성층 사이에 적층된 것을 특징으로 하는 평면 홀 저항 센서.
청구항 9 또는 청구항 10에 있어서,

상기 비자성층은 Cu, Ta, Ru, Pd 중의 어느 한 비자성물질로 구성된 것을 특징으로 하는 평면 홀 저항 센서.
청구항 9 또는 청구항 10에 있어서,

상기 비자성층은 0.1 ~ 0.8㎚의 두께를 갖는 것을 특징으로 하는 평면 홀 저항 센서.
청구항 9 또는 청구항 10에 있어서,

홀 센서가 Z축 방향의 지자기 감지를 위해 추가로 설치된 것을 특징으로 하는 다축 센서.