KR20110053192A - 타깃 재료의 포장 방법 및 타깃의 장착 방법 - Google Patents

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Abstract

본 발명은 수소 원자를 함유한 화합물 등 대기에 유래되는 불순물로 인한 오염이 적은 박막을 형성하는 타깃 재료의 포장 방법을 제공하는 것을 과제의 하나로 한다. 또한, 상기 불순물로 인한 오염이 적은 박막을 형성하는 타깃의 장착 방법을 제공하는 것을 과제의 하나로 한다.
상기 목적을 달성하기 위하여 타깃을 제작한 후부터 상기 타깃을 장착한 성막 장치를 배기할 때까지 상기 타깃 중의 타깃 재료를 대기에 노출하지 않고 밀폐 상태를 유지한다.

Description

타깃 재료의 포장 방법 및 타깃의 장착 방법{METHOD FOR PACKAGING TARGET MATERIAL AND METHOD FOR MOUNTING TARGET}
타깃 재료의 포장 방법 및 장치로의 타깃의 장착 방법에 관한 것이다. 구체적으로는, 성막 재료를 함유하는 스퍼터링용 타깃 재료의 포장 방법 및 성막 장치로의 타깃의 장착 방법에 관한 것이다.
타깃을 사용한 물리적 증착법은 폭넓은 재료의 박막을 형성할 수 있는 특징을 갖는다. 타깃을 사용한 물리적 증착법으로서는, 스퍼터링법이나 펄스 레이저 증착법을 들 수 있다. 특히, 스퍼터링법은 대면적 기판으로의 성막이 용이한 데다가, 예를 들어, 융점이 높고 증기압이 낮은 재료라도 성막이 가능하다는 이점을 갖는다. 또한, 반응성 가스를 성막실에 도입함으로써 금속 산화물이나 금속 질화물 등을 기판 위에 성막할 수 있다. 또한, 기판이 받는 대미지가 비교적 작은 특징 등이 있고, 박막 형성 기술에 있어서의 중요한 기술의 하나이다.
스퍼터링법은 타깃 재료(스퍼터링에 사용하는 재료)를 원재료로 하기 때문에 성막된 박막의 특성은 타깃 재료에 부착한 먼지나 불순물의 영향을 받는다. 따라서, 타깃 재료의 오염을 방지하기 위한 각종 기술이 개시되고, 예를 들어, 타깃 재료의 표면을 보호하는 포장 기술이 특허 문헌 1에 개시되어 있다.
또한, 유리 기판 등의 기판에 산화물 반도체막을 형성하고, 이것을 사용하여 제작한 트랜지스터를 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 반도체 재료로서 산화아연이나 In-Ga-Zn-O계 산화물 반도체를 사용하여 트랜지스터를 제작하고, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허 문헌 2 및 특허 문헌 3에 개시되어 있다.
산화물 반도체막은 스퍼터링법 등에 의하여 비교적 저온으로 막 형성이 가능하고, 박막 트랜지스터(TFT: Thin Film Transistor라고도 함)에 적합하다. 산화물 반도체막을 사용한 TFT는 다결정 실리콘막을 사용한 TFT보다 제작 공정이 간단하다. 또한, 산화물 반도체에 채널 형성 영역(채널 영역이라고도 함)을 형성한 TFT의 전계 효과 이동도는 비정질 실리콘을 사용한 TFT의 전계 효과 이동도보다 높다.
산화물 반도체를 사용한 트랜지스터는 유리 기판뿐만 아니라 플라스틱 기판 위에도 형성할 수 있기 때문에 액정 디스플레이, 일렉트로루미네선스 디스플레이(EL 디스플레이라고도 함), 또는 전자 페이퍼 등의 표시 장치로의 응용이 기대되고 있다.
특개평4-231461호 공보 특개2007-123861호 공보 특개2007-96055호 공보
그러나, 산화물 반도체막을 사용하여 제작한 반도체 소자의 특성은 아직 충분하다고 말할 수는 없다. 예를 들어, 산화물 반도체막을 사용한 트랜지스터에는 제어된 임계 값 전압, 빠른 동작 속도, 비교적 간단한 제작 공정, 및 충분한 신뢰성이 요구된다.
특히, 산화물 반도체막을 사용한 트랜지스터의 임계 값 전압은 산화물 반도체막에 함유되는 캐리어 농도에 영향을 받는다. 또한, 산화물 반도체막에 함유되는 캐리어는 산화물 반도체막에 함유되는 불순물에 의하여 발생한다. 예를 들어, 성막된 산화물 반도체막에 함유되는 H2O로 대표되는 수소 원자를 함유하는 화합물 또는 수소 원자 등의 불순물은 산화물 반도체막의 캐리어 농도를 높이는 효과를 갖는다.
따라서, 산화물 반도체막을 사용하여 임계 값 전압이 제어된 트랜지스터를 제공하기 위해서는 H2O로 대표되는 수소 원자를 함유하는 화합물 또는 수소 원자 등의 불순물을 가능한 한 줄일 필요가 있다.
그러나, 산화물 반도체막의 성막용 타깃 재료는 금속 산화물 등으로 대표되는 극성이 강한 물질을 함유하기 때문에, 대기 중의 불순물(예를 들어, 수분 등)을 흡착하거나 또는 흡수하기 쉽다. 그리고, 불순물을 흡착하거나 또는 흡수한 타깃 재료를 사용하여 성막한 산화물 반도체막은 불순물에 오염되어 버리는 문제가 생긴다.
또한, 금속막의 성막용에 금속을 함유하는 타깃 재료도 마찬가지고, 대기 중의 불순물(예를 들어, 수분 등)을 흡착하거나 또는 흡수하기 쉽다. 불순물을 흡착 또는 흡수한 금속을 함유하는 타깃 재료를 사용하여 성막한 금속막은 불순물에 오염되어 버린다.
또한, 대기 중의 불순물에 오염된 금속막이 산화물 반도체막과 접촉되어 형성되면, 수분 등의 수소 원자를 함유하는 불순물 등이 금속막으로부터 산화물 반도체막으로 확산되어 버리는 문제가 생긴다. 본 발명은 이러한 기술적 배경에 의거하여 발명된 것이다.
본 발명의 일 형태의 목적은 대기에 유래하는 불순물(예를 들어, 수소 원자를 함유하는 화합물 등)로 인한 오염이 적은 박막을 형성할 수 있는 타깃 재료의 포장 방법을 제공하는 것을 과제의 하나로 한다. 또한, 상기 불순물로 인한 오염이 적은 박막을 형성할 수 있는 타깃의 장착 방법을 제공하는 것을 과제의 하나로 한다.
상기 목적을 이루기 위하여 타깃 재료(예를 들어, 소결체)를 제작한 후 상기 타깃 재료를 장착한 성막 장치의 성막실을 배기할 때까지 타깃 재료를 대기에 노출하지 않고 밀폐 상태를 유지하면 좋다.
즉, 본 발명의 일 형태는 피장착부로의 장착부를 갖는 백킹 플레이트와, 백킹 플레이트에 고정된 소결체와, 장착부를 덮지 않고 소결체를 내포하도록 백킹 플레이트에 장착되는 포장체를 갖는다. 또한, 포장체의 내측이 건조 기체로 충전되는 것을 특징으로 하는 포장된 스퍼터링용 타깃이다.
또한, 본 발명의 일 형태는 포장체의 내측이 노점 -40℃ 이하의 기체로 충전된 상기 포장된 스퍼터링용 타깃이다.
또한, 본 발명의 일 형태는 소결체가 금속 산화물을 함유하는 상기 포장된 스퍼터링용 타깃이다.
또한, 본 발명의 일 형태는 금속 산화물이 인듐, 갈륨, 및 아연을 함유하는 상기 포장된 스퍼터링용 타깃이다.
또한, 본 발명의 일 형태는 소결체가 금속을 함유하는 상기 포장된 스퍼터링용 타깃이다.
또한, 본 발명의 일 형태는 금속이 Al, Cu, Cr, Ta, Ti, Mo, 또는 W 중의 적어도 하나를 함유하는 상기 포장된 스퍼터링용 타깃이다.
또한, 본 발명의 일 형태는 노점 -40℃ 이하의 건조된 분위기하에서 피장착부로의 장착부를 갖는 백킹 플레이트에 소결체를 고정하고, 장착부를 덮지 않고 소결체를 내포하도록 상기 백킹 플레이트에 포장체를 장착하는 것을 특징으로 하는 스퍼터링용 타깃의 포장 방법이다.
또한, 본 발명의 일 형태는 노점 -40℃ 이하의 건조된 분위기하에서 피장착부로의 장착부를 덮지 않고, 타깃 재료를 포장체에 수납하고, 포장체에 수납된 타깃 재료를 백킹 플레이트를 개재하여 성막 장치의 성막실의 피장착부에 장착하고, 성막실을 배기하고, 배기된 성막실 내에서 포장체를 개봉하는 포장된 스퍼터링용 타깃의 장착 방법이다.
또한, 본 명세서에 있어서, 제 1, 제 2 등의 서수사는 편의상 사용되는 것이고, 공정 순서나 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서의 고유의 명칭을 나타내는 것은 아니다.
또한, 본 명세서에 있어서, 산화질화물이란 그 조성으로서 질소 원자수보다 산소 원자수가 많은 물질을 가리키고, 질화산화물이란 그 조성으로서 산소 원자수보다 질소 원자수가 많은 물질을 가리킨다. 예를 들어, 산화질화실리콘막이란 그 조성으로서 질소 원자수보다 산소 원자수가 많고, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위로 함유된 것을 가리킨다. 또한, 질화산화실리콘막이란 그 조성으로서 산소 원자수보다 질소 원자수가 많고, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 30at.% 이하의 범위로 함유된 것을 가리킨다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 했을 때, 질소, 산소, 실리콘, 및 수소의 함유 비율이 상기 범위 내에 함유되는 것으로 한다.
또한, 본 명세서에 있어서, EL층이란 발광 소자의 한 쌍의 전극 사이에 형성된 층을 나타내는 것으로 한다. 따라서, 전극 사이에 끼워진 발광 물질인 유기 화합물을 함유하는 발광층은 EL층의 일 형태이다.
또한, 본 명세서 중에 있어서, 발광 장치란 화상 표시 디바이스, 발광 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 발광 장치에 커넥터, 예를 들어, FPC(Flexible Printed Circuit), 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 형성된 모듈, 또는 발광 소자가 형성된 기판에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 발광 장치에 포함하는 것으로 한다.
본 발명에 따르면, 예를 들어, 수소 원자를 함유한 화합물 등 대기에 함유되는 불순물로 인한 오염이 적은 박막을 형성하는 타깃 재료의 포장 방법을 제공할 수 있다. 또한, 상기 불순물로 인한 오염이 적은 박막을 형성하는 타깃의 장착 방법을 제공할 수 있다.
도 1은 실시형태에 따른 타깃의 제작에서 개봉까지의 공정을 설명하는 도면.
도 2a 및 도 2b는 실시형태에 따른 타깃의 장착 공정을 설명하는 도면.
도 3a, 도 3b-1, 도 3b-2, 도 3c-1, 도 3c-2, 도 3d-1, 및 도 3d-2는 실시형태에 따른 타깃 재료의 밀폐 방법을 설명하는 도면.
도 4는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 5a 내지 도 5d는 실시형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 6a 및 도 6b는 실시형태에 따른 표시 장치의 블록도.
도 7a 및 도 7b는 실시형태에 따른 신호선 구동 회로의 구성을 설명하는 도면.
도 8a 내지 도 8c는 시프트 레지스터의 구성을 도시하는 회로도.
도 9a 및 도 9b는 시프트 레지스터의 동작을 설명하는 회로도 및 타이밍 차트.
도 10a1, 도 10a2, 및 도 10b는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 11은 실시형태에 따른 반도체 장치를 설명하는 도면.
도 12는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 13은 실시형태에 따른 반도체 장치를 설명하는 도면.
도 14a 내지 도 14c는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 15a 및 도 15b는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 16a 및 도 16b는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 17은 전자 서적의 일례를 도시하는 외관도.
도 18a 및 도 18b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 19a 및 도 19b는 게임기의 예를 도시하는 외관도.
도 20a 및 도 20b는 휴대 전화기의 일례를 도시하는 외관도.
도 21은 산화물 반도체를 사용한 역 스태거형 트랜지스터의 종단면도.
도 22a 및 도 22b는 도 21에 도시한 A-A’선을 따라 절단한 단면에서의 에너지 밴드도(모식도).
도 23은 도 21에 도시한 B-B’사이에서의 에너지 밴드도.
도 24a는 도 21에 도시한 B-B’사이에서의 게이트(GE1)에 양의 전위(VG>0)가 인가된 상태를 도시하고, 도 24b는 도 21에 도시한 B-B’사이에서의 게이트(GE1)에 음의 전위(VG<0)가 인가된 상태를 도시하는 도면.
도 25는 도 21에 도시한 B-B’사이에서의 진공 준위와 금속의 일 함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 도시하는 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재한 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는 피장착부로의 장착부를 갖는 백킹 플레이트와, 백킹 플레이트에 고정된 타깃 재료와, 장착부를 덮지 않고 타깃 재료를 내포하도록 백킹 플레이트에 장착된 포장체를 갖고, 건조 기체가 포장체의 내측에 충전되는 스퍼터링용 타깃의 제작에서 상기 타깃을 개봉할 때까지의 공정에 대하여 도 1을 사용하여 설명한다. 또한, 상기 공정은 “(A)가공, (B)열 처리, (C)접합, (D)밀폐, (E)배송, (F)장착, (G)배기, (H)개봉”의 8개의 공정으로 이루어진다. 또한, 소결체는 타깃 재료의 일 형태이다.
우선, 소성하여 제작한 원재료를 소결체(300)의 형상으로 가공한다. 사용하는 성막 장치에 맞추어 타깃의 원재료의 외형 크기나 표면의 요철을 기계 가공에 의하여 조정한다. 또한, 이 공정은 도 1에 도시한 “(A)가공”에 상당한다. 또한, 단조(鍛造) 등에 의하여 원재료를 원하는 형상으로 가공하여도 좋다.
산화물 반도체막을 형성하는 타깃 재료의 일례는 원재료로서 산화마그네슘(MgO), 산화아연(ZnO), 알루미나(Al2O3), 산화갈륨(Ga2O3), 산화인듐(In2O3), 또는 산화주석(SnO2) 등을 적절히 혼합하고 소성함으로써 소결체로 가공하면 좋다.
또한, 원재료는 SiO2를 2wt% 이상 10wt% 이하 첨가하고, SiOx(X>0)를 상기 소결체에 함유시킨 것이라도 좋다. 소결체에 SiOx(X>0)를 함유시킴으로써 산화물 반도체막의 결정화를 저해할 수 있다. 특히, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 경우에는, 과도한 결정화를 억제할 수 있기 때문에 바람직하다.
이러한 조성을 갖는 타깃 재료를 스퍼터링함으로써 4원계 금속 산화물인 In-Sn-Ga-Zn-O막이나, 3원계 금속 산화물인 In-Ga-Zn-O막, In-Sn-Zn-O막, In-Al-Zn-O막, Sn-Ga-Zn-O막, Al-Ga-Zn-O막, Sn-Al-Zn-O막이나, 2원계 금속 산화물인 In-Zn-O막, Sn-Zn-O막, Al-Zn-O막, Zn-Mg-O막, Sn-Mg-O막, In-Mg-O막, In-Ga-O막이나, In-O막, Sn-O막, Zn-O막 등의 산화물 반도체막을 형성할 수 있다. 또한, 상기 산화물 반도체막은 산화실리콘을 함유시켜도 좋다. 산화물 반도체막에 결정화를 저해하는 산화실리콘(SiOx(X>0))을 함유시킴으로써 결정화되어 버리는 것을 억제할 수 있다.
또한, InMO3(ZnO)m(m>0)로 표기되는 박막을 형성할 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다. InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체막 중 M으로서 Ga를 함유한 구조의 산화물 반도체를 상기한 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O막이라고 부르기로 한다.
또한, 산화물 반도체막을 형성하는 타깃 재료로서 사용하는 소결체는 충전율이 90% 이상 100% 이하, 바람직하게는, 95% 이상 99.9% 이하의 타깃을 사용한다. 충전율이 높은 산화물 반도체 타깃의 소결체를 사용함으로써 수분 등의 불순물이 흡착하는 공극을 제거할 수 있을 뿐만 아니라 노듈(nodule)의 발생을 방지하고, 방전을 균일하게 할 수 있고, 파티클의 발생을 억제할 수 있다. 또한, 형성한 산화물 반도체막은 치밀한 막이 된다. 결과적으로, 불순물 농도가 억제되고, 품질이 균질한 산화물 반도체막을 얻을 수 있다.
본 실시형태에서는 In-Ga-Zn-O계 막을 형성하는 타깃 재료로서 In, Ga, 및 Zn을 함유한 산화물 반도체의 소결체(구체적인 조성비로서, In2O3: Ga2O3: ZnO=1:1:1[mol%], In: Ga: Zn=1:1:0.5[at.%]를 예시한다.
또한, 타깃 재료의 일례로서, 예를 들어, 도전성 금속 산화물막을 형성하는 타깃의 경우에는, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐-산화주석 합금(In2O3-SnO2, ITO라고 약기함), 산화인듐산화아연 합금(In2O3-ZnO), 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
또한, 타깃 재료의 일례로서, 예를 들어, 금속막을 형성하는 타깃의 경우에는, Al, Cu, Cr, Ta, Ti, Mo, W 등의 금속 재료, 또는 상기 금속 재료를 주성분으로 하는 합금 재료를 그 예로 들 수 있다. 또한, Al에 Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y 등 Al막에 생기는 힐록이나 위스커의 발생을 방지하는 원소를 첨가하여 사용하면, 금속막의 내열성을 향상시킬 수 있다.
또한, 산화물 반도체막과 접촉되어 트랜지스터의 소스 전극층 및 드레인 전극층이 되는 도전막을 형성하는 경우에는, 수소 원자 등의 불순물이 산화물 반도체층으로 확산되지 않도록 불순물의 함유량을 극력 줄인 금속을 원재료에 사용한다. 또한, 산소 친화성이 높은 금속을 함유한 재료, 예를 들어, 티타늄(Ti), 망간(Mn), 마그네슘(Mg), 지르코늄, 베릴륨, 토륨 중의 어느 하나 또는 복수 중에서 선택된 재료가 바람직하다.
원재료를 소결체(300)의 형상으로 가공한 후, 필요에 따라 파티클의 발생원이 되지 않도록 클린룸 내에서 세정한다.
다음에, 성막 장치에 적합하도록 가공한 소결체(300)를 고순도의 불활성 가스 중에서 가열 처리하여 불순물을 제거한다. 가열 처리의 온도는 소결체(300)의 변성이나 변형이 일어나지 않은 범위라면 좋다. 또한, 이 공정은 도 1에 도시한 “(B)가열 처리”에 상당한다.
또한, 대기 중의 불순물이 소결체(300)에 흡착하지 않도록 “(B)가열 처리”공정에서 “(D)밀폐”공정까지는 건조실 등의 청정화된 분위기하에서 소결체(300)를 취급한다. 구체적으로는, 글로브 박스, 드라이룸 등을 사용하여 불순물을 함유하지 않은 분위기하(예를 들어, 수분에 대해서는 노점 -40℃ 이하, 바람직하게는 노점 -50℃ 이하)에서 취급한다.
노점의 측정 방법으로서는, 다공질의 절연체 부분에 물 분자가 흡착함으로써 일어나는 정전 용량의 변화를 잡는 방법이나, 냉각한 경면에 수분이 결로함으로써 일어나는 빛의 반사율의 변화를 잡는 방법을 사용하면 좋다.
또한, 가열 처리에 있어서, 질소는 소결체(300)가 질화되지 않는 경우에만 사용할 수 있다. 또한, 소결체(300)가 산화물이면, 고순도로 정제한 산소를 첨가한 분위기하에서 가열 처리를 행하여 산소 결손이 생기지 않도록 하여도 좋다. 또한, 소결체(300)를 구성하는 주성분의 조성에 변화가 생기지 않는 범위에서 감압하면서 가열 처리를 행하여도 좋다.
다음에, 소결체(300)를 백킹 플레이트(320)에 고정한다. 백킹 플레이트(320)는 성막 장치의 기밀을 유지하는 형태와 성막 장치로의 장착부(321)를 갖고, 성막 장치에 장착할 수 있다.
백킹 플레이트를 개재하여 타깃의 소결체(300)의 온도를 조정하는 경우에는, 백킹 플레이트에는 구리 등 열 전도성이 높은 재료를 사용하는 것이 바람직하다.
또한, 소결체(300)와 백킹 플레이트(320)는 납재(brazing material)를 사용하여 접합할 수 있다. 납재로서는, 인듐(In)을 주로 사용한다. 또한, 이 공정은 도 1에 도시한 “(C)접합”에 상당한다.
또한, 납재의 융점보다 높은 온도에서 소결체(300)를 가열하면서 성막을 행하는 경우에는 납재를 사용하지 않고 플랜지(flange)를 사용하여 소결체(300)를 백킹 플레이트에 고정하면 좋다. 또한, 납재의 종류에 따라 납재가 사용될 수 있는 온도 범위는 다르지만, 소결체(300)를 가열하는 온도가 150℃ 내지 300℃의 범위를 넘는 경우에는 플랜지를 사용하여 소결체(300)를 백킹 플레이트(320)에 고정하면 좋다.
다음에, 가스 배리어성을 갖는 포장체(340)로 소결체(300)를 덮어 밀폐한다. 본 실시형태에서 사용하는 포장체(340)는 백킹 플레이트(320)의 성막 장치로의 장착부(321)를 덮지 않고, 소결체(300)와 대기의 접촉을 방지한다. 소결체(300)를 포함하는 공간은 수분 등의 수소 원자를 함유하는 불순물이 제거되고, 구체적으로는, 노점 -40℃ 이하, 바람직하게는 노점 -50℃ 이하로 한다. 또한, 이 공정은 도 1에 도시한 “(D)밀폐”에 상당한다.
가스 배리어성을 갖는 포장체(340)로서는, 금속 판, 금속 박, 무기 박막을 증착한 고분자 필름 등을 사용할 수 있다. 구체적으로는, SUS 판, 알루미늄 판, 알루미늄 박, 알루미늄 증착 필름, 질화실리콘 증착 필름, 산화실리콘 증착 필름 등을 그 예로 들 수 있다.
포장체(340)로 구획된 소결체(300)를 포함하는 공간을 고순도의 불활성 가스로 충전하여도 좋다. 또한, 내부 압력을 외부 압력보다 높게 하여도 좋다. 압력을 높임으로써 소결체(300)를 포함하는 공간에 외기가 침입하기 어려워진다. 또한, 포장체(340)에 가스 도입구를 형성하고, 대기압보다 높은 고순도의 불활성 가스가 축적된 용기를 접속하여도 좋다. 또한, 레귤레이터를 통하여 상기 용기를 접속하면 내압을 일정히 유지할 수 있으므로 외기가 내부에 침입하기 어려워진다.
포장체(340)로 구획된 소결체(300)를 포함하는 공간을 충전하는 불활성 가스로서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스를 사용할 수 있다. 또한, 불활성 가스는 불순물(예를 들어, 물, 수소 등 수소 원자를 함유한 물질)을 함유하지 않은 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 포장체(340)로 구획된 소결체(300)를 포함하는 공간을 감압하여도 좋다. 감압함으로써 포장체(340)와 백킹 플레이트(320)의 밀착성이 향상되어 외기의 침입을 방지할 수 있다. 또한, 포장체(340)에 배기구를 형성하고, 배기 장치를 사용하여 내부를 진공으로 유지하여도 좋다. 내부를 진공으로 유지함으로써 외기가 타깃 재료에 접촉될 일이 없다.
또한, 소결체(300), 백킹 플레이트(320), 및 포장체(340)를 가스 배리어성을 갖는 봉지로 곤포하여도 좋다. 다중으로 곤포함으로써 불순물이 소결체(300)에 흡착하는 것을 방지할 수 있을 뿐만 아니라 소결체(300)와 함께 파티클이 클린룸에 들어오는 것을 방지할 수 있다.
다음에, 곤포된 소결체(300)를 성막 장치에 배송한다. 또한, 이 공정은 도 1에 도시한 “(E)배송”에 상당한다.
다음에, 소결체(300)는 백킹 플레이트(320)의 장착부(321)에 의하여 성막 장치의 성막실(400)에 장착된다. 또한, 이 공정은 도 1에 도시한 “(F)장착”에 상당한다. 타깃 재료는 포장체로 덮인 상태에서 장착되기 때문에 대기와 접촉되는 일은 없다.
다음에, 소결체(300)가 장착된 성막실(400)을 배기한다. 성막실(400)의 내벽, 백킹 플레이트(320), 및 포장체(340)에 흡착된 대기 중의 수분 등의 불순물이 배기된다. 배기는 적어도 노점 -40℃ 이하, 바람직하게는 -50℃ 이하의 분위기가 될 때까지 행한다. 또한, 필요에 따라 성막실(400)을 가열하여 성막실(400) 내에 흡착된 물질의 이탈을 촉진시켜도 좋다. 또한, 이 공정은 도 1에 도시한 “(G)배기”에 상당한다.
또한, 성막실(400)의 압력 저하에 따라 상대적으로 높아지는 포장체(340) 내의 압력을 저하시키기 위하여 포장체(340)에 가스 배출용 밸브를 형성하는 것이 바람직하다.
다음에, 소결체(300)를 덮는 포장체(340)를 개봉하고 떼어낸다. 또한, 이 공정은 도 1에 도시한 “(H)개봉”에 상당한다.
감압된 성막실(400) 내에서 포장체(340)를 개봉하고 떼어내는 경우에는, 성막실(400)에 개봉 기구를 설치하고, 포장체(340)를 개봉하고 떼어내면 좋다. 또한, 성막실(400) 내의 대기를 배기하고, 성막실(400)을 대기압의 고순도의 불활성 가스로 충전한 후, 성막실(400) 내에서 포장체(340)를 개봉하는 경우에는, 성막실(400)에 설치된 글로브를 사용하여 포장체(340)를 개봉하여도 좋다.
상술한 방법에 의하여, 대기에 유래되는 불순물(예를 들어, 수소 원자를 함유하는 화합물 등)의 흡착, 및 함유량이 적은 타깃 재료를 제작할 수 있다. 또한, 불순물이 적은 타깃 재료를 대기에 노출하지 않고 성막실에 장착하고 사용할 수 있다. 결과적으로 불순물로 인한 오염이 적은 박막을 형성할 수 있다.
또한, 본 실시형태는 본 명세서에서 기재하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 타깃의 제작에서 상기 타깃을 개봉할 때까지의 공정 중에서 타깃을 성막 장치에 장착하고, 성막실 내를 배기한 후, 타깃으로부터 포장체를 떼어 내어 타깃을 개봉하는 방법에 대하여 도 2a, 도 2b, 도 3a, 도 3b-1, 도 3b-2, 도 3c-1, 도 3c-2, 도 3d-1, 및 도 3d-2를 사용하여 더 자세히 설명한다.
도 2a에 도시한 성막실(400a)에는 백킹 플레이트(320)를 개재하여 소결체(300)가 장착된다. 또한, 성막실을 둘러싸는 벽면의 하나에는 글로브(401)가 장착되기 때문에 성막실의 내부를 대기에 노출하지 않고 작업할 수 있다. 또한, 도시하지 않지만, 성막용 기판의 반송 기구, 성막용 기판의 지지 기구, 및 성막실 내를 배기하는 배기 장치가 장착된다.
또한, 성막실 내의 불순물(예를 들어, 물, 수소 등 수소 원자를 함유한 물질)을 배기하기 위하여 배기 장치로서는 크라이오 펌프, 또는 터보 펌프에 콜드트랩을 구비한 것이 바람직하다.
실시형태 1의 설명에 따라 백킹 플레이트(320)를 개재하여 소결체(300)를 성막실(400a)에 장착한 후, 성막실 내를 배기한다. 배기한 후, 성막실(400a)을 대기압의 고순도 불활성 가스로 충전하고, 글로브(401)를 사용하여 포장체(340)를 개봉한다.
타깃 재료를 밀폐하는 포장체의 구성에 대하여 일례를 들어 설명한다. 도 2a에 예시하는 포장체의 경우에는, 예를 들어, 도 3a에 도시한 바와 같이 백킹 플레이트(320a)에 감합(fitting)용 핀(325a)을 형성하고, 또한, 포장체(340a)에 감합용 절삭부(345a) 및 압력 조정 밸브(335)를 형성하면 좋다.
감합용 절삭부(345a)에 감합용 핀(325a)을 삽입하고, 서로 감합하도록 회전시키면, 포장체(340a)는 소결체(300)를 밀폐할 수 있다. 또한, 포장체(340a)와 백킹 플레이트(320a)가 접촉되는 부분에는 기밀성을 높이는 패킹 등을 끼우면 바람직하다. 또한, 씰(seal)성을 높이는 접착제 등을 사용하여도 좋지만 불순물이나 먼지의 발생원이 되기 때문에 감합에 의하여 물리적으로 압착하여 기밀을 확보하는 방법이 바람직하다.
또한, 백킹 플레이트와 포장체를 나사식으로 하여 타깃 재료를 밀폐하여도 좋다.
또한, 압력 조정 밸브(335)는 포장체로 밀폐된 타깃 재료를 포함하는 공간의 압력이 외부 압력보다, 예를 들어 1기압 이상, 높아지면 밸브를 열고, 내압이 그 이상 높아지지 않도록 기능한다.
다음에, 도 2a와 상이한 개봉 방법을 설명한다. 도 2b에 도시한 성막실(400a)에는 백킹 플레이트(320)를 개재하여 소결체(300)가 장착된다. 또한, 소결체(300)를 덮는 포장체(340)를 이동시키는 타깃의 개봉 기구(405)를 갖는다. 또한, 도 2a와 마찬가지로, 성막실(400b)에는 도시하지 않은 성막용 기판의 반송 기구, 성막용 기판의 지지 기구, 및 성막실 내를 배기하는 배기 장치가 장착된다.
실시형태 1의 설명에 따라 백킹 플레이트(320)를 개재하여 소결체(300)를 성막실(400b)에 장착한 후, 성막실 내를 배기한다. 배기한 후, 타깃의 개봉 기구(405)를 사용하여 포장체(340)를 이동하여 개봉한다.
타깃의 개봉 기구(405)에 적합한 구성에 대하여 일례를 들어 설명한다. 도 3b-1 및 도 3b-2에 예시하는 포장체는 한 방향으로 이동됨으로써 타깃을 개봉할 수 있다.
도 3b-1은 소결체(300) 및 백킹 플레이트(320b)와, 포장체(340b)의 측면도이다. 또한, 도 3b-2는 도 3b-1의 화살표 방향으로부터 관찰한 소결체(300) 및 백킹 플레이트(320b)에 포장체(340b)를 탈착하는 구성의 측면도이다.
백킹 플레이트(320b)는 감합용 레일(325b), 기밀 부재(330), 압력 조정 밸브(335)를 갖고, 포장체(340b)는 습동(slide) 부재(345b)를 갖는다. 습동 부재(345b)는 감합용 레일(325b)과 감합하고, 기밀 부재(330)에 부딪힐 때까지 도 3b-2의 화살표 방향으로 자유로이 이동한다.
습동 부재(345b)와 감합용 레일(325b)을 감합하고 기밀 부재(330)에 부딪침으로써 포장체(340b)로 소결체(300)를 밀봉한다. 또한, 포장체(340b)와 백킹 플레이트(320b)가 접촉되는 부분에는 기밀성을 높이는 패킹 등을 끼우면 바람직하다.
도 3b-1에 도시한 방법에 의하면, 포장체(340b)를 한 방향으로 이동하기만 하면 타깃을 개봉할 수 있으므로 타깃의 개봉 기구(405)를 간편하게 할 수 있다.
또한, 타깃의 개봉 기구(405)에 적합한 다른 구성에 대하여 설명한다. 도 3c-1 및 도 3c-2에 예시하는 포장체는 2 방향으로의 이동에 의하여 타깃을 개봉할 수 있다.
도 3c-1은 소결체(300) 및 백킹 플레이트(320c)와, 포장체(340c)의 측면도이다. 또한, 도 3c-2는 도 3c-1의 화살표 방향으로부터 관찰한 소결체(300) 및 백킹 플레이트(320c)에 포장체(340c)를 탈착하는 구성의 측면도이다.
백킹 플레이트(320c)는 복수로 분단된 감합용 레일(325c), 기밀 부재(330), 압력 조정 밸브(335)를 갖는다. 포장체(340c)는 복수로 분단된 습동 부재(345c)를 갖는다. 또한, 분단된 습동 부재(345c) 각각의 길이는 분단된 감합용 레일(325c)의 길이보다 짧다.
습동 부재(345c)는 감합용 레일(325c)과 감합하고, 기밀 부재(330)에 부딪힐 때까지 도 3c-2의 화살표 방향으로 자유로이 이동한다. 분단된 감합용 레일(325c) 사이에 분단된 습동 부재(345c)를 개재하여 백킹 플레이트(320c)와 포장체(340c)를 접촉시킨 후, 포장체(340c)를 기밀 부재(330)에 부딪쳐 포장체(340c)로 소결체(300)를 밀봉한다. 또한, 포장체(340c)와 백킹 플레이트(320c)가 접촉되는 부분에는 기밀성을 높이는 패킹 등을 끼우면 바람직하다.
도 3c-1에 도시한 방법에 의하면, 포장체(340c)가 습동하는 거리가 분단된 감합용 레일(325c)의 간격보다 짧고 타깃의 개봉이 용이하다.
또한, 타깃의 개봉 기구(405)에 적합한 다른 구성에 대하여 설명한다. 도 3d-1 및 도 3d-2에 예시하는 포장체는 한 방향으로 이동함으로써 타깃을 개봉할 수 있다.
도 3d-1은 소결체(300) 및 백킹 플레이트(320d)와, 포장체(340d)의 측면도이다. 또한, 도 3d-2는 도 3d-1의 화살표 방향에서 관찰한 소결체(300) 및 백킹 플레이트(320d)에 포장체(340d)를 탈착하는 구성의 측면도이다.
백킹 플레이트(320d)는 감합용 레일(325d), 기밀 부재(330), 압력 조정 밸브(335)를 갖고, 포장체(340d)는 습동 부재(345d)를 갖는다. 습동 부재(345d)는 감합용 레일(325d)과 감합하고, 기밀 부재(330)에 부딪힐 때까지 도 3d-2의 화살표 방향으로 자유로이 이동한다.
습동 부재(345d)와 감합용 레일(325d)을 감합하고, 기밀 부재(330)에 부딪쳐 포장체(340d)로 소결체(300)를 밀봉한다. 또한, 포장체(340d)와 백킹 플레이트(320d)가 접촉되는 부분에는 기밀성을 높이는 패킹 등을 끼우면 바람직하다.
도 3d-1에 도시한 백킹 플레이트(320d)는 가공하기 용이하다.
상술한 방법에 의하여 불순물이 적은 타깃 재료를 대기에 노출하지 않고 성막실에 장착하고, 사용할 수 있다. 결과적으로, 불순물로 인한 오염이 적은 박막을 형성할 수 있다.
또한, 본 실시형태에서 예시한 감합용 레일을 갖는 백킹 플레이트와, 습동 부재를 갖는 포장체를 사용하여 타깃 재료를 밀폐하면 타깃의 개봉 기구를 탑재한 성막실에 적용할 수 있으므로, 포장체의 개봉이 용이하고, 생산성이 향상된다.
또한, 본 실시형태는 본 명세서에서 기재하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2에서 설명한 포장 방법을 적용한 타깃을 사용하여 반도체 소자를 제작하는 방법에 대하여 설명한다. 또한, 본 실시형태에서는 상기 반도체 소자의 일례로서 도 4에 도시한 박막 트랜지스터의 구성과 그 제작 방법을 설명한다.
본 실시형태의 박막 트랜지스터(151)의 단면도를 도 4에 도시한다. 박막 트랜지스터(151)는 기판(100) 위에 게이트 전극(111a) 및 게이트 배선층(111b)을 갖고, 게이트 전극(111a) 및 게이트 배선층(111b) 위에 게이트 절연층(102)이 형성된다. 게이트 절연층(102)은 제 1 게이트 절연층(102a) 및 제 2 게이트 절연층(102b)을 적층하여 형성된다. 게이트 절연층(102)을 사이에 두고 게이트 전극(111a) 위에 산화물 반도체층(123)이 형성된다. 게이트 전극(111a)에 단부를 중첩하여 소스 전극층 및 드레인 전극층(115a, 115b)이 형성된다. 또한, 게이트 전극(111a) 위의 소스 전극층 및 드레인 전극층(115a, 115b)에 끼워진 산화물 반도체층(123)과 접촉되어 산화물 절연막(107)이 형성되고, 산화물 절연막(107) 위에 보호 절연층(108)이 형성된다.
또한, 게이트 배선층(111b)에 도달되는 콘택트 홀(128)이 게이트 절연층(102)에 형성되고, 콘택트 홀(128)을 통하여 게이트 배선층(111b)과 제 2 배선층(115c)이 접속된다.
본 실시형태의 박막 트랜지스터(151)의 제작 방법에 대하여 도 5a 내지 도 5d를 사용하여 설명한다. 도 5a 내지 도 5d는 본 실시형태에 있어서의 박막 트랜지스터의 제작 방법을 도시한 단면도이다.
기판(100)에 사용하는 유리 기판으로서는, 가열 처리의 온도가 높은 경우에는 변형점이 730℃ 이상의 것을 사용하면 좋다. 또한, 유리 기판에는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 사용된다. 산화붕소와 비교하여 산화바륨(BaO)을 많이 함유시킴으로써, 더 실용적인 내열 유리를 얻을 수 있다. 따라서, B2O3보다 BaO를 많이 함유하는 유리 기판을 사용하는 것이 바람직하다.
또한, 상기 유리 기판 대신에 세라믹스 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 사용하여도 좋다. 그 외에도 결정화 유리 등을 사용할 수 있다.
또한, 하지막이 되는 절연막을 기판(100)과, 다음에 설명하는 게이트 전극(111a) 및 게이트 배선층(111b) 사이에 형성하여도 좋다. 하지막은 기판(100)으로부터 불순물 원소가 확산되는 것을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막 중에서 선택된 하나 또는 복수의 막의 적층 구조로 형성할 수 있다.
절연 표면을 갖는 기판(100) 위에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의하여 게이트 전극(111a) 및 게이트 배선층(111b)을 포함하는 제 1 배선층을 형성한다. 또한, 형성된 게이트 전극의 단부는 테이퍼 형상인 것이 바람직하다.
또한, 레지스트 마스크를 잉크젯 법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯 법으로 형성하면 포토 마스크를 사용하지 않으므로 제작 비용을 저감할 수 있다.
게이트 전극(111a) 및 게이트 배선층(111b)을 형성하는 도전막으로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 상술한 금속에 더하여 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 또는 적층하여 형성할 수도 있다. 또한, 투광성을 갖는 도전막을 사용하여 게이트 전극을 형성할 수도 있다. 투광성을 갖는 도전막으로서는, 투명 도전성 산화물 등을 그 예로 들 수 있다.
다음에, 게이트 절연층(102)을 형성한다. 게이트 절연층(102)은 산화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 질화실리콘층, 산화알루미늄층, 산화탄탈층 등의 단층막 또는 적층막을 사용할 수 있다. 또한, 막 두께를 50nm 이상 250nm 이하로 하고, CVD법이나 스퍼터링법 등으로 형성한다. 또한, 막 중에 인(P)이나 붕소(B)가 도핑되어도 좋다.
게이트 절연층(102)은 산화물 반도체층과 접촉되는 측에 산화물 절연층을 갖는 구성이 바람직하다. 본 실시형태에서는 제 1 게이트 절연층(102a)으로서 질화실리콘, 제 2 게이트 절연층(102b)으로서 산화실리콘을 사용한다. 또한, 본 실시형태에서 사용하는, 불순물을 제거함으로써 I형화 또는 실질적으로 I형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대하여 극히 민감하기 때문에, 절연막과의 계면은 중요하다. 따라서, 고순도화된 산화물 반도체에 대한 절연막은 고품질화가 요구된다.
예를 들어, μ파(2.45GHz)를 사용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있어 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연막이 밀접함으로써, 계면 준위를 저감하여 계면 특성을 양호하게 할 수 있기 때문이다.
또한, 고밀도 플라즈마 CVD 장치에 의하여 얻어진 절연막은 일정한 두께의 막이 형성되기 때문에 단차(段差) 피복성이 뛰어나다. 또한, 고밀도 플라즈마 CVD 장치에 의하여 얻어지는 절연막은 얇은 막 두께를 정밀하게 제어할 수 있다.
물론, 게이트 절연막으로서 양질의 절연막을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막 방법을 적용할 수 있다. 또한, 성막 후의 열 처리에 의하여 게이트 절연막의 막질, 산화물 반도체와의 계면 특성이 개질되는 절연막이라도 좋다. 어쨌든, 게이트 절연막으로서의 막질이 양호한 것은 물론이고, 산화물 반도체와의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있는 것이면 좋다.
게이트 절연층(102)의 형성은 고밀도 플라즈마 CVD 장치에 의하여 행한다. 여기서는, 고밀도 플라즈마 CVD 장치는 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킨다. 예를 들어, 3kW 내지 6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시킴으로써 절연막을 형성한다.
챔버에 재료 가스로서 모노실란 가스(SiH4), 아산화질소(N2O), 희 가스를 도입하여, 10Pa 내지 30Pa의 압력하에서 고밀도 플라즈마를 발생시켜 유리 등의 절연 표면을 갖는 기판 위에 절연막을 형성한다. 그 후, 모노실란 가스의 공급을 정지하고, 대기에 노출하지 않고 아산화질소(N2O)와 희 가스를 도입하여 절연막 표면에 플라즈마 처리를 행하여도 좋다. 적어도 아산화질소(N2O)와 희 가스를 도입하여 절연막 표면에 행해지는 플라즈마 처리는 절연막을 형성한 후에 행한다. 상기 프로세스 순서를 거친 절연막은 막 두께가 얇아도, 예를 들어 100nm 미만이라도, 신뢰성을 확보할 수 있는 절연막이다.
게이트 절연층(102)을 형성할 때 챔버에 도입하는 모노실란 가스(SiH4)와 아산화질소(N2O)의 유량 비율은 1:10 내지 1:200의 범위로 한다. 또한, 챔버에 도입하는 희 가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 사용할 수 있지만, 그 중에서도 가격이 저렴한 아르곤을 사용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치를 사용하여 얻어진 절연막은 일정한 두께의 막이 형성되기 때문에 단차 피복성이 뛰어나다. 또한, 고밀도 플라즈마 장치를 사용하여 얻어지는 절연막은 얇은 막 두께를 정밀하게 제어할 수 있다.
상기 프로세스 순서를 거친 절연막은 종래의 평행 평판형의 PCVD 장치를 사용하여 얻어지는 절연막과 크게 상이하고, 같은 에천트를 사용하여 에칭 속도를 비교한 경우에 있어서, 평행 평판형의 PCVD 장치를 사용하여 얻어지는 절연막의 10% 이상 또는 20% 이상 느리기 때문에, 고밀도 플라즈마 장치를 사용하여 얻어지는 절연막은 치밀한 막이라고 할 수 있다.
또한, 게이트 절연층(102)으로서, 유기 실란 가스를 사용한 CVD법에 의하여 산화실리콘층을 형성할 수도 있다. 유기실란가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 게이트 절연층(102)으로서, 알루미늄, 이트륨, 또는 하프늄의 산화물, 질화물, 산화질화물, 또는 질화산화물의 일종 또는 적어도 2종 이상 함유하는 화합물을 사용할 수도 있다.
또한, 게이트 절연층(102)과 산화물 반도체층(103)을 연속 형성하여도 좋다. 예를 들어, 실리콘 또는 산화실리콘(인공 석영)으로 이루어진 타깃 재료와, 산화물 반도체막용 타깃 재료를 구비한 멀티 챔버형 스퍼터링 장치를 사용하면 성막 후의 게이트 절연층(102)을 대기에 노출하지 않고 연속 형성할 수 있다.
다음에, 산화물 반도체막을 게이트 절연층(102) 위에 형성한다. 산화물 반도체막으로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O막이나, 3원계 금속 산화물인 In-Ga-Zn-O막, In-Sn-Zn-O막, In-Al-Zn-O막, Sn-Ga-Zn-O막, Al-Ga-Zn-O막, Sn-Al-Zn-O막이나, 2원계 금속 산화물인 In-Zn-O막, Sn-Zn-O막 Al-Zn-O막, Zn-Mg-O막, Sn-Mg-O막, In-Mg-O막, In-Ga-O막이나, In-O막, Sn-O막, Zn-O막 등의 산화물 반도체막을 사용할 수 있다. 또한, 상기 산화물 반도체막에 SiO2를 함유시켜도 좋다.
또한, 산화물 반도체막은 InMO3(ZnO)m(m>0)로 표기되는 박막을 사용할 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다. InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체막 중 M으로서 Ga를 함유한 구조의 산화물 반도체를 상기 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O막이라고 부르기로 한다.
산화물 반도체막은 바람직하게는 5nm 이상 30nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라 적절한 두께는 다르고, 재료에 따라 적절히 두께를 결정하면 좋다.
산화물 반도체막은 실시형태 1 또는 실시형태 2에서 설명한 방법을 적용하여 제작한 타깃을 사용하여 스퍼터링법에 의하여 형성한다. 상기 타깃을 사용하여 형성한 산화물 반도체막은 대기에 유래하는 불순물(예를 들어, 수소 원자를 함유하는 화합물 등)의 함유량이 적고, 예를 들어, 수소는 5×1019cm-3 이하, 바람직하게는 5×1018cm-3 이하, 더 바람직하게는 5×1017cm-3 이하, 또는 1×1016cm-3 미만이 된다.
본 실시형태에서는 타깃 재료에 In, Ga, 및 Zn을 함유한 산화물 반도체(조성비로서 In2O3: Ga2O3: ZnO=1:1:1[mol%], In: Ga: Zn=1:1:0.5[at.%]를 사용하고, In-Ga-Zn-O계 막을 형성한다. 또한, 기판과 타깃 재료 사이의 거리는 예를 들어 100mm로 한다.
또한, 산화물 반도체막을 형성하는 성막실은 배기 수단으로서 크라이오 펌프를 구비한다. 또한, 배기 수단으로서는, 터보 펌프에 콜드트랩을 구비한 것이라도 좋다.
성막실을 크라이오 펌프, 또는 콜드트랩을 구비한 터보 펌프로 배기하면, 예를 들어, H2O로 대표되는 수소 원자를 함유하는 화합물이나 탄소 원자를 함유하는 화합물을 배기할 수 있다. 본 실시형태에 있어서는, 가열함으로써 타깃 재료로부터 이탈하는 불순물을 배기할 수 있으므로 특히 유효하다.
또한, 산화물 반도체막은 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는, 아르곤) 및 산소 분위기하에서 스퍼터링법에 의하여 형성한다. 본 실시형태에서는 스퍼터링 가스로서 산소(산소 유량 비율 100%)를 사용하여 압력 0.6Pa로 성막한다.
본 발명의 일 형태의 타깃에 적용할 수 있는 스퍼터링법으로서는, 예를 들어, 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 사용되고, DC 스퍼터링법은 주로 금속 도전막을 형성하는 경우에 사용된다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나 글로 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 장치가 있다.
또한, 스퍼터링법을 사용하는 성막방법으로서 성막 중에 타깃 재료와 스퍼터링 가스 성분을 화학 반응시켜 이들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
또한, 재료가 상이한 타깃 재료를 복수 설치할 수 있는 다원(多元) 스퍼터링법도 있다. 다원 스퍼터링법은 동일 챔버에서 상이한 재료막을 적층 형성할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 스퍼터링하여 혼합물을 형성할 수도 있다.
본 실시형태에서는 전원으로서 직류(DC) 전원 0.5kW를 사용한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
실시형태 1 또는 실시형태 2에서 설명한 방법으로 포장한 타깃을 사용하여 형성한 산화물 반도체막은 H2O로 대표되는 수소 원자를 함유하는 화합물이나, 탄소 원자를 함유하는 화합물, 또는 수소 원자나 탄소 원자 등의 불순물의 함유량이 적다. 예를 들어, 본 발명의 기술 사상적으로는 수소 농도가 0 또는 0에 가까운 것이 이상적인 산화물 반도체막을 형성할 수 있다.
또한, 산화물 반도체층을 형성한 후, 산화물 반도체층에 제 1 가열 처리를 실시하여도 좋다. 제 1 가열 처리의 상세한 내용에 대해서는 일련의 박막 트랜지스터의 제작 공정을 설명한 후에 설명한다.
또한, 산화물 반도체막을 형성하기 전에 스퍼터링 장치에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행함으로써, 게이트 절연층(102)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란 아르곤 분위기하에서 기판에 RF 전원을 사용하여 전압을 인가하여 기판의 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다.
다음에, 산화물 반도체층(103)을 제 2 포토리소그래피 공정에 의하여 섬 형상으로 가공하여 산화물 반도체층(113)을 형성한다.
또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크젯 법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯 법으로 형성하면 포토 마스크를 사용하지 않으므로 제작 비용을 저감할 수 있다.
다음에, 콘택트 홀(128)을 제 3 포토리소그래피 공정에 의하여 게이트 절연층(102)에 형성한다. 또한, 다음의 공정의 도전막을 형성하기 전에 역 스퍼터링을 행하여 산화물 반도체층 및 게이트 절연층(102)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다. 또한, 이 단계에서의 단면도를 도 5b에 도시한다.
또한, 본 실시형태에서는 제 3 포토리소그래피 공정에 의하여 게이트 절연층을 선택적으로 에칭하여 게이트 배선층(111b)에 도달되는 콘택트 홀(128)을 형성하지만, 이 방법에 한정되지 않는다. 산화물 반도체막을 형성한 후, 산화물 반도체막 위에 레지스트 마스크를 형성하고, 게이트 전극(111a)에 도달되는 콘택트 홀을 형성하여도 좋다. 콘택트 홀을 형성한 후, 레지스트 마스크를 제거하고, 다른 포토 마스크를 사용하여 산화물 반도체막 위에 레지스트 마스크를 형성하고, 산화물 반도체막을 선택적으로 에칭하여 섬 형상의 산화물 반도체층으로 가공하는 공정으로 하여도 좋다.
다음에, 박막 트랜지스터의 소스 전극층 및 드레인 전극층이 되는 도전막을 게이트 절연층(102), 산화물 반도체층(113), 및 콘택트 홀(128)을 사이에 두고 배선층(111b) 위에 형성한다.
소스 전극층 및 드레인 전극층이 되는 도전막은 실시형태 1 또는 실시형태 2에서 설명한 방법을 적용하여 포장한 타깃을 사용하여 스퍼터링법에 의하여 형성한다.
소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함함)을 형성하는 도전막으로서는, Al, Cu, Cr, Ta, Ti, Mo, W 등의 금속 재료, 또는 상기 금속 재료를 성분으로 하는 합금 재료로 형성한다. 또한, Al, Cu 등의 금속막의 한쪽 또는 양쪽에 Cr, Ta, Ti, Mo, W 등의 고융점 금속막을 적층시킨 구성으로 하여도 좋다. 또한, Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y 등 Al막에 생기는 힐록이나 위스커의 발생을 방지하는 원소가 첨가된 Al 재료를 사용함으로써 내열성을 향상시킬 수 있다.
소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함함)은 도전성 금속 산화물막으로 형성하여도 좋다. 도전성 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐-산화주석 합금(In2O3-SnO2, ITO라고 약기함), 산화인듐-산화아연 합금(In2O3-ZnO), 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
산화물 반도체층(113)과 접촉되는 도전막은 산소 친화성이 높은 금속을 함유하는 재료를 사용하는 것이 바람직하다. 산소 친화성이 높은 금속으로서는, 티타늄(Ti), 망간(Mn), 마그네슘(Mg), 지르코늄, 베릴륨, 토륨 중 어느 하나 또는 복수 중에서 선택된 재료인 것이 바람직하다. 본 실시형태에서는 티타늄막(막 두께 100nm)과 알루미늄막(막 두께 200nm)과 티타늄막(막 두게 100nm)의 3층 구조의 도전막을 형성한다. 또한, Ti막 대신에 질화티타늄막을 사용하여도 좋다.
또한, 200℃ 내지 600℃의 열 처리를 행하는 경우에는 이 열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다. 예를 들어, 힐록 방지 원소가 첨가된 알루미늄 합금이나, 내열성 도전막과 적층한 도전막을 사용하는 것이 바람직하다. 또한, 도전막의 성막 방법은 스퍼터링법이나 진공 증착법(전자 빔 증착법 등)이나, 아크 방전 이온 도금법이나, 스프레이법을 사용한다. 또한, 은, 금, 구리 등의 도전성 나노 페이스트를 사용하여 스크린 인쇄법, 잉크젯 법 등을 사용하여 토출하고 소성함으로써 형성하여도 좋다.
다음에, 제 4 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 도전막을 선택적으로 에칭하여 제거함으로써 소스 전극층 및 드레인 전극층을 포함하는 제 2 배선층(115a, 115b, 115c)을 형성한다(도 5c 참조). 또한, 도 5c에 도시한 바와 같이, 콘택트 홀(128)을 통하여 게이트 배선층(111b)에 제 2 배선층(115c)이 직접 접속된다.
또한, 제 4 포토리소그래피 공정에 있어서는, 산화물 반도체층 위에서 접촉되는 도전막만을 선택적으로 제거하는 부분이 있다. 산화물 반도체층 위에서 접촉되는 도전막만을 선택적으로 제거하기 위하여 알칼리성 에천트로서 암모니아 과수(조성의 중량비로서, 과산화 수소: 암모니아: 물=5:2:2) 등을 사용하면 도전막을 선택적으로 제거하여 In-Ga-Zn-O계 산화물 반도체로 이루어진 산화물 반도체층을 잔존시킬 수 있다.
또한, 에칭 조건에 따라 다르지만, 제 4 포토리소그래피 공정에 있어서, 산화물 반도체층의 노출 영역이 에칭되는 경우가 있다. 이 경우에는, 소스 전극층과 드레인 전극층에 끼워지는 영역(115a와 115b에 끼워지는 영역)의 산화물 반도체층의 두께는 게이트 전극층(111a) 위에서 소스 전극층이 중첩되는 영역의 산화물 반도체층의 두께 또는 드레인 전극층이 중첩되는 영역의 산화물 반도체층의 두께와 비교하여 얇아진다(도 5c 참조).
또한, 소스 전극층 및 드레인 전극층을 포함하는 제 2 배선층(115a, 115b, 및 115c)을 형성하기 위한 레지스트 마스크를 잉크젯 법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯 법으로 형성하면 포토 마스크를 사용하지 않기 때문에 제작 비용을 저감할 수 있다.
다음에, 산화물 절연막(107)을 게이트 절연층(102), 산화물 반도체층(113) 위에 형성한다. 이 단계에서 산화물 반도체층과 산화물 절연막(107)이 접촉되는 영역이 형성된다. 또한, 게이트 전극(111a)과 중첩되고, 산화물 절연막(107)과 게이트 절연층(102)에 접촉되어 끼워지는 산화물 반도체층의 영역이 채널 형성 영역이 된다.
H2O로 대표되는 수소 원자를 함유하는 화합물이나 탄소 원자를 함유하는 화합물, 또는 수소 원자나 탄소 원자 등의 불순물의 함유량이 적은 산화물 반도체층과 접촉되는 산화물 절연막은 수분, 수소 이온, OH- 등의 불순물을 함유하지 않고, 이들이 외부로부터 침입하는 것을 블록한다. 대표적으로는, 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용한다. 또한, 산화물 절연막(107)은 적어도 1nm 이상의 막 두께로 하고, 스퍼터링법 등 산화물 절연막(107)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성할 수 있다.
본 실시형태에서는 스퍼터링법을 사용하여 산화물 절연막(107)으로서 산화실리콘막을 형성한다. 성막시의 기판 온도는 실온 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 스퍼터링법에 의한 산화실리콘막의 형성은 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소 분위기하에서 행할 수 있다. 또한, 스퍼터링법으로 형성한 산화물 절연막은 특히 치밀하므로, 접촉되는 층으로 불순물이 확산되는 현상을 억제하는 보호막으로서 단층이라도 이용할 수 있다. 또한, 인(P)이나 붕소(B)를 도핑한 타깃 재료를 사용하여 산화물 절연막에 인(P)이나 붕소(B)를 첨가할 수도 있다.
또한, 스퍼터링법에 사용하는 타깃 재료로서는 산화실리콘 또는 실리콘을 사용할 수 있고, 특히 실리콘이 바람직하다. 실리콘을 사용하여 산소 및 희 가스 분위기하에서 스퍼터링법에 의하여 형성한 산화실리콘막은 실리콘 원자 또는 산소 원자의 미결합수(댕글링 본드)를 많이 포함한다.
산화물 절연막(107)은 미결합수를 많이 포함하기 때문에 산화물 반도체층(113)에 잔존하는 불순물은 산화물 반도체층(113)과 산화물 절연막(107)이 접촉되는 계면을 통과하여 산화물 절연막(107)으로 확산되기 쉬워진다. 구체적으로는, 산화물 반도체층(113)에 함유되는 수소 원자나, H2O 등 수소 원자를 함유하는 화합물이 산화물 절연막(107)으로 확산 이동하기 쉬워진다.
본 실시형태에서는 순도가 6N이고, 기둥 형상 다결정 붕소를 도핑한 실리콘 타깃 재료(저항률 0.01Ωcm)를 사용하고, 기판과 타깃 재료 사이의 거리(T-S간 거리)를 89mm, 압력 0.4Pa, 직류(DC) 전원 6kW, 산소(산소 유량 비율 100%) 분위기하에서 펄스 DC 스퍼터링법에 의하여 성막한다. 막 두께는 300nm로 한다.
또한, 산화물 절연막(107)은 산화물 반도체층의 채널 형성 영역이 되는 영역 위에 접촉되어 형성되고, 채널 보호층으로서 기능한다.
다음에, 보호 절연층(108)을 산화물 절연막(107) 위에 형성한다(도 5d 참조). 보호 절연층(108)으로서는, 질화실리콘막, 질화산화실리콘막, 또는 질화알루미늄막 등을 사용한다. 본 실시형태에서는 RF 스퍼터링법을 사용하여 질화실리콘막의 보호 절연층(108)을 형성한다.
산화물 절연막(107)을 형성한 후, 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 불활성 가스 분위기하 또는 질소 가스 분위기하에서 행하여도 좋다.
예를 들어, 질소 분위기하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 반도체층(113)의 일부분이 산화물 절연막(107)과 접촉된 상태에서 가열되고, 또한, 산화물 반도체층(113)의 다른 일부분이 제 2 배선층(115a, 115b)과 접촉된 상태로 가열된다.
산화물 반도체층(113)이 산화물 절연막(107)과 접촉된 상태에서 제 2 가열 처리가 실시되면, 산화물 반도체층(113)의 산화물 절연막(107)과 접촉되는 영역은 고저항화(I형화)한다.
박막 트랜지스터(151)는 채널 형성 영역의 고저항화(I형화)된 산화물 반도체층이 형성되기 때문에 임계 값 전압이 양의 값을 나타내고, 인핸스먼트(enhancement)형의 거동을 나타낸다.
또한, 산화물 반도체에 산소 친화성이 강한 금속 도전막이 접촉되는 경우에는, 가열 처리를 행하면 상기 금속 도전막 측에 산소가 이동하기 쉬워져 상기 산화물 반도체층은 N형화한다. 따라서, 제 2 가열 처리를 행하면, 산화물 반도체층(113)과 티타늄 등 산소 친화성이 강한 금속 도전막으로 이루어진 소스 전극층 및 드레인 전극층(115a, 115b)이 접촉되는 영역은 N형화한다.
또한, 제 2 가열 처리를 행하는 타이밍은 제 4 포토리소그래피 공정이 끝난 직후에 한정되지 않고, 제 4 포토리소그래피 공정보다 이후의 공정이면 특히 한정되지 않는다.
상술한 공정에 의하여 박막 트랜지스터(151)를 제작할 수 있다.
또한, 본 실시형태에서는 제 3 포토리소그래피 공정에 의하여 게이트 절연층을 선택적으로 에칭하여 게이트 배선층(111b)에 도달되는 콘택트 홀(128)을 형성하지만, 이 방법에 한정되지 않는다. 예를 들어, 게이트 절연층(102)을 형성한 후, 게이트 절연층 위에 레지스트 마스크를 형성하고, 게이트 배선층(111b)에 도달되는 콘택트 홀을 형성하여도 좋다.
산화물 반도체층을 형성한 후, 산화물 반도체층에 잔존하는 불순물 농도, 대표적으로는 수소 농도를 본 발명의 기술 사상적으로는 0 또는 0에 가까운 것을 이상적으로 하고, 산화물 반도체층에 잔존하는 수소 농도를 더 저감할 필요가 있으면, 제 1 가열 처리를 실시하여 탈수화 또는 탈수소화를 행하여도 좋다.
탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는 400℃ 이상 750℃ 미만, 바람직하게는 425℃ 이상으로 한다. 또한, 425℃ 이상이면 열 처리 시간은 1시간 이하라도 좋지만, 425℃ 미만이라면 가열 처리 시간은 1시간보다 장시간 행하는 것으로 한다. 제 1 가열 처리에서는 가열 처리 장치의 하나인 전기노에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기하에서 가열 처리를 행한 후, 대기에 노출하지 않고, 산화물 반도체층으로의 물이나 수소의 재혼입을 방지하고, 탈수화 또는 탈수소화된 산화물 반도체층을 얻는다. 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도 T에서 다시 물이 들어가지 않는 데 충분한 온도까지 같은 노를 사용하고, 구체적으로는 가열 온도 T보다 100℃ 이상 내려갈 때까지 질소 분위기하에서 서서히 냉각한다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온, 아르곤 등의 분위기하에서 탈수화 또는 탈수소화를 행한다.
또한, 가열 처리 장치는 전기노에 한정되지 않고, 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 빛(전자파)의 복사(輻射)에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는 상기 램프로부터 발해지는 빛에 의한 열 복사, 및 램프로부터 발해지는 빛으로 기체를 가열하고 가열된 기체로부터의 열 전도에 의하여 피처리물을 가열하는 장치이다. 기체에는, 아르곤 등의 희 가스 또는 질소와 같이, 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, LRTA 장치, GRTA 장치에는 램프뿐만 아니라, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 구비하여도 좋다.
또한, 제 1 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는, 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라서는 결정화하여 미결정막 또는 다결정막이 되는 경우도 있다. 예를 들어, 결정화율이 90% 이상 또는 80% 이상의 미결정 산화물 반도체막이 되는 경우도 있다. 또한, 제 1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라서는 결정 성분을 함유하지 않은 비정질 산화물 반도체막이 되는 경우도 있다.
제 1 가열 처리 후에 산화물 반도체층은 산소 결핍형이 되어 저저항화한다. 제 1 가열 처리 후의 산화물 반도체층은 성막 직후의 산화물 반도체막보다 캐리어 농도가 높아져 1×1018/cm3 이상의 캐리어 농도를 갖는 산화물 반도체층이 된다. 따라서, 제 1 가열 처리를 실시한 경우에는, 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 불활성 가스 분위기하 또는 질소 가스 분위기하에서 행한다.
또한, 게이트 전극(111a) 및 게이트 배선층(111b)은 제 1 가열 처리의 조건, 또는 그 재료에 따라서는 결정화되어 미결정막 또는 다결정막이 되는 경우도 있다. 예를 들어, 게이트 전극(111a) 및 게이트 배선층(111b)으로서 산화인듐-산화주석 합금막을 사용하는 경우에는 450℃ 1시간의 제 1 가열 처리에 의하여 결정화하고, 게이트 전극(111a) 및 게이트 배선층(111b)으로서 산화실리콘을 함유한 산화인듐-산화주석 합금막을 사용하는 경우에는 결정화하지 않는다.
또한, 산화물 반도체층의 제 1 가열 처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 그 경우에는, 제 1 가열 처리 후에 가열 장치로부터 기판을 꺼내고, 제 4 포토리소그래피 공정을 행한다.
도 21은 산화물 반도체를 사용한 역 스태거형 박막 트랜지스터의 종단면도를 도시한 것이다. 게이트 전극(GE1) 위에 게이트 절연막(GI)을 사이에 두고 산화물 반도체층(OS)이 형성되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 형성된다. 또한, 그 위에 절연층을 사이에 두고 백 게이트(GE2)가 형성된다.
도 22a 및 도 22b는 도 21에 도시한 A-A’선을 따라 절단한 단면에 있어서의 에너지 밴드도(모식도)를 도시한 것이다. 도 22a는 소스의 전위와 드레인의 전위가 같은 경우(VD=0V)를 도시한 것이고, 도 22b는 소스에 대하여 드레인에 양 전위(VD>0)를 인가한 경우를 도시한 것이다.
도 23 내지 도 24b는 도 21에 도시한 B-B’사이에 있어서의 에너지 밴드도(모식도)를 도시한 것이다. 도 23은 게이트 전압이 0V인 경우의 상태를 도시한 것이다. 도 24a는 게이트(GE1)에 양의 전위(VG>0)가 인가된 상태이고, 소스와 드레인 사이에 캐리어(전자)가 흐르는 온 상태를 도시한 것이다. 도 24b는 게이트(GE1)에 음의 전위(VG<0)가 인가된 상태이고 오프 상태(소수 캐리어는 흐르지 않음)인 경우를 도시한 것이다. 산화물 반도체의 두께가 50nm 정도이고, 산화물 반도체가 고순도화됨으로써 도너 농도가 1×1018/cm3 이하이면, 오프 상태에 있어서 공핍층은 산화물 반도체의 전체에 걸쳐 확대된다. 즉, 완전 공핍형 상태라고 간주할 수 있다.
도 25는 진공 준위와 금속의 일 함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 도시한 것이다.
금속의 에너지 준위는 축퇴되고, 페르미 준위는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 N형이고, 그 페르미 준위(EF)는 밴드 갭 중앙에 위치하는 진성 페르미 준위(Ei)에서 떨어져 전도대에 가까운 쪽에 위치한다. 또한, 산화물 반도체에 함유되는 수소의 일부분이 도너가 되어 N형화하는 하나의 요인인 것이 알려져 있다.
한편, 본 발명에 따른 산화물 반도체는 N형 불순물인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 외의 불순물이 극력 함유되지 않도록 고순도화함으로써 진성(I형)으로 하거나 또는 진성형으로 하고자 한 것이다. 즉, 불순물을 첨가하여 I형화하는 것이 아니라, 수소나 물 등의 불순물을 극력 제거함으로써 고순도화된 I형(진성 반도체) 또는 그것에 가깝게 하는 것을 특징으로 한다. 이로써, 페르미 준위(EF)를 진성 페르미 준위(Ei)와 같은 수준으로 할 수 있다.
산화물 반도체의 밴드 갭(Eg)이 3.15eV인 경우에는, 전자 친화력(χ)은 4.3eV라고 한다. 소스 전극 및 드레인 전극을 구성하는 티타늄(Ti)의 일 함수는 산화물 반도체의 전자 친화력(χ)과 거의 동등하다. 이 경우에는, 금속-산화물 반도체 계면에 있어서, 전자에 대하여 쇼트키형 장벽은 형성되지 않는다.
즉, 금속의 일 함수(φM)와 산화물 반도체의 전자 친화력(χ)이 동등한 경우에는, 양자가 접촉되면 도 22a에 도시한 바와 같은 에너지 밴드도(모식도)가 나타내어진다.
도 22b에 있어서, 검은 동그라미(●)는 전자를 나타내고, 도 22b에 있어서, 드레인에 양의 전압(VD>0)을 인가한 상태에서, 게이트에 전압을 인가하지 않은 경우(VG=0)를 파선으로 도시하고, 게이트에 양의 전압(VG>0)을 인가한 경우를 실선으로 도시한다. 게이트에 양의 전압(VG>0)을 인가한 경우에, 드레인에 양의 전위가 인가되면 전자는 배리어(h)를 넘어 산화물 반도체에 주입되고, 드레인으로 향하여 흐른다. 이 경우에는, 배리어(h)의 높이는 게이트 전압과 드레인 전압에 의존하여 변화하지만, 게이트에 양의 전압(VG>0)을 인가하여 양의 드레인 전압이 인가된 경우에는, 전압이 인가되지 않은 도 22a의 배리어의 높이, 즉 밴드 갭(Eg)의 1/2보다 배리어의 높이(h)는 작은 값이 된다. 게이트에 전압을 인가하지 않은 경우에는, 포텐셜 장벽이 높으므로 전극에서 산화물 반도체 측으로 캐리어(전자)가 주입되지 않고, 전류를 흘리지 않는 오프 상태를 나타낸다. 한편, 게이트에 양의 전압을 인가하면, 포텐셜 장벽이 저하하고, 전류를 흘리는 온 상태를 나타낸다.
이 때, 산화물 반도체에 주입된 전자는 도 24a에 도시한 바와 같이 산화물 반도체 중을 흐른다.
또한, 도 24b에 있어서, 게이트 전극(GE1)에 음의 전위가 인가되면, 소수 캐리어인 홀은 실질적으로 0이기 때문에, 전류량은 극히 0에 가까운 값이 된다.
이와 같이, 산화물 반도체의 주성분 외의 불순물이 극력 함유되지 않도록 고순도화함으로써 진성(I형)으로 하거나 또는 실질적으로 진성형으로 함으로써 게이트 절연막과의 계면 특성을 현재화하고, 벌크 특성과 분리하여 생각할 필요가 있다. 따라서, 게이트 절연막은 산화물 반도체와 양호한 계면을 형성할 수 있을 필요가 있다. 예를 들어, VHF 대역 내지 마이크로파 대역의 전원 주파수로 생성된 고밀도 플라즈마를 사용한 CVD법으로 제작되는 절연막 또는 스퍼터링법으로 제작되는 절연막을 사용하는 것이 바람직하다.
산화물 반도체를 고순도화하면서 산화물 반도체와 게이트 절연막의 계면을 양호하게 함으로써, 박막 트랜지스터의 특성으로서 채널 폭 W가 1×104μm이고 채널 길이가 3μm인 소자라도 상온 오프 전류가 10-13A 이하이고 0.1V/dec.(게이트 절연막 두께 100nm)의 서브스레시홀드 스윙 값(subthreshold swing value; S값)이 충분히 기대된다.
이와 같이, 산화물 반도체의 주성분 외의 불순물이 극력 함유되지 않도록 고순도화함으로써 박막 트랜지스터의 동작을 양호한 것으로 할 수 있다.
본 실시형태에서 예시된 반도체 소자는 제작에서 스퍼터링 장치에 장착될 때까지 대기에 노출되지 않고 취급된 타깃 재료를 사용하여 형성한 산화물 반도체막을 갖는다. 대기에 노출되지 않고 취급된 타깃 재료를 사용하여 형성한 산화물 반도체막에 함유되는 불순물은 적고, 예를 들어, 수소 농도를 본 발명의 기술 사상적으로 0 또는 0에 가까운 것을 이상적으로 한 산화물 반도체막을 형성할 수 있다. 또한, 산화물 반도체층 중의 수소 농도 측정은 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 행하면 좋다.
또한, 대기에 노출하지 않고 취급된 타깃 재료를 사용하여 형성한, 본 실시형태에서 예시된 반도체 소자가 갖는 산화물 반도체막의 캐리어 농도는 1×1012cm-3, 바람직하게는 측정 한계 이하인 1×1011cm-3 이하이다.
산화물 반도체의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상의 것을 사용하여 산화물 반도체층에 함유된 수소를 철저히 제거함으로써 고순도화된 산화물 반도체층을 사용한다. 캐리어 농도를 될수록 0에 가깝게 한 산화물 반도체층을 채널 형성 영역에 적용하여 박막 트랜지스터를 구성한다. 캐리어 농도가 극히 0에 가까운 산화물 반도체층을 박막 트랜지스터의 채널 형성 영역에 사용함으로써 오프 전류값이 극히 작은 박막 트랜지스터를 제공할 수 있다.
예를 들어, 고순도화된 산화물 반도체층을 사용한 박막 트랜지스터의 채널 길이가 3μm, 채널 폭이 10mm인 경우에 있어서도, 드레인 전압이 1V 및 10V일 때 게이트 전압이 -5V 내지 -20V의 범위(오프 상태)에 있어서, 드레인 전류는 1×10-13A 이하가 되도록 작용한다.
본 실시형태에서 예시하는 반도체 소자는 불순물 농도가 적은 산화물 반도체막을 채널 형성 영역에 사용하기 때문에, 뛰어난 전기 특성과 높은 신뢰성을 갖는다. 구체적으로는, 오프 전류가 극히 낮고, 임계 값 전압이 제어된 박막 트랜지스터를 제공할 수 있다. 또한, 동작 속도가 빠르고, 제작 공정이 비교적 간단하고, 충분한 신뢰성을 갖는 산화물 반도체를 사용한 박막 트랜지스터를 제공할 수 있다.
또한, BT 스트레스 시험(바이어스·온도 스트레스 시험)을 행하였을 때의 임계 값 전압의 시프트량을 저감할 수 있고, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다. 또한, 본 명세서 중에서 BT 스트레스 시험(바이어스·온도 스트레스 시험)이란, 박막 트랜지스터에 고온 분위기하에서 높은 게이트 전압을 인가하는 시험을 가리킨다.
또한, 본 실시형태는 본 명세서에서 기재한 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 동일 기판 위에 적어도 구동 회로의 일부분과, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는 실시형태 3에 따라 형성한다. 또한, 실시형태 3에 기재한 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중 n채널형 TFT로 구성할 수 있는 구동 회로의 일부분을 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 6a에 도시한다. 표시 장치의 기판(5300) 위에는 화소부(5301), 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)를 갖는다. 화소부(5301)에는 복수의 신호선이 신호선 구동 회로(5304)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(5302) 및 제 2 주사선 구동 회로(5303)로부터 연장되어 배치된다. 또한, 주사선과 신호선의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스 형상으로 배치된다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(5305)(컨트롤러, 제어 IC라고도 함)에 접속된다.
도 6a에서는 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)는, 화소부(5301)와 같은 기판(5300) 위에 형성된다. 따라서, 외부에 형성하는 구동 회로 등의 부품의 수가 줄기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동 회로를 형성한 경우에는 배선을 연장시킬 필요가 생겨 배선간의 접속수가 늘어난다. 같은 기판(5300) 위에 구동 회로를 형성한 경우에는 그 배선간의 접속수를 줄일 수 있으므로 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는 제 1 주사선 구동 회로(5302)에 일례로서 제 1 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클록 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는 제 2 주사선 구동 회로(5303)에 일례로서 제 2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 함), 주사선 구동 회로용 클록 신호(GCK2)를 공급한다. 신호선 구동 회로(5304)에 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA)(단순히 비디오 신호라고도 함), 래치 신호(LAT)를 공급한다. 또한, 각 클록 신호는 주기가 어긋난 복수의 클록 신호라도 좋고, 클록 신호를 반전시킨 신호(CKB)와 함께 공급되어도 좋다. 또한, 제 1 주사선 구동 회로(5302)와 제 2 주사선 구동 회로(5303)의 한쪽을 생략할 수 있다.
도 6b에서는 구동 주파수가 낮은 회로(예를 들어, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303))를 화소부(5301)와 같은 기판(5300)에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)와 다른 기판에 형성하는 구성에 대하여 도시한다. 상기 구성에 의하여, 기판(5300)에 형성하는 박막 트랜지스터보다 전계 효과 이동도가 큰 단결정 반도체를 사용한 트랜지스터에 의하여 신호선 구동 회로(5304)를 구성할 수 있다. 따라서, 표시 장치의 대형화, 공정수의 삭감, 비용의 저감, 또는 수율의 향상 등을 도모할 수 있다.
또한, 본 실시형태에 기재하는 박막 트랜지스터는 n채널형 TFT이다. 도 7a 및 도 7b에서는 n채널형 TFT로 구성하는 신호선 구동 회로의 구성 및 동작에 대하여 일례를 도시하고 설명한다.
신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)(N은 자연수)를 갖는다. 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)는 각각 복수의 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)(k는 자연수)를 갖는다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는 n채널형 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대하여 스위칭 회로(5602_1)를 예로 들어 설명한다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 제 1 단자는 각각 배선(5604_1) 내지 배선(5604_k)과 접속된다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 제 2 단자는 각각 신호선(S1) 내지 신호선(Sk)과 접속된다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 게이트는 배선(5605_1)과 접속된다.
시프트 레지스터(5601)는 배선(5605_1) 내지 배선(5605_N)에 순차로 H레벨(H신호, 고전원 전위 레벨이라고도 함)의 신호를 출력하고, 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)를 순차로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)과의 도통 상태(제 1 단자와 제 2 단자 사이의 도통)를 제어하는 기능, 즉 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는지 아닌지를 제어하는 기능을 갖는다. 이와 같이, 스위칭 회로(5602_1)는 셀렉터로서의 기능을 갖는다. 또한, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는 각각 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)의 도통 상태를 제어하는 기능, 즉, 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는 기능을 갖는다. 이와 같이, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는 각각 스위치로서의 기능을 갖는다.
또한, 배선(5604_1) 내지 배선(5604_k)에는 각각 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는 화상 정보 또는 화상 신호에 따른 아날로그 신호인 경우가 많다.
다음에, 도 7a의 신호선 구동 회로의 동작에 대하여 도 7b의 타이밍 차트를 참조하여 설명한다. 도 7b에는 신호(Sout_1) 내지 신호(Sout_N), 및 신호(Vdata_1) 내지 신호(Vdata_k)의 일례를 도시한다. 신호(Sout_1) 내지 신호(Sout_N)는 각각 시프트 레지스터(5601)의 출력 신호의 일례이며, 신호(Vdata_1) 내지 신호(Vdata_k)는 각각 배선(5604_1) 내지 배선(5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 1동작 기간은 표시 장치에 있어서의 1게이트 선택 기간에 대응한다. 1게이트 선택 기간은 일례로서 기간 T1 내지 기간 TN으로 분할된다. 기간 T1 내지 기간 TN은 각각 선택된 행(行)에 속하는 화소에 비디오 신호용 데이트(DATA)를 기록하기 위한 기간이다.
기간 T1 내지 기간 TN에 있어서, 시프트 레지스터(5601)는 H레벨의 신호를 배선(5605_1) 내지 배선(5605_N)에 순차로 출력한다. 예를 들어, 기간 T1에 있어서, 시프트 레지스터(5601)는 하이 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는 온 상태가 되기 때문에, 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)이 도통 상태가 된다. 이 때, 배선(5604_1) 내지 배선(5604_k)에는 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는 각각 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)를 통하여 선택되는 행에 속하는 화소 중 1열째 내지 k열째의 화소에 기록된다. 이로써, 기간 T1 내지 기간 TN에 있어서, 선택된 행에 속하는 화소에 k열씩 순차로 비디오 신호용 데이터(DATA)가 기록된다.
상술한 바와 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기록됨으로써, 비디오 신호용 데이터(DATA)의 개수, 또는 배선의 개수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기록됨으로써, 기록 시간을 길게 할 수 있고, 비디오 신호의 기록 부족을 방지할 수 있다.
또한, 시프트 레지스터(5601) 및 스위칭 회로(5602)로서는, 실시형태 3에 기재한 박막 트랜지스터로 구성되는 회로를 사용할 수 있다. 이 경우에는, 시프트 레지스터(5601)가 갖는 모든 트랜지스터의 극성을 n채널형 또는 p채널형의 어느 한쪽의 극성만으로 구성할 수 있다.
또한, 주사선 구동 회로의 구성에 대하여 설명한다. 주사선 구동 회로는 시프트 레지스터를 갖는다. 또한, 경우에 따라서는 레벨 시프터나 버퍼 등을 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는 1라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON해야 하기 때문에, 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부분에 사용하는 시프트 레지스터의 일 형태에 대해서 도 8a 내지 도 9b를 사용하여 설명한다.
주사선 구동 회로, 신호선 구동 회로의 시프트 레지스터에 대하여 도 8a 내지 도 9b를 참조하여 설명한다. 시프트 레지스터는 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)(N은 3 이상의 자연수)를 갖는다(도 8a 참조). 도 8a에 도시한 시프트 레지스터의 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)에는 제 1 배선(11)으로부터 제 1 클록 신호(CK1), 제 2 배선(12)으로부터 제 2 클록 신호(CK2), 제 3 배선(13)으로부터 제 3 클록 신호(CK3), 제 4 배선(14)으로부터 제 4 클록 신호(CK4)가 공급된다. 또한, 제 1 펄스 출력 회로(10_1)에서는 제 5 배선(15)으로부터 스타트 펄스(SP1; 제 1 스타트 펄스)가 입력된다. 또한, 2단째 이후의 제 n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에서는 1단 전단의 펄스 출력 회로로부터의 신호(전단 신호 (OUT(n-1))라고 함)(n은 2 이상의 자연수)가 입력된다. 또한, 제 1 펄스 출력 회로(10_1)에서는 2단 후단의 제 3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제 n 펄스 출력 회로(10_n)에서는 2단 후단의 제 (n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호(OUT(n+2))라고 함)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는 후단 및/또는 2단 전단의 펄스 출력 회로에 입력하기 위한 제 1 출력 신호(OUT(1)(SR) 내지 (OUT(N)(SR)), 다른 배선 등에 전기적으로 접속되는 제 2 출력 신호(OUT(1) 내지 (OUT(N))가 출력된다. 또한, 도 8a에 도시한 바와 같이, 시프트 레지스터의 최종단(最終段)의 2개의 단에는 후단 신호(OUT(n+2))가 입력되지 않지만, 일례로서는, 별도 제 6 배선(16)으로부터 제 2 스타트 펄스(SP2), 제 7 배선(17)으로부터 제 3 스타트 펄스(SP3)를 각각 입력하는 구성으로 하면 좋다. 또는, 별도 시프트 레지스터의 내부에서 생성된 신호라도 좋다. 예를 들어, 화소부로의 펄스 출력에 기여하지 않는 제 (n+1)의 펄스 출력 회로 10_(n+1), 제 (n+2)의 펄스 출력 회로 10_(n+2)를 형성하고(더미(dummy)단이라고도 함), 상기 더미단으로부터 제 2 스타트 펄스(SP2) 및 제 3 스타트 펄스(SP3)에 상당하는 신호를 생성하는 구성으로 하여도 좋다.
또한, 클록 신호(CK)는 일정한 간격으로 H레벨과 L레벨(L신호, 저전원 전위 레벨이라고도 함)을 반복하는 신호이다. 여기서, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는 순차로 1/4 주기분 지연한다. 본 실시형태에서는 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)를 이용하여 펄스 출력 회로의 구동의 제어 등을 행한다. 또한, 클록 신호는 입력되는 구동 회로에 따라, GCK, SCK라고 하는 경우도 있지만, 여기서는 CK를 사용하여 설명한다.
제 1 입력 단자(21), 제 2 입력 단자(22), 및 제 3 입력 단자(23)는 제 1 배선(11) 내지 제 4 배선(14)의 어느 것과 전기적으로 접속된다. 예를 들어, 도 8a에 있어서, 제 1 펄스 출력 회로(10_1)는 제 1 입력 단자(21)가 제 1 배선(11)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 3 배선(13)과 전기적으로 접속된다. 또한, 제 2 펄스 출력 회로(10_2)는 제 1 입력 단자(21)가 제 2 배선(12)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 4 배선(14)과 전기적으로 접속된다.
제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)의 각각은 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23), 제 4 입력 단자(24), 제 5 입력 단자(25), 제 1 출력 단자(26), 제 2 출력 단자(27)를 갖는 것으로 한다(도 8b 참조). 제 1 펄스 출력 회로(10_1)에 있어서, 제 1 입력 단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력된다.
다음에, 펄스 출력 회로의 구체적인 회로 구성의 일례에 대하여 도 8c에서 설명한다.
제 1 펄스 출력 회로(10_1)는 제 1 트랜지스터(31) 내지 제 11 트랜지스터(41)를 갖는다(도 8c 참조). 또한, 상술한 제 1 입력 단자(21) 내지 제 5 입력 단자(25), 및 제 1 출력 단자(26), 제 2 출력 단자(27)에 추가하여 제 1 고전원 전위 VDD가 공급되는 전원선(51), 제 2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터 제 1 트랜지스터(31) 내지 제 11 트랜지스터(41)에 신호, 또는 전원 전위가 공급된다. 여기서, 도 8c의 각 전원선의 전원 전위의 대소 관계는 제 1 고전원 전위 VDD는 제 2 고전원 전위 VCC 이상의 전위로 하고, 제 2 고전원 전위 VCC는 제 3 저전원 전위 VSS보다 큰 전위로 한다. 또한, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는 일정한 간격으로 H레벨과 L레벨을 반복하는 신호이지만, H레벨일 때 VDD이고, L레벨일 때 VSS인 것으로 한다. 또한, 전원선(51)의 전위 VDD를 전원선(52)의 전위 VCC보다 높게 함으로써, 동작에 영향을 주지 않고, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있고, 트랜지스터의 임계 값의 시프트를 저감하고, 열화를 억제할 수 있다.
도 8c에 있어서, 제 1 트랜지스터(31)는 제 1 단자가 전원선(51)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극(아래쪽의 게이트 전극 및 위쪽의 게이트 전극)이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 2 트랜지스터(32)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제 3 트랜지스터(33)는 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다. 제 4 트랜지스터(34)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다. 제 5 트랜지스터(35)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 6 트랜지스터(36)는 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(아래쪽의 게이트 전극 및 위쪽의 게이트 전극)이 제 5 입력 단자(25)에 전기적으로 접속된다. 제 7 트랜지스터(37)는 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 게이트 전극(아래쪽의 게이트 전극 및 위쪽의 게이트 전극)이 제 3 입력 단자(23)에 전기적으로 접속된다. 제 8 트랜지스터(38)는 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(아래쪽의 게이트 전극 및 위쪽의 게이트 전극)이 제 2 입력 단자(22)에 전기적으로 접속된다. 제 9 트랜지스터(39)는 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되고, 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(아래쪽의 게이트 전극 및 위쪽의 게이트 전극)이 전원선(52)에 전기적으로 접속된다. 제 10 트랜지스터(40)는 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속된다. 제 11 트랜지스터(41)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다.
도 8c에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극, 및 제 9 트랜지스터(39)의 제 2 단자의 접속 개소를 노드 A로 한다. 또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자, 및 제 11 트랜지스터(41)의 게이트 전극의 접속 개소를 노드 B로 한다(도 9a 참조).
또한, 박막 트랜지스터란 게이트, 드레인, 및 소스를 포함하는 적어도 3개의 단자를 갖는 소자이고, 드레인 영역과 소스 영역 사이에 채널 영역을 갖고, 드레인 영역과 채널 영역과 소스 영역을 통하여 전류를 흘릴 수 있다. 여기서, 소스와 드레인은 박막 트랜지스터의 구조나 동작 조건 등에 따라 변화하기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기 어렵다. 그래서, 소스 및 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 부르지 않는 경우가 있다. 이 때, 일례로서는, 각각 제 1 단자, 제 2 단자라고 표기하는 경우가 있다.
여기서, 도 9a에 도시한 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍 차트에 대하여 도 9b에 도시한다. 또한, 시프트 레지스터가 주사선 구동 회로인 경우에는, 도 9b 중의 기간(61)은 수직 귀선(歸線) 기간이고, 기간(62)은 게이트 선택 기간에 상당한다.
또한, 도 9a에 도시한 바와 같이, 게이트에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성해 둠으로써 부트스트랩 동작의 전후에 있어서 이하와 같은 이점이 있다.
게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)가 없는 경우에는, 부트스트랩 동작에 의하여 노드 A의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스의 전위가 상승해 가, 제 1 전원 전위 VDD보다 크게 된다. 그리고, 제 1 트랜지스터(31)의 소스가 제 1 단자 측, 즉 전원선(51) 측으로 전환된다. 따라서, 제 1 트랜지스터(31)에 있어서는, 게이트와 소스 사이, 게이트와 드레인 사이 양쪽 모두에 큰 바이어스 전압이 인가되기 때문에 큰 스트레스가 가해져 트랜지스터의 열화의 요인이 될 수 있다. 그래서, 게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성함으로써, 부트스트랩 동작에 의하여 노드 A의 전위는 상승하지만, 제 1 트랜지스터(31)의 제 2 단자의 전위의 상승을 일으키지 않도록 할 수 있다. 즉, 제 9 트랜지스터(39)를 형성함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태의 회로 구성으로 함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압도 작게 할 수 있기 때문에, 스트레스로 인한 제 1 트랜지스터(31)의 열화를 억제할 수 있다.
또한, 제 9 트랜지스터(39)를 형성하는 개소는 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트 사이에 제 1 단자와 제 2 단자를 통하여 접속되도록 형성하는 구성이라면 좋다. 또한, 본 실시형태에서의 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 경우에는, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는, 제 9 트랜지스터(39)를 생략하여도 좋고, 트랜지스터 개수가 삭감되는 이점이 있다.
또한, 제 1 트랜지스터(31) 내지 제 11 트랜지스터(41)의 반도체층으로서 산화물 반도체를 사용함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있고, 온 전류 및 전계 효과 이동도를 높일 수 있고, 열화의 정도를 저감할 수 있기 때문에, 회로 내의 오동작을 저감할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는 비정질 실리콘을 사용한 트랜지스터와 비교하여 게이트 전극에 높은 전위가 인가되는 것에 기인한 트랜지스터의 열화의 정도가 작다. 따라서, 제 2 전원 전위 VCC를 공급하는 전원선에 제 1 전원 전위 VDD를 공급하여도 같은 동작을 얻을 수 있고, 또 회로간을 리드(lead)하는 전원선의 개수를 저감할 수 있기 때문에, 회로의 소형화를 도모할 수 있다.
또한, 제 7 트랜지스터(37)의 게이트 전극에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호는 제 7 트랜지스터(37)의 게이트 전극에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호가 되도록 결선(結線) 관계를 바꾸어도 같은 작용을 갖는다. 또한, 도 9a에 도시한 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38) 양쪽 모두가 온 상태로부터, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 온 상태, 다음에 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태가 됨으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하함으로써 생기는 노드 B의 전위의 저하가 제 7 트랜지스터(37)의 게이트 전극의 전위의 저하, 및 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2회 생긴다. 한편, 도 9a에 도시한 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)의 양쪽 모두가 온 상태로부터 제 7 트랜지스터(37)가 온 상태, 제 8 트랜지스터(38)가 오프 상태, 다음에, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태가 됨으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하함으로써 생기는 노드 B의 전위의 저하를 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인한 1회까지 저감할 수 있다. 따라서, 제 7 트랜지스터(37)의 게이트 전극에 제 3 입력 단자(23)로부터 클록 신호(CK3)가 공급되고, 제 8 트랜지스터(38)의 게이트 전극에 제 2 입력 단자(22)로부터 클록 신호(CK2)가 공급되는 결선 관계로 하는 것이 바람직하다. 왜냐하면, 노드 B의 전위의 변동 횟수가 저감되고, 노이즈를 저감시킬 수 있기 때문이다.
상술한 바와 같이, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위를 L레벨로 유지하는 기간에 노드 B에 정기적으로 H레벨의 신호가 공급되는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
(실시형태 5)
실시형태 3에 기재한 박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 실시형태 3에 기재한 박막 트랜지스터를 구동 회로의 일부분 또는 전체를 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는, 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태인 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것이고, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 형성한 후이며 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit), 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
본 실시형태에서는 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여 도 10a1, 도 10a2, 및 도 10b를 사용하여 설명한다. 도 10a1 및 도 10a2는 제 1 기판(4001) 위에 형성된 실시형태 3에서 기재한 In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터(4010, 4011) 및 액정 소자(4013)를 제 1 기판(4001)과 제 2 기판(4006) 사이에 씰재(4005)로 밀봉한 패널의 상면도이며, 도 10b는 도 10a1 및 도 10a2의 M-N선을 따라 절단한 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록, 씰재(4005)가 형성된다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여, 액정층(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싸인 영역과 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 10a1은 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이고, 도 10a2는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 박막 트랜지스터를 복수 갖고, 도 10b에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성된다.
박막 트랜지스터(4010, 4011)는 In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 실시형태 3에 기재한 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 그리고, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)에는 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 협지한다. 또한, 도시하지 않지만, 컬러 필터는 제 1 기판(4001) 또는 제 2 기판(4006)의 어느 쪽 측에 형성하여도 좋다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플로라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위하여 형성된다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상(Blue Phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정의 온도를 상승시키면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여 5wt% 이상의 키랄제(chiral agent)를 혼합시킨 액정 조성물을 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 10μsec. 이상 100μsec. 이하로 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 본 실시형태는 투과형 액정 표시 장치의 예이지만, 본 발명은 반사형 액정 표시 장치나 반 투과형 액정 표시 장치에 적용할 수도 있다.
또한, 본 실시형태의 액정 표시 장치에서는 기판의 외측(시인 측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층의 순서로 형성하는 예를 기재하지만, 편광판은 기판 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 본 실시형태에서는 박막 트랜지스터의 표면 요철을 저감하고, 또 박막 트랜지스터의 신뢰성을 향상시키기 위하여 실시형태 3에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020, 4021))으로 덮는다. 또한, 보호막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것이고, 치밀한 막이 바람직하다. 보호막은 스퍼터링법을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막을 단층으로 또는 적층하여 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터링법으로 형성하는 예를 기재하지만, 특히 한정되지 않고 다양한 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기서는, 절연층(4020)의 1층째로서 스퍼터링법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
또한, 보호막의 2층째로서 절연층을 형성한다. 여기서는, 절연층(4020)의 2층째로서 스퍼터링법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여 TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 산화물 반도체층의 어닐링(300℃ 이상 400℃ 이하)을 행하여도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(붕소 인 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써 절연층(4021)을 형성하여도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
절연층(4021)의 형성 방법은 특히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯 법, 스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(설비)를 사용할 수 있다. 절연층(4021)을 재료액을 이용하여 형성하는 경우에는, 소성 공정과 동시에 산화물 반도체층의 어닐링(300℃ 이상 400℃ 이하)을 행하여도 좋다. 절연층(4021)의 소성 공정과 산화물 반도체층의 어닐링을 겸함으로써 효율적으로 반도체 장치를 제작할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 함유한 인듐 산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라고 표기함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 함유하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 함유되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4015)이 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통하여 FPC(4018)가 갖는 단자와 전기적으로 접속된다.
또한, 도 10a1, 도 10a2, 및 도 10b에 있어서는, 신호선 구동 회로(4300)를 별도 형성하고, 제 1 기판(4001)에 실장하는 예를 도시하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도로 형성하여 실장하여도 좋다.
도 11은 실시형태 3에 기재한 TFT를 적용하여 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시한 것이다.
도 11은 액정 표시 모듈의 일례이고, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 설치되어 표시 영역이 형성된다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는, 적색, 녹색, 청색의 각 색에 대응한 착색층이 각 화소에 대응하여 설치된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치된다. 광원은 냉음극관(2610)과 반사판(2611)으로 구성되고, 회로 기판(2612)은 플렉시블 배선 기판(2609)에 의하여 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장된다. 또한, 편광판과 액정층은 위상차판을 사이에 두고 적층되어도 좋다.
액정 표시 모듈에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태에 기재한 구성은 다른 실시형태에 기재한 구성을 적절히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 6)
본 실시형태에서는 실시형태 3에 기재한 박막 트랜지스터를 적용한 반도체 장치로서 전자 페이퍼의 예를 설명한다.
도 12는 반도체 장치의 예로서 액티브 매트릭스형 전자 페이퍼를 도시한 것이다. 반도체 장치에 사용되는 박막 트랜지스터(581)로서는 실시형태 3에 기재한 박막 트랜지스터를 적용할 수도 있다.
도 12의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써 표시를 행하는 방법이다.
기판(580)과 기판(596) 사이에 밀봉되는 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층은 제 1 전극층(587)과 절연층(583, 585)에 형성하는 개구에서 접촉되어 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전된다(도 12 참조). 본 실시형태에 있어서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은 박막 트랜지스터(581)와 동일한 기판(580) 위에 형성되는 공통 전위선과 전기적으로 접속된다. 기판(580)과 기판(596) 사이에 배치되는 도전성 입자를 통하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전한 흰 미립자와, 음으로 대전한 검은 미립자를 봉입한 직경 10μm 내지 200μm 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층 사이에 설치되는 마이크로 캡슐은 제 1 전극층과 제 2 전극층에 의하여 전장이 주어지면, 흰 미립자와 검은 미립자가 서로 반대 방향으로 이동하고, 백색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 일반적으로 전자 페이퍼라고 불리고 있다. 전기 영동 표시 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트가 불필요하고, 또한 소비 전력이 작고, 어두운 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않은 경우라도, 한번 표시한 이미지를 유지할 수 있기 때문에, 전파 발신원에서 표시 기능이 딸린 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우라도 표시된 이미지를 보존해 둘 수 있다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시형태에 기재한 구성은 다른 실시형태에 기재한 구성을 적절히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 7)
본 실시형태에서는 실시형태 3에 기재한 박막 트랜지스터를 적용한 반도체 장치로서 발광 표시 장치의 예를 설명한다. 표시 장치를 갖는 표시 소자로서 여기서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 설명한다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 일반적으로 전자는 유기 EL 소자라고 불리고 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 함유하는 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태로부터 기저 상태로 되돌아올 때 발광한다. 이러한 메커니즘 때문에 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다. 또한, 여기서는 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 13은 본 발명을 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시한 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기서는, 실시형태 3에서 기재한 산화물 반도체층(In-Ga-Zn-O계 막)을 채널 형성 영역에 사용하는 n채널형 트랜지스터를 1개의 화소에 2개 사용하는 예를 설명한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404), 및 용량 소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 그 접속 부분을 공통 접속부로 하면 좋다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 또한, 저전원 전위란 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 만족시키는 전위이며, 저전원 전위로서는, 예를 들어, GND, 0V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가함으로써 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 때문에, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순방향 임계 값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는 구동용 트랜지스터(6402)가 충분히 온하는지 오프하는지의 2가지 상태가 되도록 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 때문에, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는 (전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행하는 경우에도, 신호의 입력을 상이하게 함으로써 도 13과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우에는, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 임계 값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 비디오 신호를 입력함으로써 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위하여 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려 아날로그 계조 구동을 행할 수 있다.
또한, 도 13에 도시한 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 13에 도시한 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
다음에, 발광 소자의 구성에 대하여 도 14a 내지 도 14c를 사용하여 설명한다. 여기서는, 구동용 TFT가 N형인 경우를 예로 들어 화소의 단면 구조에 대하여 설명한다. 도 14a 내지 도 14c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는 실시형태 3에서 기재한 박막 트랜지스터와 마찬가지로 제작할 수 있고, In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위하여 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과 반대 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 본 발명의 화소 구성은 어느 사출 구조의 발광 소자에나 적용할 수 있다.
하면 사출 구조의 발광 소자에 대하여 도 14a를 사용하여 설명한다.
구동용 TFT(7011)가 N형이며, 발광 소자(7012)로부터 방출되는 빛이 제 1 전극(7013) 측으로 사출되는 경우의 화소의 단면도를 도시한다. 도 14a에서는 구동용 TFT(7011)의 드레인 전극층과 전기적으로 접속된 가시광에 대한 투광성을 갖는 도전막(7017) 위에 발광 소자(7012)의 제 1 전극(7013)이 형성되고, 제 1 전극(7013) 위에 EL층(7014), 제 2 전극(7015)이 순차적으로 적층된다.
가시광에 대한 투광성을 갖는 도전막(7017)으로서는, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐주석 산화물, 인듐아연 산화물, 산화실리콘을 첨가한 인듐주석 산화물 등의 가시광에 대한 투광성을 갖는 도전막을 사용할 수 있다.
또한, 발광 소자의 제 1 전극(7013)에는 다양한 재료를 사용할 수 있다. 예를 들어, 제 1 전극(7013)을 음극으로서 사용하는 경우에는, 일 함수가 작은 재료, 구체적으로는, 예를 들어, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 함유하는 합금(Mg:Ag, Al:Li 등) 외, Yb나 Er 등의 희토류 금속 등이 바람직하다. 도 14a에서는 제 1 전극(7013)의 막 두께는 가시광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어, 20nm의 막 두께를 갖는 알루미늄막을 제 1 전극(7013)으로서 사용한다.
또한, 가시광에 대한 투광성을 갖는 도전막과 알루미늄막을 적층 형성한 후, 선택적으로 에칭하여 가시광에 대한 투광성을 갖는 도전막(7017)과 제 1 전극(7013)을 형성하여도 좋고, 이 경우에는, 같은 마스크를 사용하여 에칭할 수 있으므로 바람직하다.
또한, 제 1 전극(7013)의 주연부는 격벽(7019)으로 덮는다. 격벽(7019)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7019)은 제 1 전극(7013) 위에 개구부를 갖고 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 특히 감광성 수지 재료를 사용하여 형성하는 것이 바람직하다. 격벽(7019)으로서 감광성 수지 재료를 사용하는 경우에는 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 제 1 전극(7013) 및 격벽(7019) 위에 형성하는 EL층(7014)은 적어도 발광층을 포함하면 좋고, 단수 층으로 구성되어도 좋고, 복수 층이 적층되어 구성되어도 좋다. EL층(7014)이 복수 층으로 구성되는 경우에는, 음극으로서 기능하는 제 1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다.
또한, 상기 적층 순서에 한정되지 않고, 제 1 전극(7013)을 양극으로서 기능시키고, 제 1 전극(7013) 위에 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하여도 좋다. 다만, 소비 전력을 비교하면, 제 1 전극(7013)을 음극으로서 기능시키고, 제 1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층하는 것이 구동 회로부의 전압 상승을 억제할 수 있고, 소비 전력을 적게 할 수 있어 바람직하다.
또한, EL층(7014) 위에 형성하는 제 2 전극(7015)에는 다양한 재료를 사용할 수 있다. 예를 들어, 제 2 전극(7015)을 양극으로서 사용하는 경우에는, 일 함수가 큰 재료(구체적으로는 4.0eV 이상), 예를 들어, ZrN, Ti, W, Ni, Pt, Cr 등이나 ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 또한, 제 2 전극(7015) 위에 차폐막(7016)으로서, 예를 들어, 빛을 차광하는 금속, 빛을 반사하는 금속 등을 사용한다. 본 실시형태에서는 제 2 전극(7015)으로서 ITO막을 사용하고, 차폐막(7016)으로서 Ti막을 사용한다.
제 1 전극(7013) 및 제 2 전극(7015)으로 발광층을 포함하는 EL층(7014)을 끼운 영역이 발광 소자(7012)에 상당한다. 도 14a에 도시한 소자 구조의 경우에는, 발광 소자(7012)로부터 방출되는 빛은 화살표로 도시된 바와 같이 제 1 전극(7013) 측으로 사출된다.
도 14a에 있어서, 발광 소자(7012)로부터 방출되는 빛은 컬러 필터층(7033)을 통과하여 절연층(7032b), 산화물 절연층(7032a), 게이트 절연층(7031), 및 기판(7030)을 통과하여 사출된다.
컬러 필터층(7033)은 잉크젯 법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술을 사용한 에칭법 등으로 형성한다.
또한, 컬러 필터층(7033)은 오버 코트층(7034)으로 덮이고, 또한, 보호 절연층(7035)으로 덮인다. 또한, 도 14a에서는 오버 코트층(7034)은 얇은 막 두께로 도시하지만, 오버 코트층(7034)은 아크릴 수지 등의 수지 재료를 사용하여 형성되고, 컬러 필터층(7033)에 기인하는 요철을 평탄화하는 기능을 갖는다.
또한, 보호 절연층(7035) 및 절연층(7032)에 형성되고, 또 드레인 전극층에 도달되는 콘택트 홀은 격벽(7019)과 중첩되는 위치에 배치한다.
다음에, 양면 사출 구조의 발광 소자에 대하여 도 14b를 사용하여 설명한다.
도 14b에서는 기판(7040) 위에 형성된 구동용 TFT(7021)의 드레인 전극층과 전기적으로 접속된 가시광에 대한 투광성을 갖는 도전막(7027) 위에 발광 소자(7022)의 제 1 전극(7023)이 형성되고, 제 1 전극(7023) 위에 EL층(7024), 제 2 전극(7025)이 순차로 적층된다.
가시광에 대한 투광성을 갖는 도전막(7027)으로서는, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐주석 산화물, 인듐아연 산화물, 산화실리콘을 첨가한 인듐주석 산화물 등의 가시광에 대한 투광성을 갖는 도전성 도전막을 사용할 수 있다.
또한, 제 1 전극(7023)에는 다양한 재료를 사용할 수 있다. 예를 들어, 제 1 전극(7023)을 음극으로서 사용하는 경우에는, 일 함수가 작은 재료, 구체적으로는, 예를 들어, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 함유하는 합금(Mg:Ag, Al:Li 등) 외, Yb나 Er 등의 희토류 금속 등이 바람직하다. 본 실시형태에서는 제 1 전극(7023)을 음극으로서 사용하고, 그 막 두께는 가시광을 투과하는 정도(바람직하게는 5nm 내지 30nm)로 한다. 예를 들어, 20nm의 막 두께를 갖는 알루미늄막을 제 1 전극(7023)으로서 사용한다.
또한, 가시광에 대한 투광성을 갖는 도전막과 알루미늄막을 적층 형성한 후, 선택적으로 에칭하여 가시광에 대한 투광성을 갖는 도전막(7027)과 제 1 전극(7023)을 형성하여도 좋고, 이 경우에는, 같은 마스크를 사용하여 에칭할 수 있으므로 바람직하다.
또한, 제 1 전극(7023)의 주연부는 격벽(7029)으로 덮는다. 격벽(7029)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7029)은 제 1 전극(7023) 위에 개구부를 갖고 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 특히 감광성 수지 재료를 사용하여 형성하는 것이 바람직하다. 격벽(7029)으로서 감광성 수지 재료를 사용하는 경우에는 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 제 1 전극(7023) 및 격벽(7029) 위에 형성하는 EL층(7024)은 적어도 발광층을 포함하면 좋고, 단수 층으로 구성되어도 좋고, 복수 층이 적층되어 구성되어도 좋다. EL층(7024)이 복수 층으로 구성되는 경우에는, 음극으로서 기능하는 제 1 전극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다.
또한, 상기 적층 순서에 한정되지 않고, 제 1 전극(7023)을 양극으로서 사용하고, 양극 위에 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하여도 좋다. 다만, 소비 전력을 비교하면, 제 1 전극(7023)을 음극으로서 사용하고, 음극 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층하는 것이 소비 전력을 적게 할 수 있어 바람직하다.
또한, EL층(7024) 위에 형성하는 제 2 전극(7025)에는 다양한 재료를 사용할 수 있다. 예를 들어, 제 2 전극(7025)을 양극으로서 사용하는 경우에는, 일 함수가 큰 재료, 예를 들어, ITO, IZO, ZnO 등의 투명 도전성 재료를 바람직하게 사용할 수 있다. 본 실시형태에서는 제 2 전극(7025)을 양극으로서 사용하고, 산화실리콘을 함유한 ITO막을 형성한다.
제 1 전극(7023) 및 제 2 전극(7025)으로 발광층을 포함하는 EL층(7024)을 끼운 영역이 발광 소자(7022)에 상당한다. 도 14b에 도시한 소자 구조의 경우에는, 발광 소자(7022)로부터 방출되는 빛은 화살표로 도시된 바와 같이 제 2 전극(7025)측과 제 1 전극(7023) 측의 양쪽으로 사출된다.
도 14b에 있어서, 발광 소자(7022)로부터 제 1 전극(7023) 측으로 방출되는 한쪽의 빛은 컬러 필터층(7043)을 통과하여 절연층(7042b), 산화물 절연층(7042a), 게이트 절연층(7041), 및 기판(7040)을 통과하여 사출된다.
컬러 필터층(7043)은 잉크젯 법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술을 사용한 에칭법 등으로 형성한다.
또한, 컬러 필터층(7043)은 오버 코트층(7034)으로 덮이고, 또한, 보호 절연층(7035)으로 덮인다.
또한, 보호 절연층(7045) 및 절연층(7042)에 형성되고, 또 드레인 전극층에 도달되는 콘택트 홀은 격벽(7029)과 중첩되는 위치에 배치한다.
다만, 양면 사출 구조의 발광 소자를 사용함으로써 양쪽 모두의 표시 면을 풀 컬러 표시로 하는 경우에는, 제 2 전극(7025) 측으로부터 방출되는 빛은 컬러 필터층(7043)을 통과하지 않으므로, 별도 컬러 필터층을 구비한 밀봉 기판을 제 2 전극(7025) 위쪽에 형성하는 것이 바람직하다.
다음에, 상면 사출 구조의 발광 소자에 대하여 도 14c를 사용하여 설명한다.
도 14c에 구동용 TFT인 TFT(7001)가 N형이며, 발광 소자(7002)로부터 방출되는 빛이 제 2 전극(7005) 측으로 사출되는 경우의 화소의 단면도를 도시한다. 도 14c에서는 구동용 TFT(7001)의 드레인 전극층과 전기적으로 접속된 발광 소자(7002)의 제 1 전극(7003)이 형성되고, 제 1 전극(7003) 위에 EL층(7004), 제 2 전극(7005)이 순차로 적층된다.
또한, 제 1 전극(7003)에는 다양한 재료를 사용할 수 있다. 예를 들어, 제 1 전극(7003)을 음극으로서 사용하는 경우에는, 일 함수가 작은 재료, 구체적으로는, 예를 들어, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 함유하는 합금(Mg:Ag, Al:Li 등) 외 Yb나 Er 등의 희토류 금속 등이 바람직하다.
또한, 제 1 전극(7003)의 주연부는 격벽(7009)으로 덮는다. 격벽(7009)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7009)은 제 1 전극(7003) 위에 개구부를 갖고 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 특히 감광성 수지 재료를 사용하여 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성 수지 재료를 사용하는 경우에는 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 제 1 전극(7003) 및 격벽(7009) 위에 형성하는 EL층(7004)은 적어도 발광층을 포함하면 좋고, 단수 층으로 구성되어도 좋고, 복수 층이 적층되어 구성되어도 좋다. EL층(7004)이 복수 층으로 구성되는 경우에는, 음극으로서 사용하는 제 1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다.
또한, 상기 적층 순서에 한정되지 않고, 양극으로서 사용하는 제 1 전극(7003) 위에 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하여도 좋다.
도 14c에서는 Ti막, 알루미늄막, Ti막의 순서로 적층한 적층막 위에 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하고, 그 위에 Mg: Ag 합금 박막과 ITO의 적층을 형성한다.
다만, 구동용 TFT(7001)가 N형인 경우에는, 제 1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층하는 것이 구동 회로의 전압 상승을 억제할 수 있고, 소비 전력을 적게 할 수 있기 때문에 바람직하다.
제 2 전극(7005)은 가시광에 대한 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐주석 산화물, 인듐아연 산화물, 산화실리콘을 첨가한 인듐주석 산화물 등의 가시광에 대한 투광성을 갖는 도전성 도전막을 사용하여도 좋다.
제 1 전극(7003) 및 제 2 전극(7005)으로 발광층을 포함하는 EL층(7004)을 끼운 영역이 발광 소자(7002)에 상당한다. 도 14c에 도시한 화소의 경우에는, 발광 소자(7002)로부터 방출되는 빛은 화살표로 도시된 바와 같이 제 2 전극(7005) 측으로 사출된다.
또한, 도 14c에 있어서, 구동용 TFT(7001)의 드레인 전극층은 산화물 절연층(7052a), 보호 절연층(7052b), 절연층(7053), 및 절연층(7055)에 형성된 콘택트 홀을 통하여 제 1 전극(7003)과 전기적으로 접속된다. 평탄화 절연층(7053)은 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 수지 재료를 사용할 수 있다. 또한, 상기 수지 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(붕소 인 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연층(7053)을 형성하여도 좋다. 평탄화 절연층(7053)의 형성법은 특히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥 스프레이 도포, 액적 토출법(잉크젯 법, 스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(설비)를 사용할 수 있다.
또한, 제 1 전극(7003)과 인접된 화소의 제 1 전극(7008)을 절연하기 위하여 격벽(7009)을 형성한다.
또한, 도 14c의 구조에 있어서 풀 컬러 표시를 행하는 경우에는, 예를 들어, 발광 소자(7002)를 녹색 발광 소자로서 사용하고, 인접된 한 쪽의 발광 소자를 적색 발광 소자로서 사용하고, 다른 쪽의 발광 소자를 청색 발광 소자로서 사용한다. 또한, 3종류의 발광 소자뿐만 아니라 백색 소자를 추가한 4종류의 발광 소자를 사용하여 풀 컬러 표시할 수 있는 발광 표시 장치를 제작하여도 좋다.
또한, 도 14c의 구조에 있어서는, 배치하는 복수의 발광 소자를 모두 백색 발광 소자로 하고 발광 소자(7002) 위쪽에 컬러 필터 등을 갖는 밀봉 기판을 배치하는 구성으로 함으로써 풀 컬러 표시할 수 있는 발광 표시 장치를 제작하여도 좋다. 백색 등의 단색의 발광을 나타내는 재료를 형성하고 컬러 필터나 색 변환층을 조합함으로써 풀 컬러 표시를 행할 수 있다.
물론 단색 발광의 표시를 행하여도 좋다. 예를 들어, 백색 발광을 사용하여 조명 장치를 형성하여도 좋고, 단색 발광을 사용하여 에어리어 컬러형 발광 장치를 형성하여도 좋다.
또한, 필요하면, 원편광판 등의 편광 필름 등의 광학 필름을 형성하여도 좋다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 기재하지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 기재하지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되는 구성이어도 좋다.
또한, 본 실시형태에서 기재한 반도체 장치는 도 14a 내지 도14c에 도시한 구성에 한정되지 않고, 본 발명의 기술적 사상에 의거하는 각종 변형이 가능하다.
다음에, 실시형태 3에 기재한 박막 트랜지스터를 적용한 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여 도 15a 및 도 15b를 사용하여 설명한다. 도 15a는 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를 제 2 기판과의 사이에 씰재에 의하여 밀봉한 패널의 상면도이고, 도 15b는 도 15a의 H-I선을 따라 절단한 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 형성된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여 충전재(4507)와 함께 밀봉된다. 이와 같이, 외기에 노출되지 않도록 기밀성이 높고 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버 재료로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 복수의 박막 트랜지스터를 갖고, 도 15b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는 In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 실시형태 3에 기재한 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
절연층(4544) 위에서 구동 회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 도전층(4540)이 형성된다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 형성함으로써 BT 시험 전후에 있어서의 박막 트랜지스터(4509)의 임계 값 전압의 변화량을 저감할 수 있다. 또한, 도전층(4540)은 전위가 박막 트랜지스터(4509)의 게이트 전극층과 같아도 좋고 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4540)의 전위가 GND, 0V, 또는 플로팅 상태라도 좋다.
부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 기재한 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 빛의 방향 등에 맞추어 발광 소자(4511)의 구성을 적절히 바꿀 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막, 또는 유기 폴리 실록산을 사용하여 형성한다. 격벽(4520)은 제 1 전극층(4517) 위에 개구부를 갖고 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 특히 감광성 재료를 사용하여 형성하는 것이 바람직하다.
전계 발광층(4512)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되어 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4515)이 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4515)은 이방성 도전막(4519)을 통하여 FPC(4518a)가 갖는 단자와 전기적으로 접속된다.
발광 소자(4511)로부터 빛을 추출하는 방향에 위치하는 제 2 기판은 가시광에 대하여 투광성을 가져야 한다. 이 경우에는, 유리 판, 플라스틱 판, 폴리에스테르 필름, 또는 아크릴 필름과 같은 가시광에 대한 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외에 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐부티랄), 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시형태는 충전재로서 질소를 사용하였다.
또한, 필요하면, 발광 소자의 사출 면에 편광판, 또는 원편광판(타원편광판을 포함함), 위상차판(λ/4 파장판, λ/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산하여 눈부심을 저감할 수 있는 안티글래어 처리를 실시할 수 있다.
신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의하여 형성된 구동 회로로 실장되어도 좋다. 또한, 신호선 구동 회로만 또는 신호선 구동 회로의 일부분만, 또는 주사선 구동 회로만 또는 주사선 구동 회로의 일부분만을 별도 형성하여 실장하여도 좋고, 본 실시형태는 도 15a 및 도 15b의 구성에 한정되지 않는다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
또한, 본 실시형태에 기재한 구성은 다른 실시형태에 기재한 구성을 적절히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 8)
실시형태 3에 기재한 박막 트랜지스터를 적용한 반도체 장치는 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 모든 분야의 전자기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 16a 내지 도 17에 도시한다.
도 16a는 전자 페이퍼로 제작된 포스터(2631)를 도시한 것이다. 광고 매체가 종이의 인쇄물인 경우에는 사람들이 광고를 직접 교환하지만, 전자 페이퍼를 사용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정한 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 16b는 전차 등의 탈 것류의 차내 광고(2632)를 도시한 것이다. 광고 매체가 종이의 인쇄물인 경우에는 사람들이 광고를 직접 교환하지만, 전자 페이퍼를 사용하면 일손이 덜 필요하고 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정한 화상을 얻을 수 있다. 또한, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 17은 전자 서적의 일례를 도시한 것이다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체가 되어, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의하여 종이로 이루어진 서적과 같이 동작할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 17에서는 표시부(2705))에 문장을 표시하고, 왼쪽의 표시부(도 17에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 17에는 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
또한, 본 실시형태에 기재한 구성은 다른 실시형태에 기재한 구성을 적절히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 9)
실시형태 3에 기재한 박막 트랜지스터를 사용한 반도체 장치는 다양한 전자기기(게임기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 18a는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)는 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 조작할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자간끼리 등)의 정보 통신을 행할 수도 있다.
도 18b는 디지털 포토 프레임의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등을 사용하여 촬영한 화상 데이터를 표시시킴으로써 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은 표시부와 동일 면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상의 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 19a는 휴대형 게임기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐할 수 있도록 연결된다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도 19a에 도시한 휴대형 게임기는 그 외 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888; 힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함한 것), 마이크로 폰(9889)) 등을 구비한다. 물론, 휴대형 게임기의 구성은 상술한 것에 한정되지 않고, 적어도 본 발명에 따른 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 형성된 구성으로 할 수 있다. 도 19a에 도시한 휴대형 게임기는 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선 통신하여 정보를 공유하는 기능을 갖는다. 또한, 도 19a에 도시한 휴대형 게임기가 갖는 기능은 상술한 기능에 한정되지 않고 다양한 기능을 가질 수 있다.
도 19b는 대형 게임기인 슬롯 머신의 일례를 도시한 것이다. 슬롯 머신(9900)은 케이스(9901)에 표시부(9903)가 내장된다. 또한, 슬롯 머신(9900)은 그 외 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은 상술한 내용에 한정되지 않고, 적어도 본 발명에 따른 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 형성된 구성으로 할 수 있다.
도 20a는 휴대 전화기의 일례를 도시한 것이다. 휴대 전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외에 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크로폰(1006) 등을 구비한다.
도 20a에 도시한 휴대 전화기(1000)는 표시부(1002)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 전화를 거는 조작, 또는 메일을 작성하는 조작 등은 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3가지 모드가 있다. 제 1 모드는 화상의 표시가 주된 표시 모드이며, 제 2 모드는 문자 등의 정보 입력이 주된 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2가지 모드가 혼합한 표시+입력 모드이다.
예를 들어, 전화를 걸거나 또는 메일을 작성하는 경우에는, 표시부(1002)를 문자의 입력이 주된 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우에는, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 설치함으로써, 휴대 전화기(1000)의 방향(세로인지 가로인지)을 판단하여 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드는 표시부(1002)를 터치하거나 또는 케이스(1001)의 조작 버튼(1003)을 조작함으로써 전환된다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환되도록 할 수도 있다. 예를 들어, 표시부에 표시되는 화상 신호가 동영상 데이터라면 표시 모드로 전환되고, 텍스트 데이터라면 입력 모드로 전환된다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서에 의하여 검출되는 신호를 검지하여 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는 화면 모드를 입력 모드에서 표시 모드로 전환되도록 제어하여도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락으로 터치하여 장문(掌紋)이나 지문(指紋) 등을 촬상함으로써 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광(近赤外光)을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥(靜脈), 손바닥 정맥 등을 촬상할 수도 있다.
도 20b도 휴대 전화기의 일례이다. 도 20b의 휴대 전화기는 케이스(9411)에 표시부(9412) 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크로폰(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 갖고, 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)와 화살표로 도시된 2방향으로 탈착할 수 있다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축끼리 부착할 수도 있고, 표시 장치(9410)와 통신 장치(9400)의 장축끼리 부착할 수 있다. 또한, 표시 기능만이 필요한 경우에는, 통신 장치(9400)에서 표시 장치(9410)를 분리하여 표시 장치(9410)를 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의하여 화상 또는 입력 정보를 수수(授受)할 수 있고, 각각 충전 가능한 배터리를 갖는다.
또한, 본 실시형태에 기재한 구성은 다른 실시형태에 기재한 구성을 적절히 조합하여 사용할 수 있는 것으로 한다.
300: 소결체 320: 백킹 플레이트
321: 장착부 340: 포장체
400: 성막실

Claims (8)

  1. 피장착부로의 장착부를 갖는 백킹 플레이트(backing plate)와;
    상기 백킹 플레이트에 고정된 소결체와;
    상기 장착부를 덮지 않고 상기 소결체를 내포하도록 상기 백킹 플레이트에 장착되는 포장체를 포함하고,
    상기 포장체의 내측이 건조 기체로 충전되는, 포장된 스퍼터링용 타깃.
  2. 제 1 항에 있어서,
    상기 포장체의 내측이 노점(露点) -40℃ 이하의 기체로 충전되는, 포장된 스퍼터링용 타깃.
  3. 제 1 항에 있어서,
    상기 소결체가 금속 산화물을 포함하는, 포장된 스퍼터링용 타깃.
  4. 제 3 항에 있어서,
    상기 금속 산화물이 인듐, 갈륨, 및 아연을 포함하는, 포장된 스퍼터링용 타깃.
  5. 제 1 항에 있어서,
    상기 소결체가 금속을 포함하는, 포장된 스퍼터링용 타깃.
  6. 제 5 항에 있어서,
    상기 금속이 Al, Cu, Cr, Ta, Ti, Mo, 또는 W 중의 적어도 하나를 포함하는, 포장된 스퍼터링용 타깃.
  7. 노점 -40℃ 이하의 건조된 분위기하에서 피장착부로의 장착부를 갖는 백킹 플레이트에 소결체를 고정하는 단계와;
    노점 -40℃ 이하의 건조된 분위기하에서 상기 장착부를 덮지 않고 상기 소결체를 내포하도록 상기 백킹 플레이트에 포장체를 장착하는 단계를 포함하는, 스퍼터링용 타깃의 포장 방법.
  8. 노점 -40℃ 이하의 건조된 분위기하에서 피장착부로의 장착부를 덮지 않고 타깃 재료를 포장체에 수납하는 단계와;
    상기 포장체에 수납된 상기 타깃 재료를 성막 장치의 성막실의 상기 피장착부에 장착하는 단계와;
    상기 성막실을 배기하는 단계와;
    상기 배기 단계 후 상기 성막실의 상기 포장체를 개봉하는 단계를 포함하는, 포장된 스퍼터링용 타깃의 장착 방법.
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