KR20110050868A - Apparatus for inspecting mark on defective chip of semiconductor wafer and method of the same - Google Patents

Apparatus for inspecting mark on defective chip of semiconductor wafer and method of the same Download PDF

Info

Publication number
KR20110050868A
KR20110050868A KR1020090107431A KR20090107431A KR20110050868A KR 20110050868 A KR20110050868 A KR 20110050868A KR 1020090107431 A KR1020090107431 A KR 1020090107431A KR 20090107431 A KR20090107431 A KR 20090107431A KR 20110050868 A KR20110050868 A KR 20110050868A
Authority
KR
South Korea
Prior art keywords
mark
marking
control unit
chip
defective chip
Prior art date
Application number
KR1020090107431A
Other languages
Korean (ko)
Inventor
이동건
길용균
박용수
Original Assignee
에이엘티 세미콘(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이엘티 세미콘(주) filed Critical 에이엘티 세미콘(주)
Priority to KR1020090107431A priority Critical patent/KR20110050868A/en
Publication of KR20110050868A publication Critical patent/KR20110050868A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

PURPOSE: A device and method for inspecting a defective chip mark of a semiconductor wafer are provided to inspect mark state and mark a defective chip by comparing images before and after marking through image processing. CONSTITUTION: A mark unit(20) marks a defective chip of a semiconductor wafer. An image pickup unit(30) picks up the image of the defective chip of the wafer. A marking controller(41) controls the mark unit based on information generated in a chip test process of the semiconductor wafer. A mark inspection controller(42) controls the image pickup unit to pick up the images before and after the defective chip is marked. A display unit(50) displays the information of the mark inspection controller and the marking controller.

Description

반도체 웨이퍼 불량칩 마크 검사 장치 및 방법{APPARATUS FOR INSPECTING MARK ON DEFECTIVE CHIP OF SEMICONDUCTOR WAFER AND METHOD OF THE SAME}Apparatus and method for inspecting bad chip marks of semiconductor wafers {APPARATUS FOR INSPECTING MARK ON DEFECTIVE CHIP OF SEMICONDUCTOR WAFER AND METHOD OF THE SAME}

본 발명은 반도체 장비에 관한 것으로, 보다 상세하게는 반도체 웨이퍼의 칩 테스트 공정 후 불량칩에 대한 마킹 및 마크 상태를 실시간 검사할 수 있는 반도체 웨이퍼 불량칩 마크 검사 장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor equipment, and more particularly, to a semiconductor wafer defect chip mark inspection apparatus and method capable of real-time inspection of marking and mark status of a defect chip after a chip test process of a semiconductor wafer.

일반적으로 반도체 소자의 제조 시 기판으로 주로 사용되는 반도체 웨이퍼(wafer)는 고순도 다결정 실리콘을 제조한 후, 쵸크랄스키(Czochralski: CZ) 결정성장법 또는 플로팅 존(floating-zone: FZ) 결정성장법 등에 따라 다결정 실리콘으로부터 단결정을 성장시켜 단결정 실리콘 봉을 생산하고 이를 얇게 절단하여 원형의 판 형태로 제조된다. 이와 같이 제조된 반도체 웨이퍼 상에 칩들을 실장하여 반도체 소자를 생산하게 된다.In general, a semiconductor wafer mainly used as a substrate in the manufacture of a semiconductor device is made of Czochralski (CZ) crystal growth method or floating-zone (FZ) crystal growth method after fabricating high purity polycrystalline silicon. Single crystals are grown from polycrystalline silicon to produce single crystal silicon rods, and are thinly cut to form a circular plate. The semiconductor devices are manufactured by mounting chips on the semiconductor wafer manufactured as described above.

가공이 완료된 반도체 웨이퍼의 칩은 전기적 테스트 공정을 통해 양품칩과 불량품칩으로 판명된다. 양품/불량품칩으로 판명된 웨이퍼의 칩들 중 불량칩을 식별하기 위하여 마킹 장치를 이용하여 불량칩에 마킹하게 된다. 이때, 불량칩에 마킹되는 마크 상태를 검사하게 되는데, 종래에는 작업자가 육안을 통해 마크 상태를 검사하므로 마크 검사의 정확도가 떨어지고, 마크액 부족이나 마킹 장치의 오동작으로 인해 마킹 불량이 발생하는 문제가 있다.The processed semiconductor wafer chips are identified as good chips and defective chips through an electrical test process. In order to identify a defective chip among the chips of the wafer which is found to be a good / bad chip, a marking device is used to mark the defective chip. At this time, the mark state marked on the bad chip is inspected. In the related art, the operator inspects the mark state with the naked eye, so that the accuracy of the mark inspection decreases, and there is a problem that the marking defect occurs due to lack of mark liquid or malfunction of the marking device. have.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 웨이퍼의 불량칩의 마킹 전후 촬상 이미지를 이미지 프로세싱을 통해 비교하여 불량칩에 대한 마킹과 동시에 마크 상태를 실시간 검사할 수 있는 반도체 웨이퍼 불량칩 마크 검사 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and compares the before and after captured image of the defective chip of the semiconductor wafer through image processing to compare the marking of the defective chip and at the same time the semiconductor wafer defect Its purpose is to provide a chip mark inspection apparatus.

본 발명의 다른 목적은 불량칩에 대한 마크의 유무, 크기 및 마크 영역외 마킹 등 마크 상태를 카메라를 통해 실시간 검사할 수 있는 반도체 웨이퍼 불량칩 마크 검사 방법을 제공하는데 있다.Another object of the present invention is to provide a semiconductor wafer defect chip mark inspection method capable of real-time inspection of the state of the mark, such as whether there is a mark for the defective chip, the size and marking outside the mark area through a camera.

본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 웨이퍼 불량칩 마크 검사 장치는, 반도체 웨이퍼의 불량칩을 마킹하는 마크부, 상기 웨이퍼의 불량칩을 촬상하는 촬상부, 반도체 웨이퍼의 칩 테스트 공정에서 생성된 양품 불량 정보를 기초하여 상기 마크부를 제어하는 마킹 제어부, 및 상기 마킹 제어부와 통신하며 상기 불량칩의 마킹 전후 이미지를 촬상하도록 상기 촬상부를 제어하고 상기 불량칩의 마킹 전후의 촬상 이미지를 비교하여 마크 상태를 실시간 검사한 결과를 상기 마킹 제어부에 전송하는 마크검사 제어부를 포함할 수 있다.In order to achieve the above object, a semiconductor wafer defective chip mark inspection device according to an embodiment of the present invention includes a mark portion for marking a defective chip of a semiconductor wafer, an imaging unit for imaging a defective chip of the wafer, and a chip test of a semiconductor wafer. A marking control unit for controlling the mark unit based on the defective product information generated in the process, and a control unit to communicate with the marking control unit and to capture an image before and after the marking of the defective chip, and to capture the captured image before and after the marking of the defective chip. It may include a mark inspection control unit for comparing the result of the real-time inspection of the mark state to the marking control unit in comparison.

여기서, 상기 마크검사 제어부는 상기 불량칩의 마킹 전후의 촬상 이미지를 이미지 프로세싱을 통해 비교하여 상기 불량칩에 대한 마크의 유무, 크기 및 마킹 영역외 마크를 실시간 검사할 수 있다.Here, the mark inspection control unit may compare the captured image before and after the marking of the defective chip through image processing to inspect the mark on the defective chip, the size and the mark outside the marking area in real time.

본 발명의 반도체 웨이퍼 불량칩 마크 검사 장치는, 상기 마킹 제어부 및 상기 마크검사 제어부의 정보를 각각 디스플레이 하는 제 1 디스플레이부 및 제 2 디스플레이부를 더 포함할 수 있다.The semiconductor wafer defect chip mark inspection apparatus of the present invention may further include a first display unit and a second display unit that display information of the marking control unit and the mark inspection control unit, respectively.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 웨이퍼 불량칩 마크 검사 방법은, 프로버가 반도체 웨이퍼의 불량칩을 마크부에 이동시켜 마킹 준비를 완료하는 단계, 마크검사 제어부가 촬상부에 명령을 주어 상기 불량칩의 마킹 전 이미지를 촬상하는 단계, 마킹 제어부가 상기 마크부에 명령을 주어 반도체 웨이퍼의 칩 테스트 공정에서 생성된 양품 불량 정보를 기초하여 상기 불량칩을 마킹하는 단계, 상기 마크검사 제어부가 상기 촬상부에 명령을 주어 상기 불량칩의 마킹 후 이미지를 촬상하는 단계, 상기 마크검사 제어부가 상기 불량칩의 마킹 전후의 촬상 이미지를 비교하여 마크 상태를 검사하는 단계, 및 상기 마킹 제어부는 마크 검사 결과를 기초하여 상기 마크부에 명령을 주어 상기 불량칩에 대한 마킹을 완료하는 단계를 포함할 수 있다.In the semiconductor wafer bad chip mark inspection method according to an embodiment of the present invention for achieving the above object, the prober moves the bad chip of the semiconductor wafer to the mark portion to complete the marking preparation, the mark inspection controller is the image pickup unit Imaging an image before marking the defective chip by giving a command to the marking controller, and giving a mark to the mark to mark the defective chip based on the defective product information generated in the chip test process of the semiconductor wafer; A mark inspection control unit commanding the imaging unit to capture an image after marking the defective chip, and the mark inspection control unit inspecting a mark state by comparing the captured image before and after marking the defective chip, and the marking The control unit gives a command to the mark unit based on the mark inspection result to complete the marking of the defective chip. It may include.

여기서, 상기 마크 검사 단계에서, 상기 마크검사 제어부는 상기 불량칩의 마킹 전후의 촬상 이미지를 이미지 프로세싱을 통해 비교하여 상기 불량칩에 대한 마크의 유무, 크기 및 마킹 영역외 마크를 실시간 검사하는 것을 특징으로 한다.Here, in the mark inspection step, the mark inspection control unit compares the captured image before and after the marking of the defective chip through image processing, and performs real-time inspection of marks, marks, and marks outside the marking area of the defective chip. It is done.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있 다.Specific details of other embodiments are included in the detailed description and drawings.

상기한 바와 같은 본 발명은 반도체 웨이퍼의 불량칩의 마킹 전후 촬상 이미지를 이미지 프로세싱을 통해 비교하여 불량칩에 대한 마킹과 동시에 마크 상태를 실시간 검사할 수 있다. 즉, 본 발명은 기존의 마킹 장치에 마크 검사를 추가해서 마크의 유무, 크기 및 마크 영역외 마크를 카메라로 촬상하여 마크의 상태를 실시간 검사함으로써, 마킹 장치의 오동작이나 마크액 부족으로 인한 마크 품질에 문제가 될 수 있는 요인을 사전에 방지하여 마크에 대한 안정적인 품질을 보증하는 효과가 있다. As described above, the present invention can compare the captured images before and after the marking of the defective chip of the semiconductor wafer through image processing, thereby real-time inspection of the mark state and marking of the defective chip. That is, in the present invention, by adding a mark inspection to an existing marking apparatus and capturing the presence or absence of the mark, the mark, and the mark outside the mark region with a camera, the mark quality is caused by a malfunction of the marking apparatus or a lack of the mark liquid. It is effective to guarantee the stable quality of the mark by preventing the factors that can be a problem in advance.

또한, 카메라를 이용하여 불량칩의 마킹 전후 이미지를 캡쳐해서 이미지 프로세싱 기법을 사용하기 때문에 반도체 웨이퍼 칩의 상태에 따라 애매한 마크 패턴의 이미지를 카메라가 인식을 못하는 실패 빈도 개선 알고리즘을 프로그램에 적용할 수 있다. In addition, by using the camera to capture the image before and after the marking of the bad chip, and use the image processing technique, it is possible to apply the algorithm to improve the failure frequency that the camera cannot recognize the image of the ambiguous mark pattern according to the state of the semiconductor wafer chip. have.

또한, 기존의 프레임 그레버(비젼 보드)를 사용하지 않고 USB포트 등을 이용하여 이미지 프로세싱이 가능하고, 카메라에는 별도의 LED 조명을 사용할 필요 없이 주변의 조명 밝기로 마크를 인식할 수 있다.In addition, the image processing can be performed using a USB port without using a conventional frame grabber (vision board), and the camera can recognize a mark by the ambient light brightness without using a separate LED light.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, only the embodiments are to make the disclosure of the present invention complete, and the general knowledge in the art to which the present invention belongs It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼 불량칩 마크 검사 장치 및 방법을 상세히 설명하기로 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, a semiconductor wafer defect chip mark inspection apparatus and method according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 웨이퍼 불량칩 마크 검사 장치를 개략적으로 도시한 사시도, 도 2는 반도체 웨이퍼 불량칩 마크 검사 장치의 구성을 개략적으로 도시한 블록도, 도 3은 도 1의 A부분에 대한 확대도이다.1 is a perspective view schematically showing a semiconductor wafer bad chip mark inspection device according to an embodiment of the present invention, FIG. 2 is a block diagram schematically showing the configuration of a semiconductor wafer bad chip mark inspection device, and FIG. An enlarged view of part A of.

도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 웨이퍼 불량칩 마크 검사 장치는 본체(10)와, 마크부(20)와, 촬상부(30)와, 마킹 제어부(41)와, 마크검사 제어부(42)와, 제 1 및 제 2 디스플레이부(51,52) 등을 구비할 수 있다.1 to 3, a semiconductor wafer bad chip mark inspection apparatus according to an exemplary embodiment of the present invention includes a main body 10, a mark portion 20, an imaging unit 30, and a marking control unit ( 41, the mark inspection control section 42, and the first and second display sections 51, 52 and the like.

본체(10)는 반도체 웨이퍼(W)를 핸들링하는 프로버(이하, 참조부호 10으로 설명함) 장비를 포함할 수 있다. 여기서, 프로버(prober)(10)는 카세트부(미도시) 에 수납된 1로트당 25장의 웨이퍼(W)를 1장씩 로더해서 후술하는 마크부(20) 기준으로 좌우 이동 및 정렬시키는 웨이퍼 핸들링 장비이다. 또한, 웨이퍼(wafer)는 실리콘 반도체의 소재 종류 결정을 원주상으로 성장시킨 실리콘 단결정 주괴를 얇게 잘라낸 원형의 판으로서, 반도체 소자 제조의 재료로 사용된다. 프로버 장비를 포함하는 본체(10)와 반도체 웨이퍼(W)는 공지된 기술로 이해 가능하므로 상세한 설명은 생략한다. The main body 10 may include a prober (hereinafter, referred to as reference numeral 10) equipment for handling the semiconductor wafer (W). Here, the prober 10 loads 25 wafers W per lot stored in a cassette unit (not shown) one by one, and handles the wafer to move left and right and align with the mark unit 20 to be described later. It is equipment. In addition, a wafer is a circular plate obtained by thinly cutting a silicon single crystal ingot obtained by circumferentially growing a material type crystal of a silicon semiconductor, and is used as a material for manufacturing a semiconductor device. The main body 10 including the prober equipment and the semiconductor wafer W may be understood by known techniques, and thus detailed description thereof will be omitted.

마크부(20)는 프로버(10)에 설치되고 프로버(10)에 의해 로딩부(11)에 로딩되는 웨이퍼(W)의 상부에 마크액 토출부위가 위치하게 되며, 후술하는 마킹 제어부(41)로부터 명령을 받아 마크액을 순간적으로 밀어 내어 반도체 웨이퍼(W)의 불량칩(1, 도 5 참조) 표면에 마킹한다. 마크부(20)는 공지된 기술로 이해 가능하므로 상세한 설명은 생략한다. The mark part 20 is installed on the prober 10 and the mark liquid discharge part is positioned on the upper portion of the wafer W loaded by the prober 10 on the loading part 11. 41, the mark liquid is momentarily pushed out and marked on the surface of the defective chip 1 (see Fig. 5) of the semiconductor wafer W. Since the mark part 20 can be understood by a well-known technique, detailed description is abbreviate | omitted.

촬상부(30)는 프로버(10)에 설치되며, 웨이퍼(W)의 불량칩(3)을 촬상하여 촬상이미지를 획득하는 CCD 카메라(이하, 참조부호 30으로 설명함)이다. 이때, 카메라(30)는 후술하는 마크검사 제어부(42)로부터 명령을 받아 작동하며, USB포트케이블(31) 등을 이용하여 프레임 그레버(비젼 보드) 없이 이미지 프로세싱이 가능하다. 예를 들어, 촬상부(30)는 마크검사 제어부(42)와 IEE1394 USB포트케이블(31)을 통해 연결되어 촬상이미지를 실시간 검출할 수 있다. 여기서, IEE1394 USB포트케이블(31)은 공지된 기술로 이해 가능하므로 상세한 설명은 생략한다. 또한, 카메라(30)에는 별도의 LED 조명을 사용하지 않고 주변의 조명 밝기로 마크를 인식할 수 있다.The imaging unit 30 is installed in the prober 10 and is a CCD camera (hereinafter referred to as reference numeral 30) which picks up the defective chip 3 of the wafer W and acquires a captured image. At this time, the camera 30 operates by receiving a command from the mark inspection control unit 42 to be described later, and image processing is possible without using a frame grabber (vision board) using the USB port cable 31 or the like. For example, the imaging unit 30 may be connected to the mark inspection control unit 42 and the IEE1394 USB port cable 31 to detect the captured image in real time. Here, since the IEE1394 USB port cable 31 can be understood by a known technique, detailed description thereof will be omitted. In addition, the camera 30 may recognize the mark by the ambient light brightness without using a separate LED light.

마킹 제어부(41)는 반도체 웨이퍼(W)의 칩 테스트 공정에서 생성된 양품 불량 정보를 가지는 맵 데이터를 기초하여 마크부(20)가 웨이퍼(W)의 불량칩(3)을 마킹하도록 제어하는 마킹 프로그램이다. 마킹 제어부(41)의 화면 정보는 후술하는 도 4(a)의 제 1 디스플레이부(51)에 디스플레이 된다. The marking controller 41 controls the mark unit 20 to mark the defective chip 3 of the wafer W based on the map data having the good quality information generated in the chip test process of the semiconductor wafer W. Program. Screen information of the marking control unit 41 is displayed on the first display unit 51 of FIG.

마크검사 제어부(42)는 촬상부(30)가 불량칩(3)의 마킹 전후 이미지를 촬상하도록 제어하고, 불량칩(3)의 마킹 전후의 촬상 이미지를 비교하여 마크(M) 상태를 실시간 검사한 결과를 마킹 제어부(41)에 전송하는 마크검사 프로그램이다. 보다 상세하게는, 마크검사 제어부(42)는 불량칩(3)의 마킹 전후의 촬상 이미지를 이미지 프로세싱을 통해 비교하여 불량칩(3)에 대한 마크의 유무, 크기 및 마크 영역외 마크를 실시간 검사한다. 마크검사 제어부(42)의 화면 정보는 후술하는 도 4(b)의 제 2 디스플레이부(52)에 디스플레이 된다.The mark inspection control unit 42 controls the imaging unit 30 to capture before and after marking images of the defective chip 3, and compares the captured images before and after the marking of the defective chip 3 to check the state of the mark M in real time. It is a mark inspection program which transmits one result to the marking control part 41. FIG. More specifically, the mark inspection control unit 42 compares the captured image before and after the marking of the defective chip 3 through image processing to check the presence or absence of the mark on the defective chip 3, the size and the mark outside the mark area in real time. do. The screen information of the mark inspection control unit 42 is displayed on the second display unit 52 of FIG.

마킹 제어부(마킹 프로그램)(41)와 마크검사 제어부(마크검사 프로그램)(42)는 상호 프로세스간 통신(Inter Process Communication; IPC)을 한다.The marking control unit (marking program) 41 and the mark inspection control unit (mark inspection program) 42 perform inter process communication (IPC).

또한, 마킹 제어부(41)와 마크검사 제어부(42)는 컴퓨터(40)에 프로그램 형태로 설치될 수 있다.In addition, the marking control unit 41 and the mark inspection control unit 42 may be installed in the form of a program in the computer 40.

제 1 디스플레이부(51)는 마킹 제어부(41)의 화면 정보를 디스플레이하고, 제 2 디스플레이부(52)는 마크검사 제어부(42)의 화면 정보를 디스플레이한다.The first display unit 51 displays the screen information of the marking control unit 41, and the second display unit 52 displays the screen information of the mark inspection control unit 42.

즉, 본 발명에서는 마킹 제어부(41)와 마크검사 제어부(42)의 화면 정보를 듀얼 모니터(50)를 통해 각각 디스플레이하고, 마킹 제어부(41)와 마크검사 제어부(42) 간 통신(IPC)을 통해 웨이퍼(W)의 불량칩(3)에 마킹과 동시에 실시간 마 크(M) 상태를 검사할 수 있다.That is, in the present invention, the screen information of the marking control unit 41 and the mark inspection control unit 42 are displayed on the dual monitor 50, respectively, and the communication (IPC) between the marking control unit 41 and the mark inspection control unit 42 is displayed. Through the marking on the defective chip (3) of the wafer (W) can be inspected in real time (M) state.

도 4는 마킹 제어부의 디스플레이 화면(a)과 마크검사 제어부의 디스플레이 화면(b)을 각각 캡쳐한 예시도이다.4 is an exemplary diagram capturing the display screen (a) of the marking control unit and the display screen (b) of the mark inspection control unit, respectively.

먼저, 마킹 제어부(41)의 디스플레이 화면(도 4(a))에는 반도체 웨이퍼(W)의 칩 테스트 공정에서 생성된 양품 불량 정보를 가지는 맵 데이터 영역(41a)과, 마크부(20)가 맵 데이터를 기초하여 웨이퍼(W)의 불량칩(3)에 마킹하도록 마크부(20)를 제어하는 제어 영역(41b)과, 마크검사 제어부(42)와 통신(IPC)을 위한 통신 영역(미도시) 등을 설정할 수 있다. First, on the display screen (Fig. 4 (a)) of the marking control unit 41, the map data area 41a having the defective product information generated in the chip test process of the semiconductor wafer W, and the mark unit 20 are mapped. A control region 41b for controlling the mark portion 20 to mark the defective chip 3 of the wafer W based on the data, and a communication region for communication (IPC) with the mark inspection control portion 42. ), Etc. can be set.

다음으로, 마크검사 제어부(42)의 디스플레이 화면(도 4(b))에는 촬상부(30)가 불량칩(3)의 마킹 전후의 이미지를 촬상할 수 있도록 촬상부(30)를 제어하는 제어 영역(42a)과, 불량칩(3)의 마킹 전후의 촬상 이미지를 비교하여 마크(M) 검사 결과를 시각적으로 보여주는 마크 검사 영역(42b)과, 마킹 제어부(41)와 통신(IPC)을 위한 통신 영역(미도시) 등을 설정할 수 있다. 여기서, 마크 검사 영역(42b)은 마크(M)의 유무를 시각적으로 보여주며, 마크(M)의 크기를 측정한 결과를 보여주는 영역(①)과, 검사 영역을 벗어나면 불량처리 하기 위해 마크 영역외 마크(M)를 검사하는 영역(②) 등을 설정할 수 있다.Next, on the display screen (FIG. 4 (b)) of the mark inspection control section 42, a control for controlling the imaging section 30 so that the imaging section 30 can capture an image before and after marking of the defective chip 3; A mark inspection region 42b which visually shows the mark M inspection result by comparing the region 42a with the captured images before and after the marking of the defective chip 3, and for the communication (IPC) with the marking controller 41. A communication area (not shown) can be set. Here, the mark inspection area 42b visually shows the presence or absence of the mark M, the area ① showing the result of measuring the size of the mark M, and the mark area for defect processing if it is out of the inspection area. The area ② for inspecting the outer mark M can be set.

제 1 디스플레이부(51)와 제 2 디스플레이부(52)의 디스플레이 화면(도 4(a), 4(b))은 마킹 제어부(41)와 마크검사 제어부(42)의 상호 프로세스간 통신(Inter Process Communication; IPC)을 통해 정보가 전달될 수 있다.The display screens (FIGS. 4A and 4B) of the first display unit 51 and the second display unit 52 are inter-process communication between the marking control unit 41 and the mark inspection control unit 42 (Inter). Information can be delivered through Process Communication (IPC).

도 5는 반도체 웨이퍼의 불량칩에 마크를 표시한 일 예를 도시한 예시도이 다.5 is an exemplary diagram illustrating an example in which a mark is displayed on a defective chip of a semiconductor wafer.

도 5에 도시된 바와 같이, 반도체 웨이퍼(W)의 칩 테스트 공정에서 양품 판정을 받은 양품칩(1)과 불량 판정을 받은 불량칩(3)이 웨이퍼(W) 상에 함께 존재한다. 이때, 본 발명에 따른 반도체 웨이퍼 불량칩 마크 검사 장치를 이용하여 마크부(20)가 불량칩(3) 표면에 마킹한 마크(M)가 표시되어 불량칩(3)을 식별할 수 있고, 불량칩(3)의 마킹 전후의 촬상이미지를 비교하여 마크(M) 상태를 실시간 검사할 수 있다.As shown in FIG. 5, in the chip test process of the semiconductor wafer W, a good product chip 1 that has been judged good quality and a bad chip 3 which has been judged defective exist together on the wafer W. FIG. At this time, the mark M marked by the mark portion 20 on the surface of the defective chip 3 is displayed by using the semiconductor wafer defective chip mark inspection apparatus according to the present invention, so that the defective chip 3 can be identified. The state of the mark M can be inspected in real time by comparing captured images before and after marking of the chip 3.

이하, 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 웨이퍼 불량칩의 마크 검사 방법을 구체적으로 설명한다.Hereinafter, referring to FIG. 6, a mark inspection method of a semiconductor wafer defect chip according to an embodiment of the present invention will be described in detail.

도 6은 본 발명의 일 실시예에 따른 반도체 웨이퍼 불량칩 마크 검사 방법을 설명하기 위한 플로우 차트이다.6 is a flowchart illustrating a method of inspecting a defect of a semiconductor wafer defect chip mark according to an exemplary embodiment of the present invention.

도 6에 도시된 바와 같이, 먼저, 프로버(10)가 반도체 웨이퍼(W)의 불량칩(3)을 마크부(20)에 이동시켜 마킹 준비를 완료한다(S101). 보다 상세하게는, 프로버(10)가 로트 당 25장의 웨이퍼(W)를 1장씩 로더해서 마크부(20)에 웨이퍼(W)를 이동시키면, 마킹 제어부(41)가 반도체 웨이퍼(W)의 칩 테스트 공정에서 생성된 양품 불량 정보를 가지는 맵 데이터를 로더해서 마킹 준비를 한다. 그리고, 마킹 제어부(41)가 맵 데이터를 기초하여 프로버(10)에 명령을 주어 웨이퍼(W)의 불량칩(3)을 마크부(20)에 이동시킨 후 마크검사 제어부(42)에 완료 신호를 전송한다.As shown in FIG. 6, first, the prober 10 moves the defective chip 3 of the semiconductor wafer W to the mark unit 20 to complete marking preparation (S101). More specifically, when the prober 10 loads 25 wafers W per lot one by one and moves the wafers W to the mark portion 20, the marking control unit 41 moves the semiconductor wafers W to each other. The map data having the defective product information generated in the chip test process is loaded to prepare for marking. The marking control unit 41 commands the prober 10 based on the map data to move the defective chip 3 of the wafer W to the mark unit 20, and then completes the mark inspection control unit 42. Send a signal.

다음으로, 마크검사 제어부(42)가 마킹 제어부(41)로부터 완료 신호를 전송받아 촬상부(30)에 명령을 주어 불량칩(3)의 마킹 전 이미지를 촬상한 후 마킹 제 어부(41)에 완료 신호를 전송한다(S102).Next, the mark inspection control unit 42 receives the completion signal from the marking control unit 41 and gives an instruction to the imaging unit 30 to capture the pre-marking image of the defective chip 3 and then to the marking control unit 41. The completion signal is transmitted (S102).

다음으로, 마킹 제어부(41)가 마크검사 제어부(42)로부터 완료 신호를 전송받아 마크부(20)에 명령을 주어 반도체 웨이퍼(W)의 칩 테스트 공정에서 생성된 양품 불량 정보를 기초하여 불량칩(3)을 마킹한 후 마크검사 제어부(42)에 완료 신호를 전송한다(S103).Next, the marking control unit 41 receives the completion signal from the mark inspection control unit 42 and gives a command to the mark unit 20 based on the defective product information generated in the chip test process of the semiconductor wafer W. After marking (3), the completion signal is transmitted to the mark inspection control unit 42 (S103).

다음으로, 마크검사 제어부(42)가 마킹 제어부(41)로부터 완료 신호를 전송받아 촬상부(30)에 명령을 주어 불량칩(3)의 마킹 후 이미지를 촬상한다(S104).Next, the mark inspection control unit 42 receives the completion signal from the marking control unit 41 and gives an instruction to the imaging unit 30 to capture the image after the marking of the defective chip 3 (S104).

다음으로, 마크검사 제어부(42)가 불량칩(3)의 마킹 전후의 촬상 이미지를 비교하여 마크(M) 상태를 검사한 후 검사 결과를 마킹 제어부(41)에 전송한다(S105). 이때, 마크검사 제어부(42)는 불량칩(3)의 마킹 전후의 촬상 이미지를 이미지 프로세싱을 통해 비교하여 불량칩(3)에 대한 마크(M)의 유무, 크기 및 마킹 영역외 마크 등을 실시간 검사한다.Next, the mark inspection control unit 42 compares the captured image before and after the marking of the defective chip 3, inspects the state of the mark M, and transmits the inspection result to the marking control unit 41 (S105). At this time, the mark inspection control unit 42 compares the captured image before and after the marking of the defective chip 3 through image processing to check the presence or absence of the mark M, the size of the defective chip 3 and the marking outside the marking area in real time. Check it.

마지막으로, 마킹 제어부(41)는 검사 결과를 기초하여 마크부(20)에 명령을 주어 불량칩(3)에 대한 마킹을 완료한다(S106). 즉, 마킹 제어부(41)와 마크검사 제어부(42) 간 통신(IPC)과, 프로버(10)를 제어해서 웨이퍼(W) 상의 하나의 불량칩(3)에 대한 마킹과 동시에 실시간 마크(M) 검사를 완료한다.Finally, the marking controller 41 gives a command to the mark unit 20 based on the inspection result to complete the marking of the defective chip 3 (S106). That is, the communication control (IPC) between the marking control unit 41 and the mark inspection control unit 42 and the prober 10 are controlled to simultaneously mark the defective chip 3 on the wafer W and at the same time the real time mark M Complete the inspection.

위와 같은 순서로 하나의 웨이퍼(W) 상의 모든 불량칩(3)에 대한 마킹 공정이 완료되면, 프로브(10)는 마킹 및 마크 검사가 완료된 웨이퍼(W)를 카세트에 수납하고 다음 웨이퍼(W)를 로더한다. 웨이퍼(W)의 로더가 완료되면 위와 같은 순서로 마킹 및 마크 검사를 반복 실시하여 1로트당 25장의 웨이퍼(W) 상의 불량칩(3) 에 대한 마킹과 동시에 실시간 마크(M) 검사를 완료한다.  When the marking process for all the defective chips 3 on one wafer W is completed in the same order as described above, the probe 10 stores the wafer W on which the marking and mark inspection have been completed in a cassette and the next wafer W. Loader When the loader of the wafer W is completed, the marking and mark inspection are repeatedly performed in the same manner as described above to complete the marking of the defective chip 3 on the 25 wafers W per lot and at the same time to complete the real-time mark M inspection. .

이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive. The scope of the present invention is shown by the following claims rather than the above description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 본 발명의 일 실시예에 따른 반도체 웨이퍼 불량칩 마크 검사 장치를 개략적으로 도시한 사시도,1 is a perspective view schematically showing a semiconductor wafer bad chip mark inspection device according to an embodiment of the present invention;

도 2는 본 발명의 반도체 웨이퍼 불량칩 마크 검사 장치의 구성을 개략적으로 도시한 블록도, 2 is a block diagram schematically showing the configuration of a semiconductor wafer bad chip mark inspection device of the present invention;

도 3은 도 1의 A부분에 대한 확대도,3 is an enlarged view of a portion A of FIG. 1;

도 4는 마킹 제어부 및 마크검사 제어부의 디스플레이 화면을 캡쳐한 예시도,4 is an exemplary view capturing a display screen of a marking control unit and a mark inspection control unit;

도 5는 반도체 웨이퍼의 불량칩에 마크를 표시한 일 예를 도시한 예시도,5 is an exemplary diagram showing an example in which a mark is displayed on a defective chip of a semiconductor wafer;

도 6는 본 발명의 일 실시예에 따른 반도체 웨이퍼 불량칩 마크 검사 방법을 설명하기 위한 플로우 차트이다.6 is a flowchart illustrating a method of inspecting a defect in a semiconductor wafer defect chip according to an embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10 : 본체(프로버) 10: main body (prover)

20 : 마크부 20 mark part

30 : 촬상부(카메라) 30: imaging unit (camera)

31 : USB포트케이블31: USB port cable

41 : 마킹 제어부(마킹 프로그램) 41: marking control unit (marking program)

42 : 마크검사 제어부(마크검사 프로그램) 42: mark inspection control unit (mark inspection program)

51 : 제 1 디스플레이부 51: first display unit

52 : 제 2 디스플레이부52: second display unit

Claims (6)

반도체 웨이퍼의 불량칩을 마킹하는 마크부;A mark unit for marking the defective chip of the semiconductor wafer; 상기 웨이퍼의 불량칩을 촬상하는 촬상부;An imaging unit which picks up the defective chip of the wafer; 반도체 웨이퍼의 칩 테스트 공정에서 생성된 양품 불량 정보를 기초하여 상기 마크부를 제어하는 마킹 제어부; 및A marking control unit which controls the mark unit based on quality defect information generated in a chip test process of a semiconductor wafer; And 상기 마킹 제어부와 통신하며, 상기 불량칩의 마킹 전후 이미지를 촬상하도록 상기 촬상부를 제어하고, 상기 불량칩의 마킹 전후의 촬상 이미지를 비교하여 마크 상태를 실시간 검사한 결과를 상기 마킹 제어부에 전송하는 마크검사 제어부를 포함하는 반도체 웨이퍼 불량칩 마크 검사 장치.A mark which communicates with the marking control unit, controls the imaging unit to capture the image before and after the marking of the bad chip, and compares the captured image before and after the marking of the bad chip and transmits the result of real-time inspection of the mark state to the marking control unit. Semiconductor wafer defect chip mark inspection apparatus including an inspection control unit. 제 1 항에 있어서, 상기 마크검사 제어부는 상기 불량칩의 마킹 전후의 촬상 이미지를 이미지 프로세싱을 통해 비교하여 상기 불량칩에 대한 마크의 유무, 크기 및 마킹 영역외 마크를 실시간 검사하는 것을 특징으로 하는 반도체 웨이퍼 불량칩 마크 검사 장치.The method of claim 1, wherein the mark inspection control unit compares the captured image before and after the marking of the defective chip through image processing, and performs real-time inspection of marks, marks and marks outside the marking area of the defective chip. Semiconductor wafer defect chip mark inspection device. 제 1 항에 있어서, 상기 마킹 제어부 및 상기 마크검사 제어부의 정보를 각각 디스플레이 하는 제 1 디스플레이부 및 제 2 디스플레이부를 더 포함하는 반도체 웨이퍼 불량칩 마크 검사 장치.The apparatus of claim 1, further comprising a first display unit and a second display unit configured to display information of the marking control unit and the mark inspection control unit, respectively. 제 1 항에 있어서, 상기 촬상부는 상기 마크검사 제어부와 IEE1394 USB포트케이블을 통해 연결되어 촬상이미지를 실시간 검출하는 것을 특징으로 하는 반도체 웨이퍼 불량칩 마크 검사 장치.The apparatus of claim 1, wherein the imaging unit is connected to the mark inspection control unit via an IEE1394 USB port cable to detect an image captured in real time. (a) 프로버가 반도체 웨이퍼의 불량칩을 마크부에 이동시켜 마킹 준비를 완료하는 단계;(a) the prober moving the defective chip of the semiconductor wafer to the mark part to complete marking preparation; (b) 마크검사 제어부가 촬상부에 명령을 주어 상기 불량칩의 마킹 전 이미지를 촬상하는 단계;(b) a mark inspection control unit commanding an image pickup unit to capture an image before marking the defective chip; (c) 마킹 제어부가 상기 마크부에 명령을 주어 반도체 웨이퍼의 칩 테스트 공정에서 생성된 양품 불량 정보를 기초하여 상기 불량칩을 마킹하는 단계;(c) marking, by a marking control unit, the defective chip based on good quality information generated in a chip test process of a semiconductor wafer by giving a command to the mark unit; (d) 상기 마크검사 제어부가 상기 촬상부에 명령을 주어 상기 불량칩의 마킹 후 이미지를 촬상하는 단계;(d) the mark inspection control unit commanding the image pickup unit to capture an image after marking the defective chip; (e) 상기 마크검사 제어부가 상기 불량칩의 마킹 전후의 촬상 이미지를 비교하여 마크 상태를 검사하는 단계; 및(e) checking, by the mark inspection controller, a mark state by comparing captured images before and after marking the defective chip; And (f) 상기 마킹 제어부는 마크 검사 결과를 기초하여 상기 마크부에 명령을 주어 상기 불량칩에 대한 마킹을 완료하는 단계를 포함하는 반도체 웨이퍼 불량칩 마크 검사 방법.and (f) the marking control unit giving a command to the mark unit based on the mark inspection result to complete the marking of the defective chip. 제 5 항에 있어서, 상기 (e)단계에서, 상기 마크검사 제어부는 상기 불량칩의 마킹 전후의 촬상 이미지를 이미지 프로세싱을 통해 비교하여 상기 불량칩에 대 한 마크의 유무, 크기 및 마킹 영역외 마크를 실시간 검사하는 것을 특징으로 하는 반도체 웨이퍼 불량칩 마크 검사 방법.The method of claim 5, wherein in the step (e), the mark inspection control unit compares the captured image before and after the marking of the defective chip through image processing to determine whether there is a mark for the defective chip, the size, and the marking outside the marking area. Semiconductor wafer defect chip mark inspection method characterized in that the real-time inspection.
KR1020090107431A 2009-11-09 2009-11-09 Apparatus for inspecting mark on defective chip of semiconductor wafer and method of the same KR20110050868A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090107431A KR20110050868A (en) 2009-11-09 2009-11-09 Apparatus for inspecting mark on defective chip of semiconductor wafer and method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090107431A KR20110050868A (en) 2009-11-09 2009-11-09 Apparatus for inspecting mark on defective chip of semiconductor wafer and method of the same

Publications (1)

Publication Number Publication Date
KR20110050868A true KR20110050868A (en) 2011-05-17

Family

ID=44361330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090107431A KR20110050868A (en) 2009-11-09 2009-11-09 Apparatus for inspecting mark on defective chip of semiconductor wafer and method of the same

Country Status (1)

Country Link
KR (1) KR20110050868A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101228426B1 (en) * 2012-08-24 2013-02-01 한국휴글전자(주) Apparatus and method for inspection of marking
KR101325634B1 (en) * 2012-05-08 2013-11-07 한미반도체 주식회사 Method for inspecting pcb of semiconductor packages
KR20140089220A (en) * 2013-01-04 2014-07-14 삼성테크윈 주식회사 Apparatus and method for control military strategy
CN115064456A (en) * 2022-04-15 2022-09-16 江苏纳沛斯半导体有限公司 Wafer dotting method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101325634B1 (en) * 2012-05-08 2013-11-07 한미반도체 주식회사 Method for inspecting pcb of semiconductor packages
KR101228426B1 (en) * 2012-08-24 2013-02-01 한국휴글전자(주) Apparatus and method for inspection of marking
KR20140089220A (en) * 2013-01-04 2014-07-14 삼성테크윈 주식회사 Apparatus and method for control military strategy
CN115064456A (en) * 2022-04-15 2022-09-16 江苏纳沛斯半导体有限公司 Wafer dotting method

Similar Documents

Publication Publication Date Title
JP6462296B2 (en) Position accuracy inspection method, position accuracy inspection device, and position inspection unit
US9651502B2 (en) Method and system for detecting micro-cracks in wafers
CN112530822A (en) Linear detection system
KR101256369B1 (en) Flat display pannel test equipment and test method using multi ccd camera
JP2003529741A (en) Automated wafer defect inspection system and method for performing such inspection
KR20160040658A (en) Setting up a wafer inspection process using programmed defects
KR20110050868A (en) Apparatus for inspecting mark on defective chip of semiconductor wafer and method of the same
CN104183512B (en) A kind of wafer monitoring method
CN108701650A (en) Wafer dicing process controls
KR20150010392A (en) Inspection method and apparatus of crystallized silicon
CN109075092B (en) Detection apparatus and detection method
US20240178073A1 (en) Manufacturing method, inspection method, and inspection device
CN216411102U (en) Silicon chip edge detection system
CN204389406U (en) Sapphire crystallization defect and surface imperfection Systems for optical inspection
JP2007115836A (en) Testing method, testing device and testing system of semiconductor device
JP6387620B2 (en) Quality control system
TW202146916A (en) Optical-electronic detection system and method for inspecting die
JP2008046012A (en) Defect detector and defect detection method
TW201732096A (en) Crucible management system, crucible management method, method for manufacturing vitreous silica crucible, method for manufacturing silicon ingot, and method for manufacturing homoepitaxial wafer
KR20150081798A (en) Method of inspecting display cells
JP4695106B2 (en) Method for determining height of chuck top and program recording medium recording this method
TWI273232B (en) Optical inspection system and method thereof for operating a plurality of defect inspection operations to a substrate
KR100690180B1 (en) Method for detecting molding and chip attching state
JP2006275691A (en) Inspection method and inspection device
KR20110078943A (en) Apparatus for inspecting wafer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application