KR20110045384A - 집적 회로 - Google Patents

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Abstract

본 발명은 공정, 전압, 온도에 따른 회로의 스큐(skew) 특성을 검출하는 집적 회로(intergated circuit)에 관한 것으로, 제1 발진신호를 생성하기 위한 제1 발진수단, 자신의 발진경로 상에 저항을 포함하며, 상기 저항에 대응하는 제2 발진신호를 생성하기 위한 제2 발진수단, 및 상기 제1 발진신호와 상기 제2 발진신호를 비교하여 스큐정보를 생성하기 위한 스큐정보 생성수단을 구비하는 집적 회로를 제공한다.
Figure P1020090101939
집적 회로, 스큐, PVT

Description

집적 회로{INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 공정, 전압, 온도에 따른 회로의 스큐(skew) 특성을 검출하는 집적 회로(intergated circuit)에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 무수히 많은 소자들로 구성되어 있으며, 이들 소자들의 다양한 조합을 통해 여러 가지 동작을 수행한다. 일반적으로, 이러한 소자들 각각은 공정, 전압, 온도에 따라 다양한 스큐 특성을 가진다. 이하, 설명의 편의를 위하여 이러한 스큐 특성을 'PVT 스큐 특성'이라 정의한다.
도 1 은 일반적인 동기화 회로를 설명하기 위한 블록도이다.
도 1 을 참조하면, 동기화 회로는 지연부(110)와 동기화부(130)를 구비한다.
지연부(110)는 입력 데이터(DAT_IN)를 예정된 지연시간만큼 지연하여 출력하기 위한 것으로 다수의 인버터(inverter)를 구비한다. 동기화부(130)는 지연 부(110)의 출력신호를 클럭신호(CLK)에 동기화시켜 출력 데이터(DAT_OUT)로 출력한다.
일반적으로, 입력 데이터(DAT_IN)와 클럭신호(CLK)는 셋업/홀드 타임(setup/hold time)이 보장되어야 한다. 하지만, 입력 데이터(DAT_IN)와 클럭신호(CLK)는 서로 다른 전송 경로를 통해 전달되기 때문에 이를 그대로 사용하는 경우 셋업/홀드 타임을 보장하기 어렵다. 따라서, 셋업/홀드 타임을 보장해 주기 위하여 입력 데이터(DAT_IN)를 강제적으로 지연시키기 위한 지연부(110)를 구비한다. 이렇게 구비되는 지연부(110)는 설계자가 원하는 예정된 시간을 보장해 주기 때문에 입력 데이터(DAT_IN)와 클럭신호(CLK)의 셋업/홀드 타임을 보장해 줄 수 있다.
하지만, 이는 이상적인 경우에 적용되는 것이고 실질적으로 다수의 인버터로 구성된 지연부(110)는 PVT 스큐 특성에 따라 지연 시간이 달라진다. 여기서, 지연부(110)의 PVT 스큐 특성은 다수의 인버터를 구성하는 트랜지스터의 PVT 스큐 특성에 따라 달라진다. 참고로, 트랜지스터의 PVT 특성은 'FAST', 'TYPICAL', 'SLOW'로 나뉜다. 만약, 지연부(110)가 'FAST'의 PVT 스큐 특성을 가지는 경우 입력 데이터(DAT_IN)는 'TYPICAL'의 PVT 스큐 특성에 비하여 적은 지연시간이 반영되어 출력되고, 지연부(110)가 'SLOW'의 PVT 스큐 특성을 가지는 경우 입력 데이터(DAT_IN)는 'TYPICAL'의 PVT 스큐 특성에 비하여 많은 지연시간이 반영되어 출력된다. 이는 지연부(110)가 PVT 스큐 특성에 따라 서로 다른 지연시간을 입력 데이터(DAT_IN)에 반영함을 의미한다.
결국, 이러한 지연부(110)의 PVT 스큐 특성으로 인하여 동기화부(130)로 입 력되는 입력 데이터(DAT_IN)와 클럭신호(CLK)의 안정적인 셋업/홀드 타임은 보장할 수 없다. 셋업/홀드 타임이 보장되지 않는 경우 클럭신호(CLK)에 동기화되어 출력되는 출력 데이터(DAT_OUT)는 원하는 입력 데이터(DAT_IN)에 대응하는 값이 반영되지 않게 되고, 회로의 오동작을 유발한다.
초기에 저주파수의 동작 클럭을 이용하는 반도체 장치의 경우, 이와 같은 PVT 스큐 특성에 의한 마진 오류(margin fail)가 심각한 문제로 다루어지지 않았다. 하지만, 고주파수의 동작 클럭을 이용하는 요즈음 반도체 장치에서는 PVT 스큐 특성에 의한 마진 오류가 반도체 장치의 신뢰성 및 안정성을 떨어뜨린다. 따라서, 이를 보완하기 위하여 PVT 스큐 특성을 검출하기 위한 집적 회로가 우선적으로 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 수동 소자와 능동 소자를 이용하여 스큐 특성을 검출할 수 있는 집적 회로를 제공하는데 그 목적이 있다.
본 발명은 스큐 특성에 대응하는 지연 시간만큼 입력 데이터를 지연할 수 있는 지연 회로 및 이를 이용한 동기화 회로를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 집적 회로는, 제1 발진신호를 생성하기 위한 제1 발진수단; 자신의 발진경로 상에 저항을 포함하며, 상기 저항에 대응하는 제2 발진신호를 생성하기 위한 제2 발진수단; 및 상기 제1 발진신호와 상기 제2 발진신호를 비교하여 스큐정보를 생성하기 위한 스큐정보 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치는, 스큐 특성에 민감한 주파수를 가지는 제1 발진신호와, 저항에 대응하여 상기 스큐 특성에 둔감한 주파수를 가지는 제2 발진신호를 비교하여 스큐정보를 검출하기 위한 스큐검출수단; 입력신호에 상기 스큐정보에 대응하는 지연 시간을 반영하여 출력하기 위한 지연수단; 및 상기 다수의 지연수단의 출력신호를 클럭신호에 동기화 시켜 출력하기 위한 동기화수단을 구비한다.
본 발명에 따른 실시예는 수동 소자와 능동 소자를 이용하여 스큐 특성을 검출하고, 이렇게 검출된 스큐 특성을 회로에 반영할 수 있다. 따라서, 회로가 동작하는데 있어서 스큐 특성에 따른 오동작을 막아주는 것이 가능하다.
본 발명은 스큐 특성을 검출하여 회로에 반영함으로써, 스큐 특성에 따른 오동작을 막아줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예의 따른 집적 회로로서, PVT 스큐 특성을 검출하기 위한 스큐 검출 회로이다.
도 2 를 참조하면, 스큐 검출 회로는 제1 발진부(210)와, 제2 발진부(230), 및 스큐정보 생성부(250)를 구비한다.
제1 발진부(210)는 PVT 스큐 특성에 민감한 주파수를 가지는 제1 발진신호(OSC1)를 생성하기 위한 것으로, 직렬 연결된 다수의 인버터를 구비한다. 여기 서, 다수의 인버터는 예컨대, NMOS 트랜지스터 및 PMOS 트랜지스터와 같은 능동 소자로 이루어진다.
제2 발진부(230)는 PVT 스큐 특성에 둔감한 주파수를 가지는 제2 발진신호(OSC2)를 생성하기 위한 것으로, 직렬 연결된 다수의 인버터와 그 사이에 삽입된 다수의 저항을 구비한다. 여기서, 다수의 인버터는 제1 발진부(210)의 인버터와 마찬가지로 NMOS 트랜지스터 및 PMOS 트랜지스터와 같은 능동 소자로 이루어지며, 다수의 저항은 수동 소자로 이루어진다.
본 발명의 실시예에 따르면, 제2 발진부(230)의 발진경로 상에 수동 소자인 저항이 삽입된다. 수동 소자의 경우 PVT 스큐 특성에 둔감하게 반응한다. 따라서, 제2 발진부(230)의 제2 발진신호(OSC2)는 저항에 대응하여 제1 발진부(210)의 제1 발진신호(OSC1)보다 스큐 특성에 둔감한 주파수를 가진다.
스큐정보 생성부(250)는 제1 발진신호(OSC1)와 제2 발진신호(OSC2)를 비교하여 스큐정보(INF_S, INF_T, INF_F)를 검출하기 위한 것으로, 제1 및 제2 카운팅부(252, 254)와, 스큐정보 출력부(256)를 구비한다.
제1 카운팅부(252)는 리셋신호(RST)에 응답하여 리셋(reset)되고, 제1 발진신호(OSC1)에 따라 카운팅 동작을 수행하여 제1 카운팅 값(CNT1)을 생성한다. 이어서, 제2 카운팅부(254)는 리셋신호(RST)에 응답하여 리셋되고, 제2 발진신호(OSC2)에 따라 카운팅 동작을 수행하여 제2 카운팅 값(CNT2)을 생성한다. 여기서, 제1 및 제2 카운팅부(252, 254)는 N-비트 카운터(여기서, N 은 자연수)를 이용할 수 있으며, 이 N 값에 따라 제1 및 제2 카운팅 값(CNT1, CNT2)의 비트 수가 결정될 수 있 다.
한편, 스큐정보 출력부(256)는 제1 및 제2 카운팅 값(CNT1, CNT2)을 비교하여 스큐정보(INF_S, INF_T, INF_F)를 출력하기 위한 것으로, 동작시점 제어부(256_1)와, 카운팅 값 비교부(256_2)를 구비한다.
동작시점 제어부(256_1)는 제1 및 제2 카운팅 값(CNT1, CNT2)를 입력받아 제1 또는 제2 카운팅부(252, 254)의 카운팅 종료 시점에 대응하는 카운팅 마침신호(CNT_END)를 생성하기 위한 것으로, 제1 및 제2 논리곱 게이트(AND1, AND2)와, 논리합 게이트(OR), 및 디 플립플롭(DFF)을 구비한다. 여기서, 제1 및 제2 논리곱 게이트(AND1, AND2) 각각은 제1 및 제2 카운팅 값(CNT1, CNT2) 각각이 마지막까지 카운팅된 경우 활성화되는 신호를 출력하며, 제1 및 제2 논리곱 게이트(AND1, AND2)의 출력신호는 논리합 게이트(OR)에서 논리 조합되어 디 플립플롭(DFF)으로 전달된다.
디 클립플롭(DFF)은 논리합 게이트(OR)의 출력신호의 천이 시점을 감지하여 카운팅 마침신호(CNT_END)를 출력한다. 여기서, 디 플립폴롭(DFF)은 논리'하이(high)'에 대응하는 '1'을 입력받기 때문에, 카운팅 마침신호(CNT_END)는 논리합 게이트(OR)의 출력신호의 천이 시점에 응답하여 '1'에 대응하는 신호가 된다.
카운팅 값 비교부(256_2)는 카운팅 마침신호(CNT_END)에 응답하여 제1 및 제2 카운팅 값(CNT1, CNT2)을 비교하고, 그 비교 결과에 따라 스큐정보(INF_S, INF_T, INF_F)를 생성한다. 다시 말하면, 카운팅 마침신호(CNT_END)가 활성화되는 시점에 제1 카운팅 값(CNT1)이 제2 카운팅 값(CNT2)보다 크면 스큐정보(INF_S, INF_T, INF_F) 중 'INF_F'가 활성화되고, 제1 카운팅 값(CNT1)이 제2 카운팅 값(CNT2)보다 작으면 스큐정보(INF_S, INF_T, INF_F) 중 'INF_S'가 활성화된다. 그리고, 제1 카운팅 값(CNT1)과 제2 카운팅 값(CNT2)이 동일한 경우 스큐정보(INF_S, INF_T, INF_F) 중 'INF_T'이 활성화된다. 여기서, 'INF_F'의 활성화는 PVT 스큐 특성이 'FAST'임을 의미하며, 'INF_S'의 활성화는 PVT 스큐 특성이 'SLOW'임을 의미한다.
이하, 본 발명의 실시예에 따른 동작 설명을 하기로 한다. 설명의 편의를 위하여 제1 카운팅 값(CNT1)과 제2 카운팅 값(CNT2)은 3 개의 비트인 '000' 으로 리셋되고, 카운팅 값 비교부(256_2)는 제1 카운팅 값(CNT1)과 제2 카운팅 값(CNT2)의 최상위 비트만을 비교한다고 가정한다. 참고로, 하위 비트 역시 비교 대상에 포함할 수도 있다.
우선, PVT 스큐 특성이 'FAST'인 경우, 제1 발진부(210)에서 출력되는 제1 발진신호(OSC1)의 주파수가 제2 발진부(230)에서 출력되는 제2 발진신호(OSC2)의 주파수보다 높아지게 된다. 이는 위에서 설명하였듯이, 제1 발진부(210)의 다수의 인버터를 구성하는 트랜지스터는 PVT 스큐 특성에 따라 민감하게 동작하고, 제2 발진부(230)의 저항은 PVT 스큐 특성에 둔감에 동작하기 때문이다. 이어서, 제1 카운팅부(252)는 높은 주파수의 제1 발진신호(OSC1)를 카운팅하고, 제2 카운팅부(254)는 제1 발진신호(OSC1)보다 낮은 주파수의 제2 발진신호(OSC2)를 카운팅한다. 따라서, 제1 카운팅 값(CNT1)은 제2 카운팅 값(CNT1)보다 빠르게 '111' 값을 가지게 된다. 제1 카운팅 값(CNT1)이 '111'이 되는 경우(이때, 제2 카운팅 값(CNT2)의 최상 위 비트가 '0'을 가진다고 가정함) 디 플립플롭(DFF)은 카운팅 마침신호(CNT_END)를 논리'하이'로 활성화시키며, 카운팅 값 비교부(256_2)는 카운팅 마침신호(CNT_END)가 활성화되는 시점에 인가되는 제1 카운팅 값(CNT1)과 제2 카운팅 값(CNT2)을 비교한다. 이때, 제1 카운팅 값(CNT1)의 최상위 비트는 '1'이 되고 제2 카운팅 값(CNT2)의 최상위 비트는 '0'이 된다. 따라서, 스큐정보(INF_S, INF_T, INF_F) 중 'INF_F'가 활성화된다.
다음으로, PVT 스큐 특성이 'SLOW'인 경우는 PVT 스큐 특성이 'FAST'인 경우와 반대 상황이 발생한다. 즉, 제1 카운팅 값(CNT1)의 최상위 비트는 '0'이 되고, 제2 카운팅 값(CNT2)의 최상위 비트는 '1'이 때기 때문에, 스큐정보(INF_S, INF_T, INF_F) 중 'INF_S'가 활성화된다. PVT 스큐 특성이 'TYPICAL'인 경우는 제1 카운팅 값(CNT1)의 최상위 비트와 제2 카운팅 값(CNT2)의 최상위 비트가 모두 '1'이 된다.
본 발명의 실시예에 따르면, PVT 스큐 특성을 검출하는데 있어서 능동 소자 성분이 반영되는 제1 발진신호(OSC1)와 수동 소자 성분이 반영되는 제2 발진신호(OSC2)를 생성하고 이를 카운팅한 값(CNT1, CNT2)을 비교하여 스큐정보(INF_S, INF_T, INF_F)를 검출하는 것이 가능하다.
도 3 은 도 2 의 스큐정보(INF_S, INF_T, INF_F)를 이용하는 반도체 장치를 설명하기 위한 블록도이다.
도 3 을 참조하면, 반도체 장치는 다수의 지연부(310)와, 다중화부(330), 및 동기화부(350)를 구비한다.
지연부(310)는 스큐정보(INF_S, INF_T, INF_F)에 대응하는 지연 시간을 입력 데이터(DAT_IN)에 반영하기 위한 것으로, 제1 내지 제3 지연부(312, 314, 316)를 구비한다. 제1 내지 제3 지연부(312, 314, 316)는 서로 직렬 연결되어 있으며, 각각의 출력신호는 다중화부(330)로 입력된다. 여기서 지연부(310)는 설계에 따라 달라질 수 있으며, 예컨대 입력 데이터(DAT_IN)에 스큐정보(INF_S, INF_T, INF_F)에 대응하여 서로 다른 지연 시간을 반영하기 위한 지연부가 병렬 연결된 구조를 가지는 것도 가능하다.
다중화부(330)는 스큐정보(INF_S, INF_T, INF_F)에 응답하여 제1 내지 제3 지연부(312, 314, 316)의 출력신호 중 어느 하나를 출력한다. 스큐정보(INF_S, INF_T, INF_F) 중 'INF_S'가 활성화되는 경우 제1 지연부(312)의 출력신호가 다중화부(330)에서 출력되며, 'INF_F'가 활성화되는 경우 제3 지연부(316)의 출력신호가 다중화부(330)에서 출력된다.
동기화부(350)는 다중화부(330)의 출력신호를 클럭신호(CLK)에 동기화시켜 출력 데이터(DAT_OUT)로 출력한다. 여기서, 동기화부(350)는 클럭신호(CLK)에 응답하여 입력되는 신호를 출력하는 디 플립플롭으로 구성되는 것이 바람직하다.
이하, 도 3 의 구성의 간단한 동작 설명을 살펴보기로 한다.
우선, PVT 스큐 특성이 'FAST'인 경우, 도 2 의 'INF_F' 스큐정보가 활성화된다. 이때, 다수의 지연부(310) 역시 'FAST' 인 PVT 스큐 특성에 따라 빠르게 동작하기 때문에 지연량이 줄어들게 된다. 이 경우, 'INF_F' 스큐정보에 응답하여 제3 지연부(316)의 출력신호가 다중화부(330)를 통해 출력된다. 제3 지연부(316)의 출력신호는 제1 및 제2 지연부(312, 314)의 지연량이 모두 반영된 신호이며, 'FAST'인 PVT 스큐 특성으로 인하여 다수의 지연부(310)에서 줄어든 지연량을 보상한 신호이다.
다음으로 PVT 스큐 특성이 'SLOW'인 경우, 'INF_S' 스큐정보가 활성화된다. 이때, 다수의 지연부(310)는 느리게 동작하기 때문에 지연량이 늘어나게 된다. 이 경우, 'INF_S' 스큐정보에 응답하여 제1 지연부(312)의 출력신호가 다중화부(330)를 통해 출력되며, 이는 'SLOW'인 PVT 스큐 특성으로 인하여 다수의 지연부(310)에서 늘어난 지연량을 보상할 수 있음을 의미한다. 한편, PVT 스큐 특성에 대응하여 지연시간이 보상된 다중화부(330)의 출력신호는 동기화부(350)에서 클럭신호(CLK)와 동기화되는데 있어서 항상 셋업/홀드 타임이 보장된다.
전술한 바와 같이 본 발명의 실시예에 따른 반도체 장치는 PVT 스큐 특성을 수동 소자와 능동 소자를 이용하여 검출할 수 있으며, 이렇게 검출된 스큐정보(INF_S, INF_T, INF_F)는 입력 데이터(DAT_IN)를 클럭신호(CLK)에 동기화시켜 출력 데이터(DAT_OUT)로 출력하는 회로에 있어서 셋업/홀드 타임을 보장해 주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력 되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 일반적인 동기화 회로를 설명하기 위한 블록도.
도 2 는 본 발명의 실시예의 따른 집적 회로로서, PVT 스큐 특성을 검출하기 위한 스큐 검출 회로.
도 3 은 도 2 의 스큐정보(INF_S, INF_T, INF_F)를 이용하는 반도체 장치를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 제1 발진부 230 : 제2 발진부
250 : 스큐정보 생성부

Claims (16)

  1. 제1 발진신호를 생성하기 위한 제1 발진수단;
    자신의 발진경로 상에 저항을 포함하며, 상기 저항에 대응하는 제2 발진신호를 생성하기 위한 제2 발진수단; 및
    상기 제1 발진신호와 상기 제2 발진신호를 비교하여 스큐정보를 생성하기 위한 스큐정보 생성수단
    을 구비하는 집적 회로.
  2. 제1항에 있어서,
    상기 제1 발진수단은 능동소자로 이루어진 인버터를 구비하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서,
    상기 제2 발진수단은 능동소자로 이루어진 인버터와 수동소자로 이루어진 적어도 하나의 저항을 구비하는 집적 회로.
  4. 제1항에 있어서,
    상기 스큐정보 생성수단은,
    상기 제1 발진신호에 따라 카운팅 동작을 수행하기 위한 제1 카운팅부;
    상기 제2 발진신호에 따라 카운팅 동작을 수행하기 위한 제2 카운팅부; 및
    상기 제1 및 제2 카운팅부의 출력신호에 응답하여 상기 스큐정보를 출력하기 위한 스큐정보 출력부를 구비하는 것을 특징으로 하는 집적 회로.
  5. 제4항에 있어서,
    상기 스큐정보 출력부는,
    상기 제1 및 제2 카운팅부의 출력신호를 입력받아, 상기 제1 또는 제2 카운팅부의 카운팅 종료 시점에 대응하여 상기 제1 및 제2 카운팅부의 출력신호의 비교 시점을 제어하기 위한 동작시점 제어부; 및
    상기 동작시점 제어부의 출력신호에 응답하여 상기 제1 및 제2 카운팅부의 출력신호를 비교하여 상기 스큐정보를 출력하는 카운팅 값 비교부를 구비하는 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서,
    상기 스큐정보는 공정 또는 전압 또는 온도에 대응하는 것을 특징으로 하는 집적 회로.
  7. 스큐 특성에 민감한 주파수를 가지는 제1 발진신호와, 저항에 대응하여 상기 스큐 특성에 둔감한 주파수를 가지는 제2 발진신호를 비교하여 스큐정보를 검출하기 위한 스큐검출수단;
    입력신호에 상기 스큐정보에 대응하는 지연 시간을 반영하여 출력하기 위한 지연수단; 및
    상기 지연수단의 출력신호를 클럭신호에 동기화시켜 출력하기 위한 동기화수단
    을 구비하는 반도체 장치.
  8. 제7항에 있어서,
    상기 스큐정보에 응답하여 상기 지연수단의 출력신호를 다중화하기 위한 다중화수단을 더 구비하는 반도체 장치.
  9. 제7항에 있어서,
    상기 스큐검출수단은,
    상기 제1 발진신호를 생성하기 위한 제1 발진부;
    자신의 발진경로 상에 상기 저항을 포함하며, 상기 저항에 대응하는 상기 제2 발진신호를 생성하기 위한 제2 발진부; 및
    상기 제1 발진신호와 상기 제2 발진신호를 비교하여 상기 스큐정보를 생성하기 위한 스큐정보 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 발진부는 능동소자로 이루어진 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 제2 발진부는 능동소자로 이루어진 인버터와 수동소자로 이루어진 적어도 하나의 저항을 구비하는 반도체 장치.
  12. 제9항에 있어서,
    상기 스큐정보 생성수단은,
    상기 제1 발진신호에 따라 카운팅 동작을 수행하기 위한 제1 카운팅부;
    상기 제2 발진신호에 따라 카운팅 동작을 수행하기 위한 제2 카운팅부; 및
    상기 제1 및 제2 카운팅부의 출력신호에 응답하여 상기 스큐정보를 출력하기 위한 스큐정보 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 스큐정보 출력부는,
    상기 제1 및 제2 카운팅부의 출력신호를 입력받아, 상기 제1 또는 제2 카운팅부의 카운팅 종료 시점에 대응하여 상기 제1 및 제2 카운팅부의 출력신호의 비교 시점을 제어하기 위한 동작시점 제어부; 및
    상기 동작시점 제어부의 출력신호에 응답하여 상기 제1 및 제2 카운팅부의 출력신호를 비교하여 상기 스큐정보를 출력하는 카운팅 값 비교부를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제7항에 있어서,
    상기 스큐정보는 공정 또는 전압 또는 온도에 대응하는 것을 특징으로 하는 반도체 장치.
  15. 제7항에 있어서,
    상기 지연수단은 직렬 연결되는 다수의 지연부를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제7항에 있어서,
    상기 지연수단은 병렬연결되며, 각각 상기 스큐정보에 대응하여 서로 다른 지연시간을 상기 입력신호에 반영하기 위한 다수의 지연부를 구비하는 것을 특징으로 하는 반도체 장치.
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