KR20110035783A - 상변화 메모리 소자 제조 방법 - Google Patents

상변화 메모리 소자 제조 방법 Download PDF

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Abstract

개시되는 상변화 메모리 소자 제조 방법은 하부전극 콘택홀 내에 지정된 높이의 희생층을 형성하는 단계, 하부전극 콘택홀을 포함하는 전체 구조 상에 절연막을 형성하는 단계, 절연막을 식각하여 하부전극 콘택홀 측벽에 스페이서를 형성하는 단계 및 희생층을 제거하는 단계를 포함한다.
PCRAM, 하부전극

Description

상변화 메모리 소자 제조 방법{Fabrication Method of Phase Change Random Access Memory Device}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자 제조 방법에 관한 것이다.
상변화 메모리(Phase Change Random Access Memory; PCRAM)는 비휘발성 메모리 장치로서 재생 속도, 재기록 횟수 등에서 DRAM급 성능을 제공하는 차세대 메모리이다.
상변화 메모리 소자는 상변화 물질을 결정질 또는 비정질로 제어하여, 셋 또는 리셋 상태를 갖도록 함으로써 데이터를 기록하는데, 특히, 상변화 물질을 리셋 상태로 변화시키고자 할 경우 짧은 시간에 많은 양의 전류가 인가되어야 한다. 이러한 리셋 전류는 상변화 메모리 장치의 구동 성능에 직접적인 영향을 주는 요소로, 리셋 전류량이 적을수록 구동 전력을 낮출 수 있다.
리셋 전류는 상변화 물질에 대한 히터로 작용하는 하부전극 콘택(Bottom Electrode Contact; BEC)의 구경과 밀접한 관계가 있으며, 상변화 물질과 접촉되는 측의 BEC의 구경을 감소시킬수록 리셋 전류 또한 감소된다.
따라서, 상변화 물질층과 접촉되는 측의 BEC 구경을 최소화하기 위해, BEC 홀을 형성한 후, BEC 홀 내에 스페이서를 형성하는 방안이 제시되었다. 그런데, 소자의 축소율이 증가할수록 BEC 홀의 구경이 감소할 수 밖에 없다. 이에 따라, 스페이서 형성을 위한 에치 백(Etch back) 공정시 BEC 홀 저부가 노출되지 않는 현상(Not open 현상)이 발생한다.
이러한 현상은 스페이서 형성을 위한 식각 공정시 과도 식각을 진행하여 해결할 수 있다. 그러나, 과도 식각에 의해 하부전극 콘택 홀 저부가 손실되어 유효 BEC 구경이 오히려 증가할 수 있다.
도 1a 및 1b는 일반적인 상변화 메모리 소자를 위한 하부전극 콘택 형성 방법을 설명하기 위한 단면도이다.
도 1a에 도시한 것과 같이, 하부구조가 형성된 반도체 기판(10) 상에 층간 절연막(12)을 형성하고 패터닝하여 하부전극 콘택홀을 형성한다. 그리고, 하부전극 콘택홀 내에 지정된 높이의 하부전극(14) 및 하부전극 콘택(16)을 형성한다. 다음, 전체 구조 상에 스페이서 절연막(18)을 형성한다.
이후, 스페이서 식각 공정에 의해 스페이서 절연막(18)을 식각하여, 도 1b에 도시한 것과 같이 하부전극 콘택홀 측벽에 스페이서(18A)를 형성한다. 이때, 하부전극 콘택(16)이 노출되지 않는 현상을 방지하기 위해 과도 식각을 진행하게 되며, 이에 따라 하부전극 콘택(16)이 손실되게 된다.
이러한 상태에서, 하부전극 콘택 홀 내를 상변화 물질로 매립하는 경우, 상변화 물질과 접촉되는 하부전극의 유효 구경이 원하는 크기보다 증가하게 된다.
결과적으로, 리셋 전류를 감소시키고자 하는 소기의 목적을 달성할 수 없어 상변화 메모리 소자의 구동 특성을 개선할 수 없다.
본 발명은 하부전극 콘택홀의 실질적인 구경을 줄일 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 하부전극과 상변화 물질층과의 접촉 면적을 감소시켜 리셋 동작시 소모되는 전류량을 최적화할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부전극 콘택홀 내에 지정된 높이의 희생층을 형성하는 단계; 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 하부전극 콘택홀 측벽에 스페이서를 형성하는 단계; 및 상기 희생층을 제거하는 단계;를 포함한다.
한편, 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법은 하부전극 콘택홀 내에 지정된 높이의 하부전극 및 희생층을 순차적으로 형성하는 단계; 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 하부전극 콘택홀 측벽에 스페이서를 형성하는 단계; 및 상기 하부전극 표면이 노출되도록 상기 희생층을 제거하는 단계;를 포함한다.
본 발명에서는 하부전극 콘택홀 내에 스페이서를 형성하기 전 희생층을 형성 한다. 따라서, 스페이서 형성을 위한 식각 공정시 과도 식각이 진행되어도 추후 제거될 희생층에만 영향을 주기 때문에, 희생층 제거 후 형성되는 하부전극 콘택과 상변화 물질층과의 접촉 면적을 최소화할 수 있다.
따라서, 리셋 동작에 필요한 전류량을 효과적으로 감소시킬 수 있어, 상변화 메모리 소자의 구동 성능을 대폭 개선할 수 있다.
상변화 메모리 소자는 스위칭 소자로서 트랜지스터 또는 다이오드를 사용할 수 있다. 아울러, 스위칭 소자를 통해 특정 하부전극이 선택되면, 이에 의해 하부전극 콘택이 가열되고, 하부전극 콘택과 접촉된 상변화 물질의 상태가 변화된다. 하부전극 및 하부전극 콘택은 다양한 형태로 제조할 수 있는데, 하부전극 콘택홀 내에 하부전극 및 하부전극 콘택을 매립하는 방법, 하부전극 상에 하부전극 콘택홀을 형성하고, 하부전극 콘택홀 내에 하부전극 콘택을 형성하는 방법 등을 들 수 있다.
이하에서는 하부전극 콘택홀 내에 하부전극과 하부전극 콘택을 형성하는 경우를 주요한 예로 들어 설명할 것이나, 본 발명은 이에 한정되지 않으며, 하부전극 콘택홀 내에 스페이서를 형성하는 구조라면 어느 것이든 적용 가능함은 물론이다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하면 다음과 같다.
도 2 내지 9는 본 발명의 제 1 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2에 도시한 것과 같이, 스위칭 소자(미도시)를 포함하는 하부 구조가 형성된 반도체 기판(101) 상에 층간 절연막(103)을 형성한다. 그리고, 하부전극 콘택홀 내에 지정된 높이의 하부전극(105)을 형성한 후, 전체 구조 상에 희생층(107)을 형성한다. 희생층(107)은 예를 들어, 산화물을 이용하여 형성할 수 있다.
도 3은 식각 공정 특히, 에치 백 공정에 의해 하부전극(105) 상에만 지정된 높이의 희생층(107)이 남아 있는 상태를 나타낸다.
이와 같이, 희생층(107)이 형성된 후에는 도 4에 도시한 것과 같이, 하부전극 콘택홀을 포함하는 전체 구조 상에 스페이서 절연막(109)을 형성하고, 스페이서 식각 공정을 통해 도 5와 같이 스페이서(109A)를 형성한다. 이때, 스페이서(109A) 형성을 위한 식각공정시의 식각 정도는 하부전극 콘택홀의 구경을 고려하여 결정된다. 특히, 소자의 축소율이 증가할수록 스페이서 식각률을 증가시키는 것이 바람직하다. 이러한 과도 식각에 따라, 도 5에 도시한 것과 같이 희생층(107)이 손실될 수 있다.
스페이서(109A) 형성이 완료되면, 불필요한 희생층(107)을 제거하여야 하며, 도 6은 희생층(107)이 제거된 상태를 나타낸다. 희생층(107)을 산화물을 이용하여 형성한 경우 희생층(107)은 예를 들어, 습식 식각에 의해 제거할 수 있다.
다음, 도 7에 도시한 것과 같이, 전체 구조 상에 도전층(111)을 형성하고, 도 8과 같이, 에치 백 공정에 의해 하부전극 콘택홀 내에 지정된 높이의 하부전극 콘택(111A)을 형성한다.
일반적으로는 하부전극 콘택 형성 후 스페이서 식각이 진행되기 때문에, 하부전극 콘택이 손실되고, 이로 인해 하부전극 콘택의 실질적인 구경이 증가하게 된다. 이와 달리, 본 발명에서는 희생층을 형성한 상태에서 스페이서를 형성하고, 희생층을 제거한 위치에 하부전극 콘택을 형성하므로, 하부전극 콘택이 손실되는 것을 방지할 수 있다.
더욱이, 도전층(111) 형성 후의 에치 백 공정시 하부전극 콘택의 높이를 용이하게 제어할 수 있다. 따라서, 도 8에 도시한 것과 같이, 하부전극 콘택의 높이를 희생층(107)의 높이보다 높게, 즉 스페이서(108A)의 최저부의 높이보다 높게 제어하는 경우 하부전극 콘택의 실질적인 구경을 효과적으로 감소시킬 수 있다.
도 9는 하부전극 콘택홀 내에 상변화 물질 패턴(113)을 형성하고, 상변화 물질 패턴(113)과 접촉되는 상부전극(115)이 형성된 상태를 나타낸다.
스페이서 식각 공정시 하부전극 콘택(111A)이 전혀 영향을 받지 않으며, 오히려, 스페이서 식각 공정 후에 형성되기 때문에, 상변화 물질 패턴(113)과의 접촉 면적을 최소화할 수 있다. 특히, 스페이서(109A) 형성 후 하부전극 콘택홀의 구경을 고려하여, 하부전극 콘택(111A)의 높이를 하부전극 콘택홀의 구경이 최소가 되는 지점이 되도록 하는 경우, 리셋 전류 감소 효과가 극대화될 수 있다.
도 9에서는 하부전극 콘택홀 내에 하부전극 및 상변화 물질이 매립되는 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며 도 10을 참조하여 설명하면 다음과 같다.
도 10은 본 발명의 제 2 실시예에 의한 상변화 메모리 소자 제조 방법을 설 명하기 위한 단면도이다.
상술한 도 7과 같이 도전층(111)을 형성한 후, 평탄화 공정 등에 의해 하부전극 콘택홀 내를 도전층으로 매립하여 하부전극 콘택(111A)을 형성한다. 그리고, 하부전극 콘택(111A)과 접촉되도록 상변화 물질 패턴(113) 및 상부전극(115)을 형성한다.
상변화 메모리 소자의 제조시에는 하부전극 콘택홀 내에 하부전극을 매립시키는 것도 가능하지만, 하부전극 상에 하부전극 콘택홀을 형성하는 것도 가능하다. 이러한 경우에도 하부전극 콘택홀 내측벽에 스페이서를 형성하여, 하부전극 콘택의 구경을 감소시키는 방안을 적용할 수 있음은 물론이다.
도 11은 본 발명의 제 3 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
본 실시예에서는 스위칭 소자 등의 하부구조가 형성된 반도체 기판(201) 상에 하부전극(203)을 형성하고, 하부전극 상부가 노출되도록 하부전극 콘택홀을 형성한다.
그리고, 상술한 방법과 유사하게, 하부전극 콘택홀 저부에 희생층을 형성한 다. 다음, 스페이서 절연막 형성 및 식각 공정에 의해 스페이서(207)를 형성하고 희생층을 제거한다. 이어서, 스페이서(207)가 형성된 하부전극 콘택홀 저부에 지정된 높이의 하부전극 콘택(209)을 형성한다. 이에 따라, 하부전극 콘택이 손실되지 않도록 스페이서를 형성하여 하부전극 콘택의 구경을 감소시킬 수 있다.
아울러, 하부전극 콘택홀 내부에 상변화 물질 패턴(211)을 매립한 다음, 이 와 접촉되도록 상부전극(213)을 형성한다.
도 12는 본 발명의 제 4 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
도 12에 도시한 실시예에서는 도 11과 달리, 희생층 제거 후, 하부전극 콘택홀 내를 도전층으로 매립하고 평탄화하여, 하부전극 콘택홀 내부가 하부전극 콘택(209)으로 매립된 경우를 나타낸다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1a 및 1b는 일반적인 상변화 메모리 소자를 위한 하부전극 콘택 형성 방법을 설명하기 위한 단면도,
도 2 내지 9는 본 발명의 제 1 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도,
도 10은 본 발명의 제 2 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도,
도 11은 본 발명의 제 3 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도,
도 12는 본 발명의 제 4 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
101 : 반도체 기판 103 : 층간 절연막
105 : 하부전극 107 : 희생층
109 : 스페이서 절연막 109A : 스페이서
111 : 도전층 111A : 하부전극 콘택
113 : 상변화 물질 패턴 115 : 상부전극

Claims (12)

  1. 하부전극 콘택홀 내에 지정된 높이의 희생층을 형성하는 단계;
    상기 하부전극 콘택홀을 포함하는 전체 구조 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 하부전극 콘택홀 측벽에 스페이서를 형성하는 단계; 및
    상기 희생층을 제거하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생층은 산화물을 이용하여 형성하는 상변화 메모리 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 희생층은 습식 식각 공정으로 제거하는 상변화 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 희생층을 제거한 후, 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 도전층을 형성하는 단계; 및
    상기 도전층을 선택적으로 제거하여, 상기 하부전극 콘택홀 내에 지정된 높이의 하부전극 콘택을 형성하는 단계;
    를 더 포함하는 상변화 메모리 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 하부전극 콘택과 접촉되도록 상기 하부전극 콘택홀 내에 상변화 물질을 매립하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 희생층을 제거한 후, 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 도전층을 형성하는 단계; 및
    상기 도전층을 평탄화하여, 상기 하부전극 콘택홀이 매립되도록 하부전극 콘택을 형성하는 단계;
    를 더 포함하는 상변화 메모리 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 하부전극 콘택과 접촉되는 상변화 물질 패턴을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.
  8. 하부전극 콘택홀 내에 지정된 높이의 하부전극 및 희생층을 순차적으로 형성하는 단계;
    상기 하부전극 콘택홀을 포함하는 전체 구조 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 하부전극 콘택홀 측벽에 스페이서를 형성하는 단계; 및
    상기 하부전극 표면이 노출되도록 상기 희생층을 제거하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 희생층은 산화물을 이용하여 형성하는 상변화 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 희생층은 습식 식각 공정으로 제거하는 상변화 메모리 소자 제조 방법.
  11. 제 8 항에 있어서,
    상기 희생층을 제거한 후, 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 도전층을 형성하는 단계; 및
    상기 도전층을 선택적으로 제거하여, 상기 하부전극 콘택홀 내에 지정된 높이의 하부전극 콘택을 형성하는 단계;
    를 더 포함하는 상변화 메모리 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 하부전극 콘택과 접촉되도록 상기 하부전극 콘택홀 내에 상변화 물질을 매립하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.
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