KR20110024520A - Method for forming semiconductor device - Google Patents

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KR20110024520A KR1020090082550A KR20090082550A KR20110024520A KR 20110024520 A KR20110024520 A KR 20110024520A KR 1020090082550 A KR1020090082550 A KR 1020090082550A KR 20090082550 A KR20090082550 A KR 20090082550A KR 20110024520 A KR20110024520 A KR 20110024520A
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권성수
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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to improve the reliability of a semiconductor device by preventing the degradation of an electric property of a via and the generation of a polymer due to a dielectric layer by using a wet etching process. CONSTITUTION: A metal layer for forming a conductor(107), a metal layer for forming a wire(103), and a dielectric layer(105) are formed on the upper side of a semiconductor substrate(101). The conductor is formed by patterning the metal layer. The wire is formed by patterning the metal layer. An interlayer insulation layer(111) is formed on the upper sides of the semiconductor substrate, the wire, and the conductor. A via(113) is formed by selectively etching the part of the interlayer insulation layer.

Description

반도체 소자의 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 MIM(Metal/Insulator/Metal) 구조와 유전체막 및 비아(via)를 포함하는 반도체 소자를 제조하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a metal / insulator / metal (MIM) structure, a dielectric film, and vias.

현재, 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부 및 하부 전극과 절연체막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.Currently, development and research of semiconductor devices for implementing high-capacity capacitors are underway in logic circuits requiring high-speed operation. In general, when the high-capacitance capacitor has a PIP (Polysilicon / Insulator / Polysilicon) structure, since the upper electrode and the lower electrode are used as conductive polysilicon, an oxidation reaction occurs at the interface between the upper and lower electrodes and the insulator film to form a natural oxide film. The disadvantage is that the size of the capacitance is reduced.

이를 해결하기 위하여 커패시터의 구조가 MIM로 변경되었는데, MIM 커패시터는 비저항이 작고 내부에 공핍(depletion)에 의한 기생커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체장치에서 주로 이용되고 있다.In order to solve this problem, the structure of the capacitor has been changed to MIM. MIM capacitors are mainly used in high-performance semiconductor devices requiring high Q values because of their low resistivity and no parasitic capacitance due to depletion therein.

도 1a 내지 도 1d는 종래 기술에 따라 MIM 커패시터 소자를 제조하는 방법 중에서 일부의 공정을 설명하기 위한 소자 단면도들이다.1A to 1D are device cross-sectional views illustrating some processes in a method of manufacturing a MIM capacitor device according to the prior art.

도 1a를 참조하면, 트랜지스터 등과 같은 구조물이 형성된 반도체 기판(11)의 상부에 배선 형성용 금속막(13a), 유전체막(15), 컨덕터 형성용 금속막(17a)을 순차로 적층하여 형성한다. 여기서, 유전체막(15)은 고유전 물질인 금속 산화막질을 사용하며, 통상 알루미나(Al2O3)와 하프늄 다이옥사이드(HfO2) 중에서 어느 하나를 이용하여 단일막으로 형성하거나 이들의 적층막(예컨대, Al2O3/HfO2/Al2O3)을 이용한다.Referring to FIG. 1A, a wiring forming metal film 13a, a dielectric film 15, and a conductor forming metal film 17a are sequentially stacked on a semiconductor substrate 11 on which a structure such as a transistor is formed. . Here, the dielectric film 15 uses a metal oxide film, which is a high dielectric material, and is usually formed as a single film using one of alumina (Al 2 O 3 ) and hafnium dioxide (HfO 2 ), or a laminated film thereof. For example, Al 2 O 3 / HfO 2 / Al 2 O 3 ) is used.

도 1b를 참조하면, 컨덕터 형성용 금속막(17a)의 상부에 컨덕터 영역을 정의하는 제 1 감광막 패턴(19)을 형성하며, 제 1 감광막 패턴(19)을 이용해 컨덕터 형성용 금속막(17a)을 패터닝하여 컨덕터(17)를 형성한다.Referring to FIG. 1B, a first photosensitive film pattern 19 defining a conductor region is formed on the conductor forming metal film 17a, and the conductive film forming film 17a is formed using the first photosensitive film pattern 19. Is patterned to form the conductor 17.

도 1c를 참조하면, 제 1 감광막 패턴(19)을 제거하며, 유전체막(15) 및 컨덕터(17)의 상부에 배선 영역을 정의하는 제 2 감광막 패턴(도시 생략함)을 형성하며, 제 2 감광막 패턴을 이용해 유전체막(15) 및 배선 형성용 금속막(13a)을 패터닝하여 배선(13)을 형성한다. 이어서 반도체 기판(11)과 유전체막(15) 및 컨덕터(17)를 포함하는 전체 상면에 층간절연막(21)을 형성한다.Referring to FIG. 1C, the first photoresist layer pattern 19 is removed, and a second photoresist layer pattern (not shown) defining a wiring area is formed on the dielectric layer 15 and the conductor 17. The wiring 13 is formed by patterning the dielectric film 15 and the wiring forming metal film 13a using the photosensitive film pattern. Subsequently, an interlayer insulating film 21 is formed on the entire upper surface including the semiconductor substrate 11, the dielectric film 15, and the conductor 17.

도 1d를 참조하면, 층간절연막(21)의 일부분을 선택적으로 건식 식각하여 배 선(13) 및 컨덕터(17)의 일부분을 노출시키는 비아(23)를 형성한다. 이때, 유전체막(15)이 제거될 때에 폴리머(polymer)가 발생하며, 이 폴리머는 비아(23) 내에 잔류물(residue)(R)로 남는다. 즉, 유전체막(15)을 하프늄 다이옥사이드(HfO2)를 이용한 단일막으로 형성한 경우이거나 알루미나(Al2O3)와 하프늄 다이옥사이드(HfO2)의 적층막으로 형성한 경우에는 유전체막(15)이 제거될 때에 하프늄(Hf)을 포함한 폴리머가 발생하며, 이 폴리머는 비아(23) 내에 잔류물(R)로 남는다.Referring to FIG. 1D, a portion of the interlayer insulating layer 21 is selectively dry etched to form a via 23 exposing a portion of the wiring 13 and the conductor 17. At this time, a polymer is generated when the dielectric film 15 is removed, and the polymer remains as a residue R in the via 23. That is, when the dielectric film 15 is formed of a single film using hafnium dioxide (HfO 2 ), or the laminated film of alumina (Al 2 O 3 ) and hafnium dioxide (HfO 2 ), the dielectric film 15 is formed. When this is removed, a polymer containing hafnium (Hf) occurs, which remains as a residue (R) in the via (23).

이후, 통상의 MIM 커패시터 소자 공정과 마찬가지로 비아(23)를 텅스텐(W)이나 구리(Cu) 등과 같은 도전성 물질로 채우며, 그 상부에 다시 배선을 형성하는 등과 같은 일련의 MIM 커패시터 소자 제조 공정을 수행한다.Thereafter, as in the conventional MIM capacitor device process, the via 23 is filled with a conductive material such as tungsten (W), copper (Cu), and the like, and a series of MIM capacitor device manufacturing processes are performed, such as forming wiring on top thereof. do.

이와 같이 종래 기술에 의하면 비아(23) 내에 잔류물(R)이 존재하며, 이는 비아(23)의 전기적 특성을 열화시키는 요인이 되었고, 결국에는 반도체 소자의 신뢰성이 저하되는 문제점이 있었다.As described above, the residue R is present in the vias 23, which causes deterioration of electrical characteristics of the vias 23, resulting in a decrease in reliability of the semiconductor device.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, MIM 구조와 유전체막 및 비아를 포함하는 반도체 소자를 제조함에 있어서 비아의 형성을 위한 식각 공정 중에 유전체막에 의한 폴리머가 발생하지 않도록 한 다.The present invention has been proposed to solve the problems of the prior art as described above, in the manufacture of a semiconductor device including a MIM structure, a dielectric film and vias, polymers by the dielectric film during the etching process for the formation of vias do not occur. Do not

본 발명의 제 1 관점으로서 반도체 소자의 제조 방법은, 반도체 기판의 상부에 배선 형성용 금속막, 유전체막, 컨덕터 형성용 금속막을 순차로 적층하여 형성하는 단계와, 상기 컨덕터 형성용 금속막을 패터닝하여 컨덕터를 형성하는 단계와, 상기 컨덕터에 의해 부분적으로 노출된 상기 유전체막에 대해 노출 부분을 제거하는 단계와, 상기 배선 형성용 금속막을 패터닝하여 배선을 형성하는 단계와, 상기 반도체 기판과 상기 배선 및 상기 컨덕터의 상면에 층간절연막을 형성하는 단계와, 상기 층간절연막의 일부분을 선택적으로 식각하여 상기 배선 및 상기 컨덕터의 일부분을 노출시키는 비아를 형성하는 단계를 포함할 수 있다.According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method comprising: sequentially forming a wiring forming metal film, a dielectric film, and a conductor forming metal film on an upper surface of the semiconductor substrate, and patterning the conductor forming metal film. Forming a conductor, removing an exposed portion of the dielectric film partially exposed by the conductor, patterning the wiring forming metal film to form a wiring, the semiconductor substrate and the wiring and The method may include forming an interlayer insulating layer on an upper surface of the conductor, and selectively forming a portion of the interlayer insulating layer to form a via that exposes the wiring and a portion of the conductor.

여기서, 상기 유전체막은, 알루미나(Al2O3)와 하프늄 다이옥사이드(HfO2) 중에서 어느 하나를 이용하여 단일막으로 형성하거나 이들의 적층막을 이용하여 형성할 수 있다.Here, the dielectric film may be formed as a single film using any one of alumina (Al 2 O 3 ) and hafnium dioxide (HfO 2 ), or may be formed using a laminated film thereof.

상기 유전체막에 대해 노출 부분을 제거하는 단계는, 플루오르화수소산(HF)을 포함하는 식각액을 이용하는 습식 식각을 통해 상기 유전체막을 제거할 수 있다.Removing the exposed portion of the dielectric film may remove the dielectric film through wet etching using an etchant including hydrofluoric acid (HF).

상기 배선 형성용 금속막은, 적어도 그 상부를 질화 티타늄(TiN)으로 형성할 수 있다.At least an upper portion of the metal film for wiring formation may be formed of titanium nitride (TiN).

본 발명의 제 2 관점으로서 반도체 소자의 제조 방법은, 반도체 기판의 상부에 배선 형성용 금속막, 유전체막, 컨덕터 형성용 금속막을 순차로 적층하여 형성하는 단계와, 상기 컨덕터 형성용 금속막을 패터닝하여 컨덕터를 형성하는 단계와, 상기 컨덕터에 의해 부분적으로 노출된 상기 유전체막 및 상기 배선 형성용 금속막을 패터닝하여 배선을 형성하는 단계와, 상기 반도체 기판과 상기 유전체막 및 상기 컨덕터의 상면에 층간절연막을 형성하는 단계와, 상기 층간절연막의 일부분을 선택적으로 식각하여 상기 유전체막 및 상기 컨덕터의 일부분을 노출시키는 비아를 형성하는 단계와, 상기 비아에 의해 노출된 상기 유전체막을 습식 식각을 통해 제거하여 상기 배선의 일부분을 노출시키는 단계를 포함할 수 있다.According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising sequentially forming a wiring forming metal film, a dielectric film, and a conductor forming metal film on top of a semiconductor substrate, and patterning the conductor forming metal film. Forming a conductor, patterning the dielectric film partially exposed by the conductor and the wiring forming metal film to form wiring, and forming an interlayer insulating film on the semiconductor substrate, the dielectric film and the upper surface of the conductor Forming a via to expose a portion of the dielectric layer and the conductor by selectively etching a portion of the interlayer dielectric layer; and removing the dielectric layer exposed by the via through wet etching. Exposing a portion of the substrate.

여기서, 상기 유전체막은, 알루미나와 하프늄 다이옥사이드 중에서 어느 하나를 이용하여 단일막으로 형성하거나 이들의 적층막을 이용하여 형성할 수 있다.Here, the dielectric film may be formed as a single film using any one of alumina and hafnium dioxide, or may be formed using a laminated film thereof.

상기 배선의 일부분을 노출시키는 단계는, 플루오르화수소산을 포함하는 식각액을 이용하는 습식 식각을 통해 상기 유전체막을 제거할 수 있다.Exposing a portion of the wiring may remove the dielectric layer through wet etching using an etchant containing hydrofluoric acid.

상기 배선 형성용 금속막 또는 컨덕터 형성용 금속막은, 적어도 그 상부를 질화 티타늄으로 형성할 수 있다.The wiring-forming metal film or the conductor-forming metal film can be formed at least on titanium nitride.

본 발명의 실시예에 의하면, MIM 구조와 유전체막 및 비아를 포함하는 반도체 소자를 제조함에 있어서 비아를 형성하기 위한 식각 시에 유전체막이 노출되지 않도록 사전에 제거하거나 습식 식각을 이용하여 유전체막에 의한 폴리머가 발생하지 않으며, 이로써 비아 내에 잔류물이 존재하지 않으므로 비아의 전기적 특성이 열화되지 않아서 반도체 소자의 신뢰성이 향상된다.According to an embodiment of the present invention, in manufacturing a semiconductor device including a MIM structure, a dielectric film, and vias, the dielectric film may be removed by using a wet etching method or removed in advance so as not to expose the dielectric film during etching to form the vias. The polymer does not occur, and thus no residue is present in the via, so that the electrical characteristics of the via are not degraded, thereby improving the reliability of the semiconductor device.

아울러, 일실시예에 의하면 종래 기술에 따라 비아를 형성할 때의 식각과 비교할 때에 식각 속도가 상대적으로 늦기에 비아 오버 식각이 발생할 우려가 감소되어 비아 오버 식각에 의한 콘택(contact) 저항의 증가 문제를 방지할 수 있는 효과가 있다.In addition, according to an embodiment, compared with etching when forming a via according to the related art, the etching rate is relatively slow, so that the risk of via over etching may be reduced, resulting in an increase in contact resistance due to via over etching. There is an effect that can be prevented.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, and only the embodiments make the disclosure of the present invention complete, and the general knowledge in the art to which the present invention belongs. It is provided to fully inform the person having the scope of the invention, which is defined only by the scope of the claims.

본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내 려져야 할 것이다. In describing the embodiments of the present invention, if it is determined that a detailed description of a known function or configuration may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. In addition, terms to be described below are terms defined in consideration of functions in the embodiments of the present invention, which may vary according to intentions or customs of users and operators. Therefore, the definition should be made based on the contents throughout the specification.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 커패시터 소자를 제조하는 방법 중에서 일부의 공정을 설명하기 위한 소자 단면도들이다.2A to 2D are cross-sectional views of devices for explaining a part of processes in a method of manufacturing a MIM capacitor device according to an embodiment of the present invention.

도 2a를 참조하면, 트랜지스터 등과 같은 구조물이 형성된 반도체 기판(101)의 상부에 배선 형성용 금속막(103a), 유전체막(105), 컨덕터 형성용 금속막(107a)을 순차로 적층하여 형성한다.Referring to FIG. 2A, the wiring forming metal film 103a, the dielectric film 105, and the conductor forming metal film 107a are sequentially stacked on the semiconductor substrate 101 on which a structure such as a transistor is formed. .

배선 형성용 금속막(103a)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈늄(Ta), 백금(Pt), 텅스텐(W) 중에서 어느 하나의 금속을 사용하거나 티타늄/질화 티타늄(Ti/TiN), 티타늄/알루미늄/질화 티타늄(Ti/Al/TiN), 탄탈늄/질화 탄탈늄(Ta/TaN) 중에서 어느 하나의 합금을 사용하여 단일막으로 형성하거나 복수의 금속 또는 합금을 사용하여 적층막으로 형성할 수 있다. 예컨대, 제 1 금속막과 제 2 금속막 및 제 3 금속막을 차례로 적층하는 형태로 배선 형성용 금속막(103a)을 형성할 수 있으며, 제 1 금속막은 티타늄/질화 티타늄으로 형성할 수 있고, 제 2 금속막은 알루미늄으로 형성할 수 있으며, 제 3 금속막은 티타늄/질화 티타늄으로 형성할 수 있다.The metal film 103a for wiring formation may be formed of any one of aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), platinum (Pt), tungsten (W), or titanium / nitride. Titanium (Ti / TiN), titanium / aluminum / titanium nitride (Ti / Al / TiN), or tantalum / tantalum nitride (Ta / TaN) using any one alloy to form a single film or a plurality of metals or alloys Can be formed into a laminated film. For example, the wiring forming metal film 103a may be formed in such a manner that the first metal film, the second metal film, and the third metal film are sequentially stacked, and the first metal film may be formed of titanium / titanium nitride. The second metal film may be formed of aluminum, and the third metal film may be formed of titanium / titanium nitride.

유전체막(105)은 고유전 물질인 금속 산화막질을 사용할 수 있으며, 알루미나(Al2O3)와 하프늄 다이옥사이드(HfO2) 중에서 어느 하나를 이용하여 단일막으로 형성하거나 이들의 적층막(예컨대, Al2O3/HfO2/Al2O3)을 이용할 수 있다. 이외에도 ONO(Oxide Nitride Oxide)막, NO(Nitride Oxide)막, NON(Nitride Oxide Nitride)막, BST(Ba Sr TiO3)막, PZT(Pb Zr TiO3)막, 오산화탄탈(Ta2O5)막, 실리콘 질화막 등을 사용할 수 있으며, 가능한 얇게 형성하는 것이 양호한 커패시터의 특성을 얻을 수 있다. 예컨대, 유전체막(105)을 450∼700Å 범위 내의 두께로 형성할 수 있다.The dielectric film 105 may use a metal oxide film, which is a high dielectric material, and may be formed as a single film or a laminated film thereof using any one of alumina (Al 2 O 3 ) and hafnium dioxide (HfO 2 ). Al 2 O 3 / HfO 2 / Al 2 O 3 ) may be used. In addition, ONO (Oxide Nitride Oxide) film, NO (Nitride Oxide) film, NON (Nitride Oxide Nitride) film, BST (Ba Sr TiO 3 ) film, PZT (Pb Zr TiO 3 ) film, Tantalum pentoxide (Ta 2 O 5 ) A film, a silicon nitride film, or the like can be used, and forming as thin as possible can obtain the characteristics of a good capacitor. For example, the dielectric film 105 can be formed to a thickness within the range of 450 to 700 GPa.

컨덕터 형성용 금속막(107a)은 티타늄, 탄탈늄, 질화 티타늄, 질화 탄탈늄 중에서 어느 하나의 금속을 사용하거나 티타늄/질화 티타늄, 탄탈늄/질화 탄탈늄 중에서 어느 하나의 합금을 사용하여 단일막으로 형성하거나 복수의 금속 또는 합금을 사용하여 적층막으로 형성할 수 있다. 예컨대, 티타늄과 질화 티타늄을 차례로 적층하여 형성할 수 있다.The conductor forming metal film 107a is formed of a single film using any one of titanium, tantalum, titanium nitride and tantalum nitride, or an alloy of any one of titanium / titanium nitride and tantalum / tantalum nitride. It may be formed or formed into a laminated film using a plurality of metals or alloys. For example, it may be formed by stacking titanium and titanium nitride sequentially.

도 2b를 참조하면, 컨덕터 형성용 금속막(107a)의 상부에 컨덕터 영역을 정의하는 제 1 감광막 패턴(109)을 형성하며, 제 1 감광막 패턴(109)을 이용해 컨덕터 형성용 금속막(107a)을 패터닝하여 컨덕터(107)를 형성한다. 이어서 제 1 감광막 패턴(109)을 이용해 유전체막(105)을 패터닝하여 커패시터 영역 이외의 영역에 존재하는 유전체막(105)을 제거한다. 즉, 패터닝된 컨덕터(107)에 의해 부분적으로 노출된 유전체막(105)에 대해 노출 부분을 제거한다. 여기서, 약산성 물질인 플루오르화수소산(HF)을 포함하는 식각액을 이용하는 습식 식각을 통해 유전체막(105)을 제거할 수 있으며, 이때 배선 형성용 금속막(107a)을 티타늄과 알루미늄 및 질화 티타늄의 적층막으로 형성한 경우, 즉 적어도 배선 형성용 금속막(107a)의 상부 를 질화 티타늄으로 형성한 경우에는 질화 티타늄이 플루오르화수소산(HF)에 의한 식각에 강하기에 유전체막(105)을 더 수월하게 제거할 수 있다.Referring to FIG. 2B, a first photosensitive film pattern 109 defining a conductor region is formed on the upper portion of the conductor forming metal film 107a, and the conductor forming metal film 107a is formed using the first photosensitive film pattern 109. Is patterned to form the conductor 107. Subsequently, the dielectric film 105 is patterned using the first photoresist film pattern 109 to remove the dielectric film 105 present in regions other than the capacitor region. That is, the exposed portion is removed from the dielectric film 105 partially exposed by the patterned conductor 107. Here, the dielectric film 105 may be removed by wet etching using an etchant including a weakly acidic hydrofluoric acid (HF), wherein the wiring forming metal film 107a is laminated with titanium, aluminum, and titanium nitride. In the case where the film is formed of a film, that is, at least the upper portion of the wiring forming metal film 107a is formed of titanium nitride, the dielectric film 105 is more easily made because titanium nitride is resistant to etching by hydrofluoric acid (HF). Can be removed

도 2c를 참조하면, 제 1 감광막 패턴(109)을 제거하며, 유전체막(105) 및 컨덕터(107)의 상부에 배선 영역을 정의하는 제 2 감광막 패턴(도시 생략함)을 형성하며, 제 2 감광막 패턴을 이용해 배선 형성용 금속막(103a)을 패터닝하여 배선(103)을 형성한다. 이어서 반도체 기판(101)과 배선(103) 및 컨덕터(107)를 포함하는 전체 상면에 층간절연막(111)을 형성한다.Referring to FIG. 2C, the first photoresist layer pattern 109 is removed, and a second photoresist layer pattern (not shown) defining a wiring area is formed on the dielectric layer 105 and the conductor 107. The wiring 103 is formed by patterning the wiring forming metal film 103a using the photosensitive film pattern. Subsequently, the interlayer insulating film 111 is formed on the entire upper surface including the semiconductor substrate 101, the wiring 103, and the conductor 107.

예컨대, 층간절연막(111)은 티이오에스(TEOS : Tetra Ethyl Ortho Silicate) 또는 유에스지(USG : Undoped Silica Glass)/티이오에스로 형성하거나 에프에스지(FSG : Fluorine-doped Silica Glass)/실렌(SiH4)으로 형성할 수 있다.For example, the interlayer insulating film 111 may be formed of TEOS (Tetra Ethyl Ortho Silicate) or USG (Undoped Silica Glass) / TIOS, or FSG (Fluorine-doped Silica Glass) / Silen 4 ) Can be formed.

도 2d를 참조하면, 층간절연막(111)의 일부분을 선택적으로 건식 식각하여 배선(103) 및 컨덕터(107)의 일부분을 노출시키는 비아(113)를 형성한다. 이때, 커패시터 영역 이외의 영역에 존재하는 유전체막(105)을 미리 제거하였기 때문에 종래 기술과는 달리 유전체막(105)에 의한 폴리머가 발생하지 않으며, 이에 비아(113) 내에 잔류물이 존재하지 않는다.Referring to FIG. 2D, a portion of the interlayer insulating layer 111 is selectively dry etched to form a via 113 exposing portions of the wiring 103 and the conductor 107. At this time, since the dielectric film 105 existing in the region other than the capacitor region is removed in advance, unlike the prior art, no polymer is generated by the dielectric film 105, and thus no residue is present in the vias 113. .

이후, 통상의 MIM 커패시터 소자 공정과 마찬가지로 비아(113)를 텅스텐(W)이나 구리(Cu) 등과 같은 도전성 물질로 채우며, 그 상부에 다시 배선을 형성하는 등과 같은 일련의 MIM 커패시터 소자 제조 공정을 수행한다.Thereafter, as in the conventional MIM capacitor device process, the via 113 is filled with a conductive material such as tungsten (W), copper (Cu), and the like, and a series of MIM capacitor device manufacturing processes are performed, such as forming wiring on top thereof. do.

이처럼 도 2a 내지 도 2d를 참조하여 설명한 본 발명의 실시예에 의하면, 비 아(113)를 형성하기 위한 식각 시에 유전체막(105)이 노출되지 않으므로 유전체막(105)에 의한 폴리머가 발생하지 않으며, 이로써 비아(113) 내에 잔류물이 존재하지 않으므로 비아(113)의 전기적 특성이 열화되지 않는다.Thus, according to the exemplary embodiment of the present invention described with reference to FIGS. 2A to 2D, since the dielectric film 105 is not exposed during the etching for forming the vias 113, the polymer by the dielectric film 105 does not occur. In this case, since there is no residue in the vias 113, the electrical characteristics of the vias 113 do not deteriorate.

도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 MIM 커패시터 소자를 제조하는 방법 중에서 일부의 공정을 설명하기 위한 소자 단면도들이다.3A to 3E are cross-sectional views of devices for describing a part of processes in a method of manufacturing a MIM capacitor device according to another embodiment of the present invention.

도 3a를 참조하면, 트랜지스터 등과 같은 구조물이 형성된 반도체 기판(101)의 상부에 배선 형성용 금속막(103a), 유전체막(105), 컨덕터 형성용 금속막(107a)을 순차로 적층하여 형성한다.Referring to FIG. 3A, the wiring forming metal film 103a, the dielectric film 105, and the conductor forming metal film 107a are sequentially stacked on the semiconductor substrate 101 on which a structure such as a transistor is formed. .

배선 형성용 금속막(103a)은 알루미늄, 구리, 티타늄, 탄탈늄, 백금, 텅스텐 중에서 어느 하나의 금속을 사용하거나 티타늄/질화 티타늄, 티타늄/알루미늄/질화 티타늄, 티타늄/알루미늄/질화 티타늄, 탄탈늄/질화 탄탈늄 중에서 어느 하나의 합금을 사용하여 단일막으로 형성하거나 복수의 금속 또는 합금을 사용하여 적층막으로 형성할 수 있다. 예컨대, 제 1 금속막과 제 2 금속막 및 제 3 금속막을 차례로 적층하는 형태로 배선 형성용 금속막(103a)을 형성할 수 있으며, 제 1 금속막은 티타늄/질화 티타늄으로 형성할 수 있고, 제 2 금속막은 알루미늄으로 형성할 수 있으며, 제 3 금속막은 티타늄/질화 티타늄으로 형성할 수 있다.The metal film 103a for wiring formation may be made of any one of aluminum, copper, titanium, tantalum, platinum, and tungsten, or may be titanium / titanium nitride, titanium / aluminum / titanium nitride, titanium / aluminum / titanium nitride, or tantalum. It is possible to form a single film using an alloy of any one of / tantalum nitride or to form a laminated film using a plurality of metals or alloys. For example, the wiring forming metal film 103a may be formed in such a manner that the first metal film, the second metal film, and the third metal film are sequentially stacked, and the first metal film may be formed of titanium / titanium nitride. The second metal film may be formed of aluminum, and the third metal film may be formed of titanium / titanium nitride.

유전체막(105)은 고유전 물질인 금속 산화막질을 사용할 수 있으며, 알루미나와 하프늄 다이옥사이드 중에서 어느 하나를 이용하여 단일막으로 형성하거나 이 들의 적층막(예컨대, Al2O3/HfO2/Al2O3)을 이용할 수 있다. 이외에도 ONO막, NO막, NON막, BST막, PZT막, 오산화탄탈막, 실리콘 질화막 등을 사용할 수 있으며, 가능한 얇게 형성하는 것이 양호한 커패시터의 특성을 얻을 수 있다. 예컨대, 유전체막(105)을 450∼700Å 범위 내의 두께로 형성할 수 있다.The dielectric film 105 may use a metal oxide film, which is a high dielectric material, and may be formed as a single film using one of alumina and hafnium dioxide, or a stacked film thereof (eg, Al 2 O 3 / HfO 2 / Al 2). O 3 ) can be used. In addition, an ONO film, a NO film, a NON film, a BST film, a PZT film, a tantalum pentoxide film, a silicon nitride film, or the like can be used, and the characteristics of a capacitor that can be formed as thin as possible can be obtained. For example, the dielectric film 105 can be formed to a thickness within the range of 450 to 700 GPa.

컨덕터 형성용 금속막(107a)은 티타늄, 탄탈늄, 질화 티타늄, 질화 탄탈늄 중에서 어느 하나의 금속을 사용하거나 티타늄/질화 티타늄, 탄탈늄/질화 탄탈늄 중에서 어느 하나의 합금을 사용하여 단일막으로 형성하거나 복수의 금속 또는 합금을 사용하여 적층막으로 형성할 수 있다. 예컨대, 티타늄과 질화 티타늄을 차례로 적층하여 형성할 수 있다.The conductor forming metal film 107a is formed of a single film using any one of titanium, tantalum, titanium nitride and tantalum nitride, or an alloy of any one of titanium / titanium nitride and tantalum / tantalum nitride. It may be formed or formed into a laminated film using a plurality of metals or alloys. For example, it may be formed by stacking titanium and titanium nitride sequentially.

도 3b를 참조하면, 컨덕터 형성용 금속막(107a)의 상부에 컨덕터 영역을 정의하는 제 1 감광막 패턴(109)을 형성하며, 제 1 감광막 패턴(109)을 이용해 컨덕터 형성용 금속막(107a)을 패터닝하여 컨덕터(107)를 형성한다.Referring to FIG. 3B, a first photosensitive film pattern 109 defining a conductor region is formed on the upper portion of the conductor forming metal film 107a, and the conductor forming metal film 107a is formed using the first photosensitive film pattern 109. Is patterned to form the conductor 107.

도 3c를 참조하면, 제 1 감광막 패턴(109)을 제거하며, 유전체막(105) 및 컨덕터(107)의 상부에 배선 영역을 정의하는 제 2 감광막 패턴(도시 생략함)을 형성하며, 제 2 감광막 패턴을 이용해 배선 형성용 금속막(103a)을 패터닝하여 배선(103)을 형성한다. 이어서 반도체 기판(101)과 유전체막(105) 및 컨덕터(107)를 포함하는 전체 상면에 층간절연막(111)을 형성한다.Referring to FIG. 3C, the first photoresist layer pattern 109 is removed, and a second photoresist layer pattern (not shown) defining a wiring area is formed on the dielectric layer 105 and the conductor 107. The wiring 103 is formed by patterning the wiring forming metal film 103a using the photosensitive film pattern. Subsequently, an interlayer insulating film 111 is formed on the entire upper surface including the semiconductor substrate 101, the dielectric film 105, and the conductor 107.

예컨대, 층간절연막(111)은 티이오에스 또는 유에스지/티이오에스로 형성하거나 에프에스지/실렌으로 형성할 수 있다.For example, the interlayer insulating film 111 may be formed of TOS or US / TIOS or F / S / silane.

도 3d를 참조하면, 층간절연막(111)의 일부분을 선택적으로 건식 식각하여 유전체막(105) 및 컨덕터(107)의 일부분을 노출시키는 비아(113)를 형성한다.Referring to FIG. 3D, a portion of the interlayer insulating layer 111 is selectively dry etched to form a via 113 exposing a portion of the dielectric layer 105 and the conductor 107.

도 3e를 참조하면, 비아(113)에 의해 노출된 유전체막(105)을 습식 식각을 통해 제거하여 배선(103)의 일부분을 노출시킨다. 예컨대, 약산성 물질인 플루오르화수소산을 포함하는 식각액을 이용하는 습식 식각을 통해 유전체막(105)을 제거할 수 있으며, 이때 배선 형성용 금속막(107a) 및/또는 컨덕터 형성용 금속막(107a)을 형성할 때에 적어도 그 상부를 질화 티타늄으로 형성한 경우에는 질화 티타늄이 플루오르화수소산에 의한 식각에 강하기에 유전체막(105)의 노출 부분을 더 수월하게 제거할 수 있다.Referring to FIG. 3E, a portion of the wiring 103 is exposed by removing the dielectric film 105 exposed by the via 113 through wet etching. For example, the dielectric film 105 may be removed by wet etching using an etchant including a weakly acidic hydrofluoric acid. At this time, the wiring forming metal film 107a and / or the conductor forming metal film 107a may be removed. At the time of forming, when the upper portion is formed of titanium nitride, the exposed portion of the dielectric film 105 can be more easily removed because titanium nitride is resistant to etching by hydrofluoric acid.

이후, 통상의 MIM 커패시터 소자 공정과 마찬가지로 비아(113)를 텅스텐이나 구리 등과 같은 도전성 물질로 채우며, 그 상부에 다시 배선을 형성하는 등과 같은 일련의 MIM 커패시터 소자 제조 공정을 수행한다.Thereafter, as in the conventional MIM capacitor device process, the via 113 is filled with a conductive material such as tungsten or copper, and a series of MIM capacitor device manufacturing processes are performed, such as forming a wiring again thereon.

이처럼 도 3a 내지 도 3e를 참조하여 설명한 본 발명의 실시예에 의하면, 비아(113)를 형성하기 위한 식각 시에 습식 식각을 이용하므로 유전체막(105)에 의한 폴리머가 발생하지 않으며, 이로써 비아(113) 내에 잔류물이 존재하지 않으므로 비아(113)의 전기적 특성이 열화되지 않는다. 아울러, 종래 기술에 따라 비아를 형성할 때의 식각과 비교할 때에 식각 속도가 상대적으로 늦기에 비아 오버 식각이 발생할 우려가 감소되어 비아 오버 식각에 의한 콘택 저항의 증가 문제를 방지할 수 있다.Thus, according to the exemplary embodiment of the present invention described with reference to FIGS. 3A through 3E, wet etching is used to etch the vias 113, so that the polymer by the dielectric layer 105 does not occur, thereby making the vias ( Since no residue is present in 113, the electrical properties of the vias 113 are not degraded. In addition, as compared with the etching process of forming vias according to the related art, the etching rate is relatively slow, so that the risk of via over-etching may be reduced, thereby preventing an increase in contact resistance caused by via-over etching.

도 1a 내지 도 1d는 종래 기술에 따라 MIM 커패시터 소자를 제조하는 방법 중에서 일부의 공정을 설명하기 위한 소자 단면도들,1A to 1D are device cross-sectional views illustrating some processes of a method of manufacturing a MIM capacitor device according to the prior art;

도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 커패시터 소자를 제조하는 방법 중에서 일부의 공정을 설명하기 위한 소자 단면도들,2A through 2D are cross-sectional views of devices for describing a part of processes in a method of manufacturing a MIM capacitor device according to an embodiment of the present invention;

도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 MIM 커패시터 소자를 제조하는 방법 중에서 일부의 공정을 설명하기 위한 소자 단면도들.3A to 3E are cross-sectional views of devices for explaining a part of processes in a method of manufacturing a MIM capacitor device according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 103 : 배선101 semiconductor substrate 103 wiring

103a : 배선 형성용 금속막 105 : 유전체막103a: wiring-forming metal film 105: dielectric film

107 : 컨덕터 107a : 컨덕터 형성용 금속막107: conductor 107a: metal film for conductor formation

109 : 제 1 감광막 패턴 111 : 층간절연막109: first photosensitive film pattern 111: interlayer insulating film

113 : 비아113: Via

Claims (8)

반도체 기판의 상부에 배선 형성용 금속막, 유전체막, 컨덕터 형성용 금속막을 순차로 적층하여 형성하는 단계와,Sequentially forming a wiring forming metal film, a dielectric film, and a conductor forming metal film on the semiconductor substrate; 상기 컨덕터 형성용 금속막을 패터닝하여 컨덕터를 형성하는 단계와,Patterning the conductor forming metal film to form a conductor; 상기 컨덕터에 의해 부분적으로 노출된 상기 유전체막에 대해 노출 부분을 제거하는 단계와,Removing the exposed portion of the dielectric film partially exposed by the conductor; 상기 배선 형성용 금속막을 패터닝하여 배선을 형성하는 단계와,Patterning the metal film for wiring formation to form wiring; 상기 반도체 기판과 상기 배선 및 상기 컨덕터의 상면에 층간절연막을 형성하는 단계와,Forming an interlayer insulating film on an upper surface of the semiconductor substrate, the wiring, and the conductor; 상기 층간절연막의 일부분을 선택적으로 식각하여 상기 배선 및 상기 컨덕터의 일부분을 노출시키는 비아를 형성하는 단계Selectively etching a portion of the interlayer insulating film to form a via exposing the wiring and the portion of the conductor 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은, 알루미나(Al2O3)와 하프늄 다이옥사이드(HfO2) 중에서 어느 하나를 이용하여 단일막으로 형성하거나 이들의 적층막을 이용하여 형성하는The dielectric film may be formed as a single film using any one of alumina (Al 2 O 3 ) and hafnium dioxide (HfO 2 ), or may be formed using a laminated film thereof. 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제 2 항에 있어서,The method of claim 2, 상기 유전체막에 대해 노출 부분을 제거하는 단계는, 플루오르화수소산(HF)을 포함하는 식각액을 이용하는 습식 식각을 통해 상기 유전체막을 제거하는Removing the exposed portion of the dielectric film may include removing the dielectric film through wet etching using an etchant including hydrofluoric acid (HF). 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제 3 항에 있어서,The method of claim 3, wherein 상기 배선 형성용 금속막은, 적어도 그 상부를 질화 티타늄(TiN)으로 형성하는The wiring film forming metal film is formed of at least an upper portion of titanium nitride (TiN). 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 반도체 기판의 상부에 배선 형성용 금속막, 유전체막, 컨덕터 형성용 금속막을 순차로 적층하여 형성하는 단계와,Sequentially forming a wiring forming metal film, a dielectric film, and a conductor forming metal film on the semiconductor substrate; 상기 컨덕터 형성용 금속막을 패터닝하여 컨덕터를 형성하는 단계와,Patterning the conductor forming metal film to form a conductor; 상기 컨덕터에 의해 부분적으로 노출된 상기 유전체막 및 상기 배선 형성용 금속막을 패터닝하여 배선을 형성하는 단계와,Patterning the dielectric film partially exposed by the conductor and the metal film for wiring formation to form wiring; 상기 반도체 기판과 상기 유전체막 및 상기 컨덕터의 상면에 층간절연막을 형성하는 단계와,Forming an interlayer insulating film on an upper surface of the semiconductor substrate, the dielectric film, and the conductor; 상기 층간절연막의 일부분을 선택적으로 식각하여 상기 유전체막 및 상기 컨덕터의 일부분을 노출시키는 비아를 형성하는 단계와,Selectively etching a portion of the interlayer insulating film to form a via exposing the dielectric film and a portion of the conductor; 상기 비아에 의해 노출된 상기 유전체막을 습식 식각을 통해 제거하여 상기 배선의 일부분을 노출시키는 단계Removing the dielectric film exposed by the via through wet etching to expose a portion of the wiring. 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 5 항에 있어서,The method of claim 5, 상기 유전체막은, 알루미나(Al2O3)와 하프늄 다이옥사이드(HfO2) 중에서 어느 하나를 이용하여 단일막으로 형성하거나 이들의 적층막을 이용하여 형성하는The dielectric film may be formed as a single film using any one of alumina (Al 2 O 3 ) and hafnium dioxide (HfO 2 ), or may be formed using a laminated film thereof. 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제 6 항에 있어서,The method of claim 6, 상기 배선의 일부분을 노출시키는 단계는, 플루오르화수소산(HF)을 포함하는 식각액을 이용하는 습식 식각을 통해 상기 유전체막을 제거하는Exposing a portion of the wiring may include removing the dielectric layer through wet etching using an etchant containing hydrofluoric acid (HF). 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제 7 항에 있어서,The method of claim 7, wherein 상기 배선 형성용 금속막 또는 컨덕터 형성용 금속막은, 적어도 그 상부를 질화 티타늄(TiN)으로 형성하는The wiring forming metal film or the conductor forming metal film is formed by forming at least an upper portion of titanium nitride (TiN). 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device.
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