KR20110011430A - 반도체 소자 및 그 형성방법 - Google Patents

반도체 소자 및 그 형성방법 Download PDF

Info

Publication number
KR20110011430A
KR20110011430A KR1020090069072A KR20090069072A KR20110011430A KR 20110011430 A KR20110011430 A KR 20110011430A KR 1020090069072 A KR1020090069072 A KR 1020090069072A KR 20090069072 A KR20090069072 A KR 20090069072A KR 20110011430 A KR20110011430 A KR 20110011430A
Authority
KR
South Korea
Prior art keywords
gate
forming
dummy gate
semiconductor substrate
recess
Prior art date
Application number
KR1020090069072A
Other languages
English (en)
Other versions
KR101095787B1 (ko
Inventor
홍성표
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090069072A priority Critical patent/KR101095787B1/ko
Priority to US12/650,436 priority patent/US8772866B2/en
Publication of KR20110011430A publication Critical patent/KR20110011430A/ko
Application granted granted Critical
Publication of KR101095787B1 publication Critical patent/KR101095787B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 더미 게이트를 매립형 게이트의 상부에 형성하여 랜딩 플러그 콘택홀 형성시 식각 장벽으로 작용하도록 함으로써, 자기정렬콘택 페일(SAC fail)과 GIDL 현상을 방지하며 콘택 저항을 감소시키는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는 반도체 기판의 표면 하부에 매립되어 형성된 매립형 게이트; 상기 매립형 게이트 상부에 형성된 더미 게이트; 및 상기 더미 게이트에 인접하여 상기 반도체 기판의 접합영역 상에 형성되는 랜딩 플러그를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 게이트가 반도체 기판 표면의 하부에 매립되는 매립형 게이트를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 더미 게이트를 매립형 게이트의 상부에 형성하여 랜딩 플러그 콘택홀 형성시 식각 장벽으로 작용하도록 함으로써, 자기정렬콘택 페일(SAC fail)과 GIDL 현상을 방지하며 콘택 저항을 감소시키는 효과를 제공하는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자는, 반도체 기판의 표면 하부에 매립되어 형성된 매립형 게이트; 상기 매립형 게이트 상부에 형성된 더미 게이트; 및 상기 더미 게이트에 인접하여 상기 반도체 기판의 접합영역 상에 형성되는 랜딩 플러그를 포함하여, 더미 게이트가 랜딩 플러그 콘택홀 형성시 식각 장벽으로 작용하도록 하는 것을 특징으로 한다.
나아가 상기 더미 게이트는 질화막을 포함하는 것이 바람직하나, 층간절연막과 식각선택비가 상이한 물질이면 어떤 물질이든 족하다.
또한 상기 매립형 게이트는, 상기 반도체 기판의 게이트 영역에 소정 깊이로 형성된 리세스; 상기 리세스 표면에 형성되는 게이트 산화막; 및 상기 리세스 내에 형성되는 게이트 도전층을 포함하는 것이 바람직하며, 상기 게이트 도전층은, TiN 및 W(텅스텐)을 포함하는 것을 특징으로 한다.
나아가, 상기 리세스 내부에서 상기 게이트 도전층의 표면에 형성되는 실링 질화막; 및 상기 리세스 내부에서 상기 실링 질화막 상부에 형성되는 캐핑 산화막을 더 포함하는 것이 바람직하고, 상기 더미 게이트를 포함하는 반도체 기판의 표면에 형성되는 층간절연막을 더 포함할 수 있다.
또한 상기 랜딩 플러그 상부에 형성되는 비트라인 콘택 플러그 및 저장전극 콘택 플러그를 더 포함하는 것이 바람직하다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은, 반도체 기판의 표면 하부에 매립형 게이트를 매립하여 형성하는 단계; 상기 매립형 게이트 상부에 더미 게이트를 형성하는 단계; 및 상기 더미 게이트에 인접하여 상기 반도체 기판의 접합영역 상에 랜딩 플러그를 형성하는 단계를 포함하여, 더미 게이트가 랜딩 플러그 콘택홀 형성시 식각 장벽으로 작용하도록 함으로써, 자기정렬콘택 페일(SAC fail)과 GIDL 현상을 방지하며 콘택 저항을 감소시키는 것을 특징으로 한다.
나아가 상기 더미 게이트는 질화막으로 형성하는 것이 바람직하나, 층간절연막과 식각선택비가 상이한 물질이면 어떤 물질이든 족하다.
그리고 상기 더미 게이트를 형성하는 방법은, 반도체 기판 상부에 더미 게이트 물질을 증착하는 단계; 상기 더미 게이트 물질 상부에 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 상기 더미 게이트 물질을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 매립형 게이트를 형성하는 단계는, 상기 반도체 기판의 게이트 영역에 소정 깊이의 리세스를 형성하는 단계; 상기 리세스 표면에 게이트 산화막을 형성하는 단계; 및 상기 리세스 내에 게이트 도전층을 형성하는 단계를 포함하는 것이 바람직하고, 상기 게이트 도전층은 TiN 및 W을 포함하여 형성되는 것을 특징으로 한다.
아울러 상기 리세스 내부에서 상기 게이트 도전층의 표면에 실링 질화막을 형성하는 단계; 및 상기 리세스 내부에서 상기 실링 질화막 상부에 캐핑 산화막을 형성하는 단계를 더 포함하는 것이 바람직하고, 상기 더미 게이트를 형성하는 단계 후, 상기 더미 게이트를 포함하는 반도체 기판의 표면에 층간절연막을 형성하는 단계를 더 포함하는 것이 가장 바람직하다.
또한, 상기 랜딩 플러그 상부에 비트라인 콘택 플러그 및 저장전극 콘택 플러그를 형성하는 단계를 더 포함하고, 이후 비트라인 및 저장전극을 형성하는 것이 바람직하다.
본 발명의 반도체 소자 및 그 형성방법은 더미 게이트를 매립형 게이트의 상부에 형성하여 랜딩 플러그 콘택홀 형성시 식각 장벽으로 작용하도록 함으로써, 자기정렬콘택 페일(SAC fail)과 GIDL 현상을 방지하며 콘택 저항을 감소시키는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따르는 반도체 소자의 평면도이다. 도 1을 참조하면 반도체 기판(1)에는 세로 방향으로 다수 개 형성된 활성영역(12)과, 이 활성영역(12)을 정의하는 소자분리막(14)이 형성된다.
그리고 다수 개의 활성영역(12)을 가로질러 가로 방향으로 다수 개의 매립형 게이트(20; Buried Gate; 도 2a 참조)가 형성된다. 이 매립형 게이트(20)는 한 활성영역(12)에 두 개의 매립형 게이트(20)가 교차하도록 형성된다. 매립형 게이트(20)의 상부에는 평면도 상 매립형 게이트(20)와 동일한 위치에 더미 게이트(30; Dummy Gate)가 형성된다. 더미 게이트(30)는 실제 게이트 역할을 하지 않지만, 매립형 게이트(20)의 상부에 위치하여 랜딩 플러그 콘택홀(44; Landing Plug Contact Hole; 도 2h 참조) 식각시 식각 장벽(barrier) 역할을 한다. 더미 게이트(30)는 층간절연막(42; 도 2g 참조)에 비하여 식각선택비가 낮아 용이하게 식각되지 않는 질화막(Nitride)과 같은 물질로 형성되는 것이 바람직하다.
또 더미 게이트(30)가 형성된 반도체 기판(10)의 상부에는 층간절연막(42)이 형성되고, 층간절연막(42) 중 랜딩 플러그가 형성될 랜딩 플러그 콘택홀(44) 영역을 오픈하는 랜딩 플러그 마스크(45)가 형성된다.
이와 같이 매립형 게이트(20)가 형성된 반도체 기판(10) 상부에 더미 게이트(30)를 형성함으로써, 랜딩 플러그 콘택홀(44)을 식각하는 공정에서 랜딩 플러그(46; 도 3a 참조) 간에 브릿지(bridge)가 일어나거나 랜딩 플러그(46) 하부의 접합영역(junction)이 오픈되지 않는 등의 문제를 방지할 수 있고, 랜딩 플러그(46)의 종횡비도 증가시켜 랜딩 플러그(46)의 저항을 감소시킬 수 있게 된다.
도 2a 내지 2i는 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 단면도이며, 도 1에서 A-A′ 선을 따른 단면도이다. 도 2a 내지 2i를 참조하 여 본 발명에 따르는 반도체 소자의 형성방법을 차례로 살펴보면 다음과 같다.
먼저 도 2a를 참조하면, 반도체 기판(10)의 한 활성영역(10)에 두 개의 매립형 게이트(20)를 형성한다. 매립형 게이트(20)를 형성하는 공정을 살펴보면, 반도체 기판(10)에 소정 깊이의 리세스(21)를 형성하고, 리세스(21)의 표면에 게이트 산화막(22)을 증착하여 실리콘 재질의 활성영역(12)을 보호한다. 그리고 게이트 산화막(22) 상에 게이트 도전층(23)을 리세스(21) 내에 매립하여 형성한다. 게이트 도전층(23)은 TiN 과 W(텅스텐)을 포함하는 것이 바람직하다.
그리고 게이트 도전층(23)의 상부면을 포함한 리세스(21) 표면에 실링 절연막(24; sealing insulating layer)을 형성하며, 이 때 실링 절연막(24)은 질화막인 것이 바람직하다. 이후 실링 절연막(24)이 형성된 리세스(21)의 나머지 공간에 캐핑 산화막(25; Capping Oxide)을 형성하며, 이 캐핑 산화막(25)은 SOD(Silicon On Dielectric) 재질인 것이 바람직하다.
이후 캐핑 산화막(25)이 매립된 리세스(21)를 포함하는 반도체 기판(10)의 전면에 절연막(26)을 형성한다. 이 절연막(26)은 반도체 기판(10)과 캐핑 산화막(25) 등의 표면을 보호하기 위한 것으로, 질화막 또는 산화막을 포함할 수 있다.
다음으로 도 2b에 도시된 바와 같이, 절연막(26)이 형성된 반도체 기판(10) 상부에 질화막(32)을 증착한다. 이 질화막(32)은 소정 패턴으로 시각되면 더미 게이트(32)가 되는 구성으로, 그 재질은 질화막에 한정되지 않으며 층간절연막(42; ILD, Inter Layer Dielectrics; 도 2f 참조)보다 식각선택비가 낮아 식각이 용이하지 않은 물질이면 족하다.
이후 도 2c를 참조하면 질화막(32) 상부에 감광막 패턴(34; Photoresist Pattern)을 형성하고, 도 2d에 도시된 바와 같이 감광막 패턴(34)을 마스크로 질화막(32)을 식각하여 더미 게이트(30)를 형성한 후, 도 2e에 도시된 바와 같이 감광막 패턴(34)은 제거한다. 이 때 감광막 패턴(34) 및 더미 게이트(30) 모두 매립형 게이트(20)와 동일한 위치에 형성되고(즉, 도 1의 평면도에서는 ‘30’으로 도시된 가로 방향), 이 결과 매립형 게이트(20)의 상부에만 더미 게이트(30)가 형성된다. 그리고 더미 게이트(30)는 매립형 게이트(20) 좌우에 소스/드레인을 포함하는 접합영역(junction)을 오픈(open)하도록 형성된다.
다음으로 도 2f에 도시된 바와 같이, 더미 게이트(30)가 형성된 반도체 기판(10)의 전면에 층간절연막(42)을 형성한다. 이후 도 2g에 도시된 바와 같이 더미 게이트(30)가 노출되도록 층간절연막(42)의 일부를 CMP(Chemical Mechanical Polishing) 또는 에치백으로 식각한다.
이후 층간절연막(42)과 더미 게이트(30)의 상부에 랜딩 플러그 마스크(45; 도 1 참조)를 형성하여 랜딩 플러그 콘택홀(44)이 형성될 공간을 오픈시키고, 랜딩 플러그 마스크(45)와 마스크로 그리고 더미 게이트(30)를 식각장벽으로 층간절연막(42)을 식각하여 랜딩 플러그 콘택홀(44)을 형성한다.
이 랜딩 플러그 콘택홀(44) 형성에 의해 반도체 기판(10)의 접합영역은 모두 오픈되고, 랜딩 플러그 콘택홀(44) 식각시 더미 게이트(30)가 식각 장벽(etch barrier) 역할을 하여, 랜딩 플러그(46; 도 2i 참조)들이 서로 브릿지 되거나 반도체 기판(10)의 접합영역이 오픈되지 않는 등의 문제가 해소된다.
마지막으로 도 2i에 도시된 바와 같이 랜딩 플러그 콘택홀(44)을 매립하는 랜딩 플러그 물질을 증착하고, 더미 게이트(30)가 노출되도록 랜딩 플러그 물질 상부를 CMP 또는 에치백으로 제거함으로써 랜딩 플러그(46)를 형성한다.
이후 도시하지 않았으나, 랜딩 플러그(46)의 상부에 비트라인 콘택 플러그(Bit-Line Contact Plug)를 형성한 후 그 상부에 비트라인을 형성한다. 그리고 다른 랜딩 플러그(46)의 상부에 저장전극 콘택 플러그(Storage Node Contact Plug)를 형성하고 그 상부에 저장전극을 형성한다. 이후 그 상부에 금속 배선을 형성함으로써 반도체 소자를 완성한다.
한편, 도 3a 및 3b는 본 발명에 따르는 반도체 소자의 특징적 구성을 개략적으로 도시한 도면이다. 도 3a와 같이 매립형 게이트(20)의 상부에 더미 게이트(30)와 같은 식각 장벽 역할을 하는 구성이 없는 경우, 매립형 게이트(20)의 상부에는 층간절연막(42)만이 존재한다. 이 때 층간절연막(42)만을 식각하여 랜딩 플러그(46)를 형성하는 경우에는, 식각이 과도할 때 인접한 랜딩 플러그(46)의 상부가 서로 브릿지 될 수 있고, 식각이 부족할 때는 반도체 기판(10)의 접합영역이 모두 오픈되지 않는 문제가 발생할 수 있다.
그런다 도 3b와 같이 매립형 게이트(20)의 상부에 더미 게이트(30)와 같이 식각 선택비가 낮아 식각 장벽 역할을 하는 구성이 있는 경우, 층간절연막(42)을 과도 식각하더라도 더미 게이트(30)가 식각 장벽 역할을 하여 인접한 랜딩 플러그(46)들이 서로 브릿지 되는 것을 방지할 수 있고, 이 결과 반도체 기판(10)의 접합영역이 오픈되지 않는 것을 염려할 필요도 없게 된다.
따라서 랜딩 플러그 콘택을 형성할 때 발생하는 자기정렬콘택 페일(SAC fail)을 방지할 수 있고, GIDL(Gate Induced Drain Leakage) 현상도 방지할 수 있으며, 랜딩 플러그(46)의 종횡비도 감소시킴으로써 랜딩 플러그(46)의 콘택 저항도 감소시키는 효과를 제공할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1은 본 발명에 따르는 반도체 소자의 평면도;
도 2a 내지 2i는 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 단면도; 그리고,
도 3a 및 3b는 본 발명에 따르는 반도체 소자의 특징적 구성을 개략적으로 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 활성영역
14 : 소자분리막 20 : 매립형 게이트
21 : 리세스 22 : 게이트 산화막
23 : 게이트 도전층 24 : 실링 절연막
25 : 산화막 26 : 절연막
30 : 더미 게이트 32 : 질화막
34 : 감광막 패턴 42 : 층간절연막
44 : 랜딩 플러그 콘택홀 45 : 랜딩 플러그 마스크
46 : 랜딩 플러그

Claims (15)

  1. 반도체 기판의 표면 하부에 매립되어 형성된 매립형 게이트;
    상기 매립형 게이트 상부에 형성된 더미 게이트; 및
    상기 더미 게이트에 인접하여 상기 반도체 기판의 접합영역 상에 형성되는 랜딩 플러그
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 더미 게이트는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 매립형 게이트는,
    상기 반도체 기판의 게이트 영역에 소정 깊이로 형성된 리세스;
    상기 리세스 표면에 형성되는 게이트 산화막; 및
    상기 리세스 내에 형성되는 게이트 도전층
    을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 게이트 도전층은,
    TiN 및 W을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 3에 있어서,
    상기 리세스 내부에서 상기 게이트 도전층의 표면에 형성되는 실링 질화막; 및
    상기 리세스 내부에서 상기 실링 질화막 상부에 형성되는 캐핑 산화막
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 더미 게이트를 포함하는 반도체 기판의 표면에 형성되는 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 랜딩 플러그 상부에 형성되는 비트라인 콘택 플러그 및 저장전극 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판의 표면 하부에 매립형 게이트를 매립하여 형성하는 단계;
    상기 매립형 게이트 상부에 더미 게이트를 형성하는 단계; 및
    상기 더미 게이트에 인접하여 상기 반도체 기판의 접합영역 상에 랜딩 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 청구항 8에 있어서,
    상기 더미 게이트는, 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 청구항 8에 있어서,
    상기 더미 게이트를 형성하는 방법은,
    반도체 기판 상부에 더미 게이트 물질을 증착하는 단계;
    상기 더미 게이트 물질 상부에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 더미 게이트 물질을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  11. 청구항 8에 있어서,
    상기 매립형 게이트를 형성하는 단계는,
    상기 반도체 기판의 게이트 영역에 소정 깊이의 리세스를 형성하는 단계;
    상기 리세스 표면에 게이트 산화막을 형성하는 단계; 및
    상기 리세스 내에 게이트 도전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 청구항 11에 있어서,
    상기 게이트 도전층은 TiN 및 W을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 청구항 11에 있어서,
    상기 리세스 내부에서 상기 게이트 도전층의 표면에 실링 질화막을 형성하는 단계; 및
    상기 리세스 내부에서 상기 실링 질화막 상부에 캐핑 산화막을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 청구항 8에 있어서,
    상기 더미 게이트를 형성하는 단계 후,
    상기 더미 게이트를 포함하는 반도체 기판의 표면에 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  15. 청구항 8에 있어서,
    상기 랜딩 플러그 상부에 비트라인 콘택 플러그 및 저장전극 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
KR1020090069072A 2009-07-28 2009-07-28 반도체 소자 및 그 형성방법 KR101095787B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090069072A KR101095787B1 (ko) 2009-07-28 2009-07-28 반도체 소자 및 그 형성방법
US12/650,436 US8772866B2 (en) 2009-07-28 2009-12-30 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090069072A KR101095787B1 (ko) 2009-07-28 2009-07-28 반도체 소자 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR20110011430A true KR20110011430A (ko) 2011-02-08
KR101095787B1 KR101095787B1 (ko) 2011-12-21

Family

ID=43526178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090069072A KR101095787B1 (ko) 2009-07-28 2009-07-28 반도체 소자 및 그 형성방법

Country Status (2)

Country Link
US (1) US8772866B2 (ko)
KR (1) KR101095787B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160072600A (ko) 2014-12-15 2016-06-23 주식회사 웰컴엠에스 미용 팩용 패키지 제품 및 이를 제조하는 시스템 및 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137454A (zh) * 2011-11-25 2013-06-05 上海华虹Nec电子有限公司 沟槽式功率mos晶体管的结构及其制造方法
KR101929478B1 (ko) 2012-04-30 2018-12-14 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
US11217527B2 (en) 2019-12-10 2022-01-04 Winbond Electronics Corp. Semiconductor device and manufacturing method of the same
US11205574B2 (en) 2020-03-05 2021-12-21 Winbond Electronics Corp. Method for forming a semiconductor memory structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
KR20020029531A (ko) * 2000-10-13 2002-04-19 박종섭 다마신 금속게이트를 이용한 반도체소자의 제조방법
JP3634320B2 (ja) * 2002-03-29 2005-03-30 株式会社東芝 半導体装置及び半導体装置の製造方法
KR100681286B1 (ko) 2005-02-21 2007-02-09 삼성전자주식회사 리세스된 채널을 갖는 반도체 장치의 제조 방법
KR20060104033A (ko) 2005-03-29 2006-10-09 주식회사 하이닉스반도체 리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법
KR100756788B1 (ko) * 2006-07-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7572704B2 (en) * 2006-12-27 2009-08-11 Hynix Semiconductor Inc. Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same
JP2008171863A (ja) * 2007-01-09 2008-07-24 Elpida Memory Inc トレンチゲートの形成方法
KR100849192B1 (ko) * 2007-08-13 2008-07-30 주식회사 하이닉스반도체 반도체 소자 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160072600A (ko) 2014-12-15 2016-06-23 주식회사 웰컴엠에스 미용 팩용 패키지 제품 및 이를 제조하는 시스템 및 방법

Also Published As

Publication number Publication date
KR101095787B1 (ko) 2011-12-21
US20110024830A1 (en) 2011-02-03
US8772866B2 (en) 2014-07-08

Similar Documents

Publication Publication Date Title
KR101119774B1 (ko) 반도체 소자 및 그 형성방법
KR101129922B1 (ko) 반도체 소자 및 그 형성방법
KR101160014B1 (ko) 반도체 소자 및 그 제조 방법
KR101087779B1 (ko) 반도체 소자 및 그 형성방법
US11653491B2 (en) Contacts and method of manufacturing the same
KR20110011426A (ko) 반도체 소자의 형성 방법
KR101935007B1 (ko) 반도체 소자 및 그 제조 방법
KR20120086637A (ko) 반도체 소자 및 그 제조 방법
KR101095787B1 (ko) 반도체 소자 및 그 형성방법
KR101068302B1 (ko) 반도체 소자 및 그 형성 방법
KR101095739B1 (ko) 반도체 소자 및 그 형성 방법
US20130161781A1 (en) Semiconductor device and method for manufacturing the same
KR20120128518A (ko) 반도체 소자의 제조 방법
KR100939110B1 (ko) 반도체 소자 및 그 제조 방법
KR20120003742A (ko) 반도체 소자 및 그의 형성 방법
KR101120175B1 (ko) 반도체 소자 및 그 제조 방법
KR101213728B1 (ko) 반도체 소자의 형성 방법
KR101128885B1 (ko) 반도체 소자의 형성 방법
KR101120185B1 (ko) 반도체 소자의 형성 방법
KR20120042575A (ko) 반도체 소자의 제조 방법
KR101204922B1 (ko) 반도체 소자 및 그 형성 방법
KR100883137B1 (ko) 반도체 소자의 제조 방법
KR20090009392A (ko) 반도체 소자의 제조 방법
KR20110091211A (ko) 반도체 소자의 제조방법
KR20080029256A (ko) 반도체 소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee