KR20110005157A - Rram cell having insertion layer with pram material and rram array using the same - Google Patents

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Abstract

PURPOSE: A resistive-random-access-memory(RRAM) including a phase-change-random-access-memory(PRAM) material layer as an insertion layer and the RRAM array using the same are provided to improve the integrity of the RRAM using the PRAM material layer for operating a conduction route. CONSTITUTION: One or more PRAM material layers(42) are interposed in RRAM material layers(22, 24) as insertion layers. Surrounding electrodes(32, 34) are formed on both sides of each PRAM material layer. Either of surrounding electrodes includes a protrusion part. The protrusion part protruded toward a neighboring RRAM material layer. Each PRAM material layer opens and closes a conduction route.

Description

ＰＲＡＭ 물질층을 삽입층으로 갖는 ＰＲＡＭ 셀 및 이를 이용한 ＰＲＡＭ 어레이{RRAM CELL HAVING INSERTION LAYER WITH PRAM MATERIAL AND RRAM ARRAY USING THE SAME} RRAM CELL HAVING INSERTION LAYER WITH PRAM MATERIAL AND RRAM ARRAY USING THE SAME

본 발명은 RRAM 셀 및 이를 이용한 RRAM 어레이에 관한 것으로, 보다 상세하게는 다중저항상태(Multi-resistance state)로 MLC 동작 및 고집적향 RRAM을 구현하기 위한 PRAM 물질층을 삽입층으로 갖는 RRAM 셀 및 이를 이용한 RRAM 어레이에 관한 것이다.The present invention relates to an RRAM cell and an RRAM array using the same, and more particularly, to an RRAM cell having an insert layer of a PRAM material layer for implementing an MLC operation and a highly integrated RRAM in a multi-resistance state, and the same. It relates to the used RRAM array.

최근, 모바일 시스템(Mobile system) 및 새로운 응용 기기 등의 발달에 의해, 소자는 점점 고성능(high performance) 즉, 고집적(high density), 고속동작(high speed), 저전력(low power)과 함께 비휘발성(non-volatility)이 동시에 요구되고 있다. In recent years, with the development of mobile systems and new applications, devices have become increasingly high performance, i.e., high density, high speed, low power and non-volatile. (non-volatility) is required at the same time.

이러한 needs는 새로운 기능으로 동작하는 새로운 소자를 계속 요구해 왔는데, new memory군 중에서 Resistive RAM(RRAM)이 낮은 동작전압의 구현이 가능하면서, 비휘발성의 특성을 지니고, 이와 함께 MLC 동작이 가능하여, Commercial application에 유리한 cost efficiency가 높아, 차세대 메모리로서의 개발 가능성 이 매우 높게 점쳐지고 있다.These needs have continued to demand new devices operating with new functions. Resistive RAM (RRAM) in the new memory group can realize a low operating voltage, has a nonvolatile characteristic, and MLC operation is possible. The high cost efficiency of the application makes it possible to develop it as a next-generation memory.

그러나, 이러한 매력적인 장점에도 불구하고, 현재의 RRAM은 명확하지 않은 동작 매커니즘, Cell과 전극 사이의 interface에서의 여러 가지 반응 및 공정이슈로 인한 current loss 등의 문제점이 아직 명확히 풀려있지 않은 상황에 있으며, 또한 최근 일본의 Sawa group 등에서 몇몇 MLC에 대한 연구가 보고되고 있으나, 높은 동작전압과 불명확한 메커니즘으로 인한 고집적(High density)성 RRAM에 대한 연구는 아직 미진한 상황에 있다.However, in spite of these attractive advantages, current RRAMs are not yet clearly solved such problems as unclear operation mechanisms, various reactions at the interface between the cell and the electrode, and current loss due to process issues. Recently, some MLC studies have been reported in Japan's Sawa group, but research on high density RRAMs due to high operating voltages and indefinite mechanisms is still insufficient.

따라서, 본 발명은 종래 RRAM의 고집적성 한계를 극복하고자, RRAM이 HRS(High Resistive State)와 LRS(Low Resistive State)의 저항 레벨(level)로 동작하는 저항 메모리라는 점에 착안하고, 중간에 전도 경로 개폐용으로 하나 이상의 PRAM 물질층을 삽입층으로 적절히 형성함으로써, PRAM 물질층의 갯수에 따라 2bit, 4bit 등으로 MLC 동작이 가능하게 하여 결과적으로 고집적성 RRAM 구현이 가능하게 한 PRAM 물질층을 삽입층으로 갖는 RRAM 셀 및 이를 이용한 RRAM 어레이를 제공하는 데 그 목적이 있다.Accordingly, the present invention focuses on the fact that RRAM is a resistive memory that operates at a resistance level of a high resistive state (HRS) and a low resistive state (LRS), in order to overcome the high integration limit of the conventional RRAM. By appropriately forming one or more PRAM material layers as insertion layers for opening and closing of the path, the PRAM material layer which enables MLC operation in 2 bits, 4 bits, etc., according to the number of PRAM material layers is consequently inserted. An object of the present invention is to provide an RRAM cell having a layer and an RRAM array using the same.

상기 목적을 달성하기 위하여, 본 발명에 의한 PRAM 물질층을 삽입층으로 갖는 RRAM 셀은 하부전극과 상부전극 사이에 RRAM 물질층으로 이루어진 RRAM 셀에 있어서, 상기 RRAM 물질층에는 하나 이상의 PRAM 물질층이 삽입층으로 개재되고, 상기 각 PRAM 물질층의 양측에는 감싸기 전극이 각각 형성되어 있는 것을 특징으로 한다.In order to achieve the above object, an RRAM cell having a layer of PRAM material according to the present invention as an insertion layer is an RRAM cell composed of an RRAM material layer between a lower electrode and an upper electrode, wherein the RRAM material layer includes at least one PRAM material layer. It is interposed by an insertion layer, characterized in that the wrapping electrode is formed on each side of each of the PRAM material layer.

또한, 상기 RRAM 물질층은 상기 각 PRAM 물질층과 상기 각 PRAM 물질층의 양측에 형성된 감싸기 전극에 의하여 2개 이상의 층으로 나누어 형성되고, 상기 각 PRAM 물질층은 전도 경로를 개폐하며 다중저항상태를 갖도록 하는 것을 특징으로 한다.Further, the RRAM material layer is formed by dividing the PRAM material layer into two or more layers by wrapping electrodes formed on both sides of each of the PRAM material layers and each of the PRAM material layers, and each of the PRAM material layers opens and closes the conduction path. It is characterized by having.

또한, 상기 각 PRAM 물질층의 양측에 형성된 감싸기 전극 중 적어도 하나는 이웃한 RRAM 물질층으로 돌출된 돌출부를 갖는 것을 특징으로 한다.In addition, at least one of the wrapping electrodes formed on both sides of each of the PRAM material layers is characterized in that it has a protrusion protruding into the adjacent RRAM material layer.

또한, 상기 감싸기 전극의 돌출부는 상기 PRAM 물질층의 하부에 접한 감싸기 전극에 형성되고, 상기 PRAM 물질층 및 상기 RRAM 물질층은 상기 감싸기 전극의 돌출부를 따라각각 돌출된 것을 특징으로 한다.In addition, the protrusion of the wrapping electrode is formed on the wrapping electrode in contact with the lower portion of the PRAM material layer, the PRAM material layer and the RRAM material layer is characterized in that each protrude along the protrusion of the wrapping electrode.

또한, 상기 하부전극은 상기 상부전극보다 이웃한 상기 RRAM 물질층과의 접촉 면적이 작은 것을 특징으로 한다.The lower electrode may have a smaller contact area with the adjacent RRAM material layer than the upper electrode.

또한, 상기 하부전극은 고리형 전극인 것을 특징으로 한다.In addition, the lower electrode is characterized in that the ring-shaped electrode.

또한, 상기 RRAM 물질층은 전이금속산화물(TMO) 중 단극(unipolar)계열의 이산화물(binary oxide)이고, 상기 PRAM 물질층은 켈코게나이드(chalcogenide) 물질인 것을 특징으로 한다.In addition, the RRAM material layer is a unipolar (binary oxide) of the transition metal oxide (TMO) (binary oxide), characterized in that the PRAM material layer is a chalcogenide (chalcogenide) material.

또한, 상기 감싸기 전극은 희토류 원소를 포함하여 형성된 도전층인 것을 특징으로 한다.In addition, the wrapping electrode is characterized in that the conductive layer formed containing a rare earth element.

한편, PRAM 물질층을 삽입층으로 갖는 RRAM 셀을 이용한 RRAM 어레이는 하나 이상의 비트라인과; 상기 각 비트라인 상에 일정거리로 이격되며 복수개 형성된 수직 다이오드 기둥과; 상기 각 수직 다이오드 기둥 상에 RRAM 셀을 사이에 두고 상기 각 비트라인과 수직하게 형성된 복수개의 워드라인으로 형성되되, 상기 RRAM 셀은 상기 제 8 항에 의한 RRAM 셀로 상기 워드라인을 따라 일체로 형성된 것을 특징으로 한다. On the other hand, an RRAM array using an RRAM cell having a layer of PRAM material as an interlayer includes at least one bit line; A plurality of vertical diode pillars spaced at a predetermined distance on each of the bit lines; And a plurality of word lines formed perpendicular to the respective bit lines with RRAM cells interposed therebetween on the vertical diode pillars, wherein the RRAM cells are integrally formed along the word lines with the RRAM cells according to claim 8. It features.

또한, 상기 RRAM 셀의 하부전극 및 상부전극은 원기둥 또는 원통형의 플로그로 형성된 것을 특징으로 한다.In addition, the lower electrode and the upper electrode of the RRAM cell is characterized in that formed of a cylindrical or cylindrical plug.

본 발명은 종래 RRAM 셀 구조에 전도 경로 개폐용으로 하나 이상의 PRAM 물질층을 삽입층으로 적절히 형성함으로써, PRAM 물질층의 갯수에 따라 2bit, 4bit 등으로 MLC 동작이 가능하게 하여 결과적으로 고집적성 RRAM 어레이 구현이 가능하게 한 효과가 있다. According to the present invention, by appropriately forming at least one PRAM material layer as an insertion layer for conducting path opening and closing in a conventional RRAM cell structure, MLC operation is possible in 2bit, 4bit, etc. according to the number of PRAM material layers, resulting in a highly integrated RRAM array. This has the effect of enabling it.

이하, 첨부된 도면을 참조하며 바람직한 실시예에 대하여 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment.

우선, 본 발명에 의한 PRAM 물질층을 삽입층으로 갖는 RRAM 셀은, 도 1과 같은 종래 하부전극(100)과 상부전극(300) 사이에 RRAM 물질층(200)으로 이루어진 RRAM 셀에 있어서, 도 2 내지 도 6 중 어느 하나와 같이, 상기 RRAM 물질층(200; 22, 24, 26)에는 하나 이상의 PRAM 물질층(42, 44)이 삽입층으로 개재되고, 상기 각 PRAM 물질층(42)(44)의 양측에는 감싸기 전극(32, 34)(36, 38)이 각각 형성되어 있는 것을 특징으로 한다.First, the RRAM cell having the PRAM material layer according to the present invention as an insertion layer is a RRAM cell including the RRAM material layer 200 between the lower electrode 100 and the upper electrode 300 as shown in FIG. As in any one of 2 to 6, the RRAM material layers 200 (22, 24, 26) are interposed with one or more PRAM material layers 42, 44 as intervening layers, and each of the PRAM material layers 42 ( Wrapping electrodes 32 and 34 and 36 and 38 are formed at both sides of 44, respectively.

보다 구체적으로, 종래 RRAM 물질층(200)은, 도 2와 같이, 하나의 PRAM 물질층(42)과 PRAM 물질층의 양측에 형성된 감싸기 전극(32, 34)에 의하여 2개의 층(22, 24)으로 나누어 형성될 수 있고, 도 3과 같이, 두개의 PRAM 물질층(42, 44)과 각 PRAM 물질층의 양측에 형성된 감싸기 전극(32, 34)(36, 38)에 의하여 3개의 층(22, 24, 26)으로 나누어 형성될 수 있고, 도면에는 도시되지 않았지만 3개 이상의 PRAM 물질층과 각 PRAM 물질층의 양측에 형성된 감싸기 전극으로 4개 이상의 층으로 나누어 형성될 수 있다.More specifically, the conventional RRAM material layer 200, as shown in FIG. 2, has two layers 22 and 24 by one PRAM material layer 42 and wrapping electrodes 32 and 34 formed on both sides of the PRAM material layer. 3 may be divided into three layers by two PRAM material layers 42 and 44 and wrapping electrodes 32 and 34 and 36 and 38 formed at both sides of each PRAM material layer. 22, 24, and 26, and may be divided into four or more layers with three or more layers of PRAM material and wrapping electrodes formed on both sides of each layer of PRAM material, although not shown in the drawing.

그리고, 상기 각 PRAM 물질층(42)(44)은 전층에 형성된 전도 경로(filament; conduction path)를 중간에서 개폐함으로써, 본 실시예에 의한 RRAM 셀이 다중저항상태(Multi-resistance state)를 갖도록 하는데 그 특징이 있다.Each of the PRAM material layers 42 and 44 opens and closes a conduction path formed in the entire layer so that the RRAM cell according to the present embodiment has a multi-resistance state. There is a characteristic.

본 실시예에 의한 RRAM 셀의 쓰기 동작은 먼저, ELECTRO FORMING이라고 하는 FILAMENT, 즉 셀(cell) 내에 전도 경로를 만들어 주어야 하므로, 본 실시예에서의 RRAM 물질층(22, 24, 26)은 모두 그 물질층 자체 내에 도선이 형성될 수 있는 전이금속산화물(TMO) 중에서도 단극(unipolar)계열의 이산화물(binary oxide), 예컨대 NiO2, TiO2, LaO2 등이 바람직하고, 본 실시예에서의 PRAM 물질층(42)(44)은 JOULE HEATING으로 결정질에서 비정질로, 비정질에서 결정질로 상변화시키며 전도 경로를 온(ON)/오프(OFF)시킬 수 있도록 상전이 물질로 켈코게나이드(chalcogenide) 물질, 예컨대 Ge2Sb2Te5(GST) 등으로 선택하는 것이 바람직하다.Since the write operation of the RRAM cell according to the present embodiment first needs to make a FILAMENT called ELECTRO FORMING, that is, a conduction path in the cell, the RRAM material layers 22, 24, and 26 in this embodiment are all Among the transition metal oxides (TMO) in which the conductive wires may be formed in the material layer itself, unipolar binary oxides such as NiO 2 , TiO 2 , LaO 2, and the like are preferable. Layers 42 and 44 are chalcogenide materials, such as chalcogenide materials, such as phase change materials to enable phase change from crystalline to amorphous, amorphous to crystalline with JOULE HEATING, and to turn the conduction path on / off. It is preferable to select Ge 2 Sb 2 Te 5 (GST) or the like.

상기 켈코게나이드(chalcogenide) 물질은 전도 경로를 온(ON)/오프(OFF)시키는 것이 목적이므로 되도록이면 두껍지 않은 적절한 두께로 증착함이 바람직한데, Ge2Sb2Te5(GST)로 할 경우에는 3~500Å 정도의 두께(보다 바람직하게는 20Å 내외)로 증착함이 바람직하다.The chalcogenide (chalcogenide) material is preferably to be deposited to an appropriate thickness, not thick, because the purpose is to turn the (ON) / off (OFF) conductive path, Ge 2 Sb 2 Te 5 (GST) It is preferable to deposit at a thickness of about 3 to 500 kPa (more preferably, about 20 kPa).

또한, 본 실시예에 의한 감싸기 전극(32, 34)(36, 38)은 Ge2Sb2Te5(GST)와 같은 켈코게나이드(chalcogenide) 물질이 그 특성상 산화에 매우 취약하여 이웃 RRAM 물질층(22, 24, 26)을 이루는 산화물과 물질교환(intermixing)이 잘 일어날 수 있는데, 이를 막아 불필요한 표면 반응을 억제하고, 또한 불필요한 표면의 지저분한 미세 도선의 형성으로 인한 누설전류를 막을 수 있도록 하기 위하여, 도전층 특히 희토류 원소를 포함한 도전층으로 형성함이 바람직하다.In addition, the wrapping electrodes 32, 34, 36, 38 according to the present embodiment have a chalcogenide material such as Ge 2 Sb 2 Te 5 (GST), which is very susceptible to oxidation due to its characteristics, and thus, a neighboring RRAM material layer. Intermixing with oxides of (22, 24, 26) can occur well, to prevent unnecessary surface reactions and to prevent leakage currents due to the formation of messy fine wires on unnecessary surfaces. It is preferable to form a conductive layer, especially a conductive layer containing a rare earth element.

나아가, 상기 감싸기 전극의 형상을, 도 4와 같이, 이웃한 RRAM 물질층(22)(24)으로 돌출된 돌출부(A)(B)를 갖도록 함으로써, 전계가 집중 효과로 Low Current로 동작할 수 있게 하여, 저전력 구동은 물론, 구동 트랜지스터의 셀 사이즈를 작게 형성할 수 있어 집적도를 높일 수 있는 잇점이 있다.In addition, the shape of the wrapping electrode, as shown in Figure 4, by having a protrusion (A) (B) protruding to the adjacent layer of RRAM material 22 (24), the electric field can operate at low current with a concentrated effect As a result, the cell size of the driving transistor can be made small as well as the low power driving, thereby increasing the degree of integration.

상기 감싸기 전극의 형상은 마이크로 트렌치(micro trench) 공정에 의하여, 도 6과 같은 다치 구조로 형성할 수도 있다. 즉, 상기 감싸기 전극의 돌출부(A')는 상기 PRAM 물질층(42a)의 하부에 접한 감싸기 전극(32a')에 형성되고, 상기 감싸기 전극(32a')의 돌출부(A')를 따라 PRAM 물질층(42a) 및 RRAM 물질층(22a)도 각각 돌출된 형상을 갖게 된다.The wrapping electrode may be formed in a multi-value structure as shown in FIG. 6 by a micro trench process. That is, the protrusion A 'of the wrapping electrode is formed on the wrapping electrode 32a' in contact with the lower portion of the PRAM material layer 42a, and the PRAM material is formed along the protrusion A 'of the wrapping electrode 32a'. The layer 42a and the RRAM material layer 22a also have protruding shapes, respectively.

상기 각 실시예에서 Low Current로 보다 효과적으로 동작시키기 위해서는, Current Source 역할을 하는 하부전극의 면적을 최소화시킴으로써, 형성되는 FILAMENT의 수를 최소화시키는 것이 바람직하다.In order to more effectively operate with a low current in each of the above embodiments, it is preferable to minimize the number of FILAMENTs formed by minimizing the area of the lower electrode serving as the current source.

따라서, 도 5와 같이, 하부전극(12a)은 상부전극(14)보다 이웃한 RRAM 물질층(22, 24)과의 접촉 면적이 상대적으로 작도록 함이 바람직하고, 보다 바람직하게는 도 6과 같이, 하부전극을 고리형 전극(12b)으로 하여 RRAM 물질층(22a)과 보다 작은 면적으로 접촉되도록 함이 좋다.Therefore, as shown in FIG. 5, the lower electrode 12a preferably has a relatively smaller contact area with the adjacent RRAM material layers 22 and 24 than the upper electrode 14, and more preferably, as shown in FIG. 6. Likewise, the lower electrode may be a ring-shaped electrode 12b so as to be in contact with the RRAM material layer 22a in a smaller area.

또한, 상기와 같이, 하부전극을 고리형 전극(12b)으로 할 경우에는 전극의 증착두께를 쉽게 늘이거나 줄일 수 있어 고집적으로 갈 수록 도선(FILAMENT) 수를 조작하는데 훨씬 유리한 장점이 있다.In addition, as described above, when the lower electrode is an annular electrode 12b, the deposition thickness of the electrode can be easily increased or decreased, and thus the number of conductive lines can be increased.

이하, 도 7a 내지 도 7e를 참조하며, 본 실시예에 의한 도 5와 같은 구조를 갖는 RRAM 셀이 다중저항상태(Multi-resistance state)로 2비트 쓰기 동작이 가능함을 설명한다.Hereinafter, referring to FIGS. 7A to 7E, an RRAM cell having the structure as shown in FIG. 5 according to the present embodiment is capable of a 2-bit write operation in a multi-resistance state.

먼저, 도 7a와 같이, 전이금속산화물(TMO) 중 NiO2, TiO2, LaO2 등과 단극(unipolar)계열의 이산화물(binary oxide)로 이루어진 RRAM 물질층(22, 24) 내에 도선을 형성해주기 위한 ELECTRO FORMING 단계를 거친다. 이때, 상전이 물질층인 PRAM 물질층(42)은 초기 증착 상태와 같이 결정질을 띠므로, 전류 소모 없이 전체 전도 경로(16) 형성에 기여하게 된다.First, as shown in FIG. 7A, to form a conductive line in RRAM material layers 22 and 24 made of NiO 2 , TiO 2 , LaO 2, and unipolar binary oxides among transition metal oxides (TMO). Go through the ELECTRO FORMING step. At this time, since the PRAM material layer 42, which is a phase change material layer, is crystalline like an initial deposition state, it contributes to the formation of the entire conductive path 16 without current consumption.

이후, PRAM 물질층(42)인 Ge2Sb2Te5(이하, GST라 함)를 녹일만큼 높은 전압을 가해주면, 삽입된 GST 부분(18a)이 결정질에서 비정질화 되면서 저항이 높은 상태로 되어 형성되었던 전도 경로(16)는 끊어지게 된다(도 7b). 이때, 셀은 높은 저항 상태(High Resistive State: HRS)로 되어, 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 11이 기록된 것으로 간주할 수 있다.Subsequently, when a voltage high enough to melt the Ge 2 Sb 2 Te 5 (hereinafter referred to as GST), which is the PRAM material layer 42, is applied, the inserted GST portion 18a becomes amorphous in crystalline and becomes high in resistance. The conductive path 16 that was formed is broken (FIG. 7B). In this case, the cell is in a high resistive state (HRS), and any one of the two bit data (00, 01, 10, 11), for example, 11 may be regarded as recorded.

이어, 셀에 인가하는 전압 레벨을 조금 더 올리면, 도 7c와 같이, 하부전극(12a)에 접한 RRAM 물질층(22)에서만 산화 환원에 의한 전류 전달(current transfer)이 이루어지고, RRAM 물질층(22)의 계면(18b) 및 비정질 상태로 된 GST 부분(18a)에서 그 전달이 차단되어, 제 1 중간 저항 상태(Intermediate Resistive State 1: IRS 1)로 되어, 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 10 이 기록된 것으로 간주할 수 있다.Subsequently, if the voltage level applied to the cell is further increased, as shown in FIG. 7C, only the RRAM material layer 22 in contact with the lower electrode 12a is subjected to current transfer by redox, and the RRAM material layer ( The transfer is interrupted at the interface 18b of the 22 and the GST portion 18a in the amorphous state, resulting in a first intermediate resistive state 1 (IRS 1), thereby providing 2-bit data (00, 01, 10). , 11), for example 10 can be considered to be recorded.

이어, 셀에 인가하는 전압 레벨을 조금 더 올려, JOULE HEATING에 의하여 삽입된 GST층(42)이 다시 비정질에서 결정질로 바뀌어지는 특정 전압 영역이 되면, 도 7d와 같이, 이때부터 전류 전달(current transfer)은 산화 상태로 남아있는 상측 RRAM 물질층(24)의 계면(18c)까지 일어나게 되어, 즉, 산화 상태로 남아있는 상측 RRAM 물질층(24)과 상부전극(14)의 계면(18c)은 전류 전달(current transfer)이 차단되어, 제 2 중간 저항 상태(Intermediate Resistive State 2: IRS 2)로 되어, 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 01이 기록된 것으로 간주할 수 있다.Subsequently, when the voltage level applied to the cell is raised a little more and the GST layer 42 inserted by JOULE HEATING becomes a specific voltage region that changes from amorphous to crystalline again, as shown in FIG. 7D, current transfer is performed from this time. ) Occurs to the interface 18c of the upper RRAM material layer 24 remaining in the oxidized state, that is, the interface 18c of the upper RRAM material layer 24 and the upper electrode 14 remaining in the oxidized state The current transfer is cut off, resulting in a second intermediate resistive state 2: IRS 2, so that any one of the two bit data (00, 01, 10, 11), e.g., 01, is considered to have been recorded. Can be.

이어, 셀에 인가하는 전압 레벨을 조금 더 올리면, 도 7e와 같이, 산화 상태로 남아있는 상측 RRAM 물질층(24)이 상부전극(14)으로부터 환원되며 전류 전달(current transfer)이 상부전극(14)까지 되어, 처음 준비단계인 ELECTRO FORMING 단계로 돌아가며 SET 상태로, 낮은 저항 상태(Low Resistive State: LRS)로 되어, 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 00이 기록된 것으로 간주할 수 있다.Subsequently, when the voltage level applied to the cell is raised a little further, as shown in FIG. 7E, the upper RRAM material layer 24 remaining in the oxidized state is reduced from the upper electrode 14 and the current transfer is performed by the upper electrode 14. Return to the ELECTRO FORMING stage, which is the first preparation stage, go into the SET state, and enter the Low Resistive State (LRS), and any one of the two bit data (00, 01, 10, 11), for example, 00 is recorded. Can be regarded as

그리고, 읽기(read) 동작은 통상의 PRAM 셀과 같이, 셀의 저항상태가 변하지 않는 한도에서의 전압 레벨(예컨대, 0.4 V 내외)을 인가하여, 전류 크기를 비교함으로써, 읽기를 할 수 있다.The read operation can be read by applying a voltage level (for example, about 0.4 V) to the extent that the resistance state of the cell does not change, as in a normal PRAM cell, and comparing the magnitudes of the currents.

그리고, 지우기(erase) 동작은 예컨대 최대 10V에서 SET 상태(ELECTRO FORMING)로 된다면, 4개의 저항 레벨당 2V 내외의 전압으로 상위 조건의 상태를 RESET 시키는 방법으로 이를 행할 수 있다.And, if the erase operation is, for example, in the SET state (ELECTRO FORMING) at a maximum of 10V, this can be done by resetting the state of the upper condition with a voltage of about 2V per four resistance levels.

다음, 본 발명의 다른 모습인 RRAM 어레이에 관한 실시예를, 도 8을 참조하며 설명하면 하기와 같다.Next, an embodiment of an RRAM array according to another embodiment of the present invention will be described with reference to FIG. 8.

하나 이상의 비트라인(60: BL1, BL2, BL3, BL4, BL5, BL6, BL7)과; 상기 각 비트라인 상에 일정거리로 이격되며 복수개 형성된 수직 다이오드 기둥(62)과; 상기 각 수직 다이오드 기둥 상에 RRAM 셀(70)을 사이에 두고 상기 각 비트라인(60)과 수직하게 형성된 복수개의 워드라인(80: WL1, WL2, WL3, WL4, WL5, WL6, WL7)으로 형성되되, 상기 RRAM 셀(70)은 상기 실시예에 의한 RRAM 셀로 상기 워드라인(80)을 따라 일체로 형성된다.One or more bit lines 60: BL1, BL2, BL3, BL4, BL5, BL6, BL7; A plurality of vertical diode pillars 62 spaced at a predetermined distance on each of the bit lines; A plurality of word lines 80 WL1, WL2, WL3, WL4, WL5, WL6, and WL7 formed perpendicular to each of the bit lines 60 with RRAM cells 70 interposed therebetween are formed on the vertical diode pillars. The RRAM cell 70 is integrally formed along the word line 80 with the RRAM cell according to the embodiment.

여기서, 상기 RRAM 셀(70)은 하부전극(72), 상부전극(76) 및 감싸기 전극으로 둘러싸인 PRAM 물질층이 하나 이상 삽입층으로 개재된 RRAM 물질층(74)로 구성되고, 상기 하부전극(72) 및 상부전극(76)은, 도 8과 같이, 원기둥 또는 원통형의 플로그로 형성도도록 함이 바람직하다.Here, the RRAM cell 70 is composed of an RRAM material layer 74 interposed with one or more insertion layers of a PRAM material layer surrounded by a lower electrode 72, an upper electrode 76, and a wrapping electrode. 72 and the upper electrode 76, as shown in Figure 8, it is preferable to form a cylindrical or cylindrical plug.

기타, 상기 RRAM 어레이의 제조방법(공정)은 기존의 RRAM 공정에서 사용하는 공정을 그대로 차용하되, 켈코게나이드(chalcogenide) 물질 삽입공정 등을 더 추가하면 되므로, 이에 관한 설명은 생략한다.In addition, the manufacturing method (process) of the RRAM array can be used as it is in the existing RRAM process as it is, and the addition of the chalcogenide (chalcogenide) material insertion step, so the description thereof will be omitted.

도 1은 종래 RRAM 셀의 구조를 보여주는 단면도이다.1 is a cross-sectional view showing the structure of a conventional RRAM cell.

도 2 내지 도 6은 각각 본 발명에 의한 RRAM 셀의 다양한 구조를 보여주는 단면도이다.2 to 6 are cross-sectional views showing various structures of RRAM cells according to the present invention, respectively.

도 7a 내지 도 7e는 본 발명에 의한 RRAM 셀의 쓰기 동작시 다중저항상태(Multi-resistance state)로 MLC 동작이 가능함을 보여주기 위한 단면도이다.7A to 7E are cross-sectional views illustrating that an MLC operation can be performed in a multi-resistance state during a write operation of an RRAM cell according to the present invention.

도 8은 본 발명에 의한 RRAM 어레이의 일 구조를 보여주는 사시도이다.8 is a perspective view showing one structure of an RRAM array according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

12: 하부전극 14: 상부전극12: lower electrode 14: upper electrode

16: 전도 경로 22, 24, 26: RRAM 물질층 16: conduction path 22, 24, 26: RRAM material layer

32, 34, 36, 38: 감싸기 전극 42, 44: PRAM 물질층 32, 34, 36, 38: wrapping electrode 42, 44: PRAM material layer

Claims (10)

하부전극과 상부전극 사이에 RRAM 물질층으로 이루어진 RRAM 셀에 있어서,An RRAM cell comprising a layer of RRAM material between a lower electrode and an upper electrode, wherein 상기 RRAM 물질층에는 하나 이상의 PRAM 물질층이 삽입층으로 개재되고,The RRAM material layer is interposed with one or more PRAM material layers, 상기 각 PRAM 물질층의 양측에는 감싸기 전극이 각각 형성되어 있는 것을 특징으로 하는 RRAM 셀.RRAM cells, characterized in that wrap electrodes are formed on both sides of each of said PRAM material layers. 제 1 항에 있어서,The method of claim 1, 상기 RRAM 물질층은 상기 각 PRAM 물질층과 상기 각 PRAM 물질층의 양측에 형성된 감싸기 전극에 의하여 2개 이상의 층으로 나누어 형성되고,The RRAM material layer is formed by dividing the PRAM material layer into two or more layers by wrapping electrodes formed on both sides of the PRAM material layer and each of the PRAM material layers, 상기 각 PRAM 물질층은 전도 경로를 개폐하며 다중저항상태를 갖도록 하는 것을 특징으로 하는 RRAM 셀.Each layer of PRAM material opening and closing a conducting path and having a multi-resistance state. 제 2 항에 있어서,The method of claim 2, 상기 각 PRAM 물질층의 양측에 형성된 감싸기 전극 중 적어도 하나는 이웃한 RRAM 물질층으로 돌출된 돌출부를 갖는 것을 특징으로 하는 RRAM 셀.Wherein at least one of the wrap electrodes formed on either side of each of said PRAM material layers has protrusions protruding into adjacent layers of RRAM material. 제 3 항에 있어서,The method of claim 3, wherein 상기 감싸기 전극의 돌출부는 상기 PRAM 물질층의 하부에 접한 감싸기 전극에 형성되고, The protrusion of the wrapping electrode is formed on the wrapping electrode in contact with the lower portion of the PRAM material layer, 상기 PRAM 물질층 및 상기 RRAM 물질층은 상기 감싸기 전극의 돌출부를 따라각각 돌출된 것을 특징으로 하는 RRAM 셀.And the layer of PRAM material and layer of RRAM material protrude along the protrusions of the encapsulation electrode, respectively. 제 2 항에 있어서,The method of claim 2, 상기 하부전극은 상기 상부전극보다 이웃한 상기 RRAM 물질층과의 접촉 면적이 작은 것을 특징으로 하는 RRAM 셀.And the lower electrode has a smaller contact area with the adjacent RRAM material layer than the upper electrode. 제 5 항에 있어서,The method of claim 5, 상기 하부전극은 고리형 전극인 것을 특징으로 하는 RRAM 셀.And the lower electrode is a ring-shaped electrode. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,7. The method according to any one of claims 1 to 6, 상기 RRAM 물질층은 전이금속산화물(TMO) 중 단극(unipolar)계열의 이산화물(binary oxide)이고,The RRAM material layer is a unipolar binary oxide among transition metal oxides (TMO), 상기 PRAM 물질층은 켈코게나이드(chalcogenide) 물질인 것을 특징으로 하는 RRAM 셀.And wherein said layer of PRAM material is a chalcogenide material. 제 7 항에 있어서,The method of claim 7, wherein 상기 감싸기 전극은 희토류 원소를 포함하여 형성된 도전층인 것을 특징으로 하는 RRAM 셀. And the wrapping electrode is a conductive layer formed of a rare earth element. 하나 이상의 비트라인과;One or more bit lines; 상기 각 비트라인 상에 일정거리로 이격되며 복수개 형성된 수직 다이오드 기둥과;A plurality of vertical diode pillars spaced at a predetermined distance on each of the bit lines; 상기 각 수직 다이오드 기둥 상에 RRAM 셀을 사이에 두고 상기 각 비트라인과 수직하게 형성된 복수개의 워드라인으로 형성되되,Each word diode is formed of a plurality of word lines formed perpendicular to each of the bit lines with RRAM cells interposed therebetween. 상기 RRAM 셀은 상기 제 8 항에 의한 RRAM 셀로 상기 워드라인을 따라 일체로 형성된 것을 특징으로 하는 RRAM 어레이.Wherein said RRAM cell is an RRAM cell of claim 8 integrally formed along said word line. 제 10 항에 있어서,The method of claim 10, 상기 RRAM 셀의 하부전극 및 상부전극은 원기둥 또는 원통형의 플로그로 형성된 것을 특징으로 하는 RRAM 어레이.And the lower electrode and the upper electrode of the RRAM cell are formed of a cylindrical or cylindrical plug.
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