KR20050059855A - Phase change memory device and method of fabricating the same - Google Patents
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Abstract
상전이 메모리소자 및 그 제조방법을 제공한다. 상기 상전이 메모리소자는 반도체기판 상에 형성된 하부전극을 포함한다. 상기 하부전극 상에 차례로 적층된 적어도 두 층의 상전이 물질이 배치된다. 상기 상전이 물질층들 사이에 도전막이 개재된다. 상기 상전이 물질층들 중 최상부 상전이 물질층 상에 상부전극이 배치된다. 상기 하부전극 상에 적어도 두 층의 상전이 물질을 차례로 적층한다. 이때, 상기 상전이 물질층들 사이에 도전막을 개재시킨다.A phase change memory device and a method of manufacturing the same are provided. The phase change memory device includes a lower electrode formed on a semiconductor substrate. At least two layers of phase change materials are sequentially disposed on the lower electrode. A conductive film is interposed between the phase change material layers. An upper electrode is disposed on an uppermost phase change material layer among the phase change material layers. At least two layers of phase change materials are sequentially stacked on the lower electrode. In this case, a conductive film is interposed between the phase change material layers.
Description
본 발명은 반도체소자 제조 분야에 관한 것으로, 특히 상전이 메모리소자 및 그 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a phase change memory device and a method of manufacturing the same.
전기적으로 기록 가능하고 소거 가능한 상전이(phase change)재료가 반도체 메모리소자에 이용되고 있다. 상전이 재료는 비정질 및 결정상의 변화에 의해 전기적으로 스위칭될 수 있는 재료이다. 미국특허 제3,271,591호 및 제 3,530,441호에서 오브쉰스키(Ovshinsky)등이 개시한 바에 의하면, 상기 상전이 재료는 전기적 신호에 의하여 비정질 상태(amorphous state)에서 결정상태(crystalline state)로 또는 그 반대로 전환된다. 이러한 상전이는 완전 결정상태 및 완전 비정질 상태의 전환일 필요는 없으며 완전 결정상태 및 완전 비정질 상태의 전체 스펙트럼(spectrum) 중 국부적 배열(local order)을 갖는 검출 가능한 서로 다른 상태 간의 전환을 의미한다. 상기 상전이 재료는 그 상태에 따라 다른 전기적 특성을 나타낸다. 즉 비정질 상태에서는 결정상태일 경우 보다 더 높은 저항 값을 갖게 된다. 상기 상전이 재료는 일반적으로 칼코게나이드 합금(chalcogenide alloy)을 사용한다. 상기 칼코게나이드 합금은 텔루리움(Te), 안티모니(Sb) 및 게르마늄(Ge)의 합금인 것이 일반적이며 그 외에 셀레니움(Se), 비스무스(Bi), 스트론튬(Sr), 인(P)등이 합금 재료로 사용되기도 한다. Electrically recordable and erasable phase change materials are used in semiconductor memory devices. Phase change materials are materials that can be electrically switched by amorphous and crystalline phase changes. As disclosed by Ovshinsky et al. In U.S. Patent Nos. 3,271,591 and 3,530,441, the phase change material is converted from an amorphous state to a crystalline state or vice versa by an electrical signal. . This phase transition need not be a transition between a fully crystalline state and a completely amorphous state, but means a transition between different detectable states having a local order in the entire spectrum of a fully crystalline state and a completely amorphous state. The phase change material exhibits different electrical properties depending on its state. In other words, the amorphous state has a higher resistance value than the crystalline state. The phase change material generally uses a chalcogenide alloy. The chalcogenide alloy is generally an alloy of tellurium (Te), antimony (Sb), and germanium (Ge), in addition to selenium (Se), bismuth (Bi), strontium (Sr), and phosphorus (P). It is also used as an alloying material.
도 1은 종래의 상전이 메모리소자의 단면도이다.1 is a cross-sectional view of a conventional phase change memory device.
도 1을 참조하면, 반도체기판(100) 상에 하부 층간절연막(110)이 배치된다. 상기 하부 층간절연막(110) 내에 상기 하부 층간절연막(110)을 관통하여 상기 반도체기판(100)에 접촉하는 하부전극(120)이 배치된다. 상기 하부 층간절연막(110) 상에 상전이막(130)이 배치되며 상기 상전이막(130)은 상기 하부전극(120)의 상부 면과 접촉한다. 상기 상전이막(130) 상에 전도성 접착막(140)이 배치된다. 상기 전도성 접착막(140) 상에 상부 층간절연막(145)이 배치되며 상기 상부 층간절연막(145)내에 상부전극(150)이 배치된다. 상기 상부전극(150)은 상기 상부 층간절연막(145)을 관통하여 상기 전도성 접착막(140)의 상부 면과 접촉한다. Referring to FIG. 1, a lower interlayer insulating film 110 is disposed on a semiconductor substrate 100. The lower electrode 120 penetrating the lower interlayer insulating layer 110 to contact the semiconductor substrate 100 is disposed in the lower interlayer insulating layer 110. A phase transition layer 130 is disposed on the lower interlayer insulating layer 110, and the phase transition layer 130 is in contact with an upper surface of the lower electrode 120. The conductive adhesive layer 140 is disposed on the phase change layer 130. An upper interlayer insulating layer 145 is disposed on the conductive adhesive layer 140, and an upper electrode 150 is disposed in the upper interlayer insulating layer 145. The upper electrode 150 penetrates through the upper interlayer insulating layer 145 and contacts the upper surface of the conductive adhesive layer 140.
상술한 바와 같이 종래의 기술에 따르면, 상전이 메모리소자는 상기 상전이막(130)의 결정 상태 변화에 따른 저항 변화를 이용하여 데이터를 쓰고 읽는다. 이를 위해서는 수 ㎃의 비교적 큰 프로그래밍 전류가 필요하다. 상기 큰 프로그램 전류를 감안 할 때 각 셀에 이를 전달하기 위한 어드레스 라인(address line) 및 선택 트랜지스터(selective transistor)의 크기를 축소시키는 데 한계가 있다. 따라서 상기 상전이 메모리소자의 집적화가 어렵게 된다. 상기 상전이 메모리소자의 집적화를 위해서는 첫째, 상기 프로그래밍 전류의 밀도를 높이는 것이고, 둘째는 한 셀 당 세 가지 이상의 정보를 기억시키는 멀티비트(multibit) 특성을 구현해 내는 것이다. 프로그래밍 전류 밀도를 높이기 위해서는 상기 상전이막(130)과 상기 하부전극(120)의 접촉 면적을 감소시켜야 한다. 그러나, 상기 하부전극(120)과 상기 상전이막(130)의 접촉 면적을 결정하는 콘택 홀의 크기는 포토리소그래피(photolithgraphy) 공정에 의존하는데, 상기 포토리소그래피로 구현할 수 있는 패턴의 임계치수(critical dimension)의 한계에 의해 상기 하부전극(120)의 면적을 일정 수준 이하로 감소시키기가 어렵다. As described above, according to the related art, the phase change memory device writes and reads data using a change in resistance caused by a change in the crystal state of the phase change layer 130. This requires a relatively large number of programming currents. Given the large program current, there is a limit in reducing the size of an address line and a select transistor for delivering it to each cell. Therefore, it is difficult to integrate the phase change memory device. In order to integrate the phase-transfer memory device, first, the density of the programming current is increased, and second, the multi-bit characteristic of storing three or more pieces of information per cell is implemented. In order to increase the programming current density, the contact area between the phase change layer 130 and the lower electrode 120 should be reduced. However, the size of the contact hole that determines the contact area between the lower electrode 120 and the phase change layer 130 depends on a photolithgraphy process, and the critical dimension of the pattern that can be realized by the photolithography process. Due to the limitation, it is difficult to reduce the area of the lower electrode 120 below a predetermined level.
본 발명이 이루고자 하는 기술적 과제는, 한 셀 당 세 가지 이상의 정보를 기억시키는 멀티비트(multibit) 특성을 갖는 상전이 메모리소자 및 그 제조방법을 제공하는 데 있다.An object of the present invention is to provide a phase change memory device having a multibit characteristic for storing three or more pieces of information per cell, and a method of manufacturing the same.
본 발명의 실시예들은 상전이 메모리소자를 제공한다. 상기 상전이 메모리소자는 반도체기판 상에 형성된 하부전극을 포함한다. 상기 하부전극 상에 차례로 적층된 적어도 두 층의 상전이 물질이 배치된다. 상기 상전이 물질층들 사이에 도전막이 개재된다. 상기 상전이 물질층들 중 최상부 상전이 물질층 상에 상부전극이 배치된다. Embodiments of the present invention provide a phase change memory device. The phase change memory device includes a lower electrode formed on a semiconductor substrate. At least two layers of phase change materials are sequentially disposed on the lower electrode. A conductive film is interposed between the phase change material layers. An upper electrode is disposed on an uppermost phase change material layer among the phase change material layers.
상기 최상부 상전이 물질층 및 상기 상부전극 사이에 전도성 접착막을 더 포함할 수 있다.A conductive adhesive layer may be further included between the uppermost phase change material layer and the upper electrode.
상기 상전이 물질층들의 두께는 100 내지 900 Å인 것이 바람직하다.The thickness of the phase change material layers is preferably 100 to 900 kPa.
상기 상전이 물질층들은 칼코게나이드 합금인 것이 바람직하다.The phase change material layers are preferably chalcogenide alloys.
상기 도전막의 두께는 10 내지 100 Å인 것이 바람직하다.It is preferable that the thickness of the said conductive film is 10-100 kPa.
상기 도전막은 금속막인 것이 바람직하다.It is preferable that the said conductive film is a metal film.
본 발명의 다른 실시예들은 상전이 메모리소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 하부전극을 형성하는 것을 포함한다. 상기 하부전극 상에 적어도 두 층의 상전이 물질을 차례로 적층한다. 이때, 상기 상전이 물질층들 사이에 도전막을 개재시킨다. 상기 상전이 물질층들 중 최상부 상전이 물질층 상에 상부전극을 형성한다.Other embodiments of the present invention provide a method of manufacturing a phase change memory device. The method includes forming a lower electrode on the semiconductor substrate. At least two layers of phase change materials are sequentially stacked on the lower electrode. In this case, a conductive film is interposed between the phase change material layers. An upper electrode is formed on an uppermost phase change material layer among the phase change material layers.
상기 최상부 상전이 물질층 및 상기 상부전극 사이에 전도성 접착막을 형성하는 것을 더 포함할 수 있다.The method may further include forming a conductive adhesive film between the uppermost phase change material layer and the upper electrode.
상기 상전이 물질층들은 100 내지 900 Å 두께로 형성하는 것이 바람직하다.The phase change material layers are preferably formed to a thickness of 100 to 900 kPa.
상기 상전이 물질층들은 칼코게나이드 합금로 형성하는 것이 바람직하다.The phase change material layers are preferably formed of a chalcogenide alloy.
상기 도전막은 10 내지 100 Å 두께로 형성하는 것이 바람직하다. Preferably, the conductive film is formed to a thickness of 10 to 100 GPa.
상기 도전막은 금속막으로 형성하는 것이 바람직하다.It is preferable to form the said conductive film with a metal film.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, lengths, thicknesses, and the like of layers and regions may be exaggerated for convenience of description. Like numbers refer to like elements throughout.
도 2는 본 발명의 실시예에 따른 상전이 메모리소자를 나타낸 단면도이다. 2 is a cross-sectional view illustrating a phase change memory device according to an exemplary embodiment of the present invention.
도 2를 참조하면, 반도체기판(10) 상에 하부 층간절연막(15)이 배치된다. 상기 하부 층간절연막(15) 내에 상기 하부 층간절연막(15)을 관통하여 상기 반도체기판(10)에 접촉하는 하부전극(20)이 배치된다. 상기 하부 층간절연막(15) 상에 제 1 상전이막(25a)이 배치되며 상기 제 1 상전이막(25a)은 상기 하부전극(20)의 상부 면과 접촉한다. 상기 제 1 상전이막(25a) 상에 도전막(30a)이 배치된다. 상기 도전막(30a) 상에 제 2 상전이막(25b)이 배치된다. 상기 제 2 상전이막(25b)상에 도전막을 사이에 두고 적층된 상전이막들이 더 배치될 수 있다. 상기 도전막(30a)의 두께는 10 내지 100 Å인 것이 바람직하다. 상기 도전막(30a)은 금속막인 것이 바람직하다. 상기 제 1 및 제 2 상전이막들(25a,25b)은 칼코게나이드 합금 일 수 있다. 예를 들어, 상기 제 1 및 제 2 상전이막들(25a,25b)은 텔루리움(Te), 안티모니(Sb) 및 게르마늄(Ge)의 합금일 수 있으며 그 외에 셀레니움(Se), 비스무스(Bi), 스트론튬(Sr), 인(P)등을 포함 할 수 도 있다. 상기 상전이막들(25a,25b)의 두께는 100 내지 900 Å인 것이 바람직하다.Referring to FIG. 2, a lower interlayer insulating film 15 is disposed on the semiconductor substrate 10. The lower electrode 20 penetrating the lower interlayer insulating layer 15 to contact the semiconductor substrate 10 is disposed in the lower interlayer insulating layer 15. A first phase transition layer 25a is disposed on the lower interlayer insulating layer 15, and the first phase transition layer 25a is in contact with an upper surface of the lower electrode 20. The conductive film 30a is disposed on the first phase transition film 25a. The second phase transition film 25b is disposed on the conductive film 30a. The phase change layers stacked on the second phase change layer 25b with a conductive layer therebetween may be further disposed. It is preferable that the thickness of the said conductive film 30a is 10-100 kPa. It is preferable that the said conductive film 30a is a metal film. The first and second phase change layers 25a and 25b may be chalcogenide alloys. For example, the first and second phase transition layers 25a and 25b may be alloys of tellurium (Te), antimony (Sb), and germanium (Ge), in addition to selenium (Se) and bismuth (Bi). ), Strontium (Sr), phosphorus (P) and the like. Preferably, the phase transition layers 25a and 25b have a thickness of 100 to 900 mm.
상기 제 2 상전이막(25b) 상에 전도성 접착막(35)이 배치된다. 상기 전도성 접착막(35) 상에 상부 층간절연막(38)이 배치된다. 상기 전도성 접착막(35)은 생략 할 수도 있다. 상기 상부 층간절연막(38)내에 상부전극(40)이 배치된다. 상기 상부전극(40)은 상기 상부 층간절연막(38)을 관통하여 상기 전도성 접착막(35)의 상부 면과 접촉한다. The conductive adhesive film 35 is disposed on the second phase transition film 25b. An upper interlayer insulating film 38 is disposed on the conductive adhesive film 35. The conductive adhesive film 35 may be omitted. An upper electrode 40 is disposed in the upper interlayer insulating film 38. The upper electrode 40 penetrates through the upper interlayer insulating layer 38 to contact the upper surface of the conductive adhesive layer 35.
도 3a 내지 3d는 본 발명의 실시예에 따른 상전이 메모리소자의 제조공정을 설명하기 위하여 나타낸 단면도들이다.3A to 3D are cross-sectional views illustrating a manufacturing process of a phase change memory device according to an exemplary embodiment of the present invention.
도 3a를 참조하면, 반도체기판(10) 상에 하부 층간절연막(15)을 형성한다. 상기 하부 층간절연막(15)을 패터닝하여 상기 하부 층간절연막(15)을 관통하는 하부전극 콘택 홀(17)을 형성한다. 상기 하부전극 콘택 홀(17)은 상기 반도체기판(10)의 일부분을 노출시킨다. 상기 하부전극 콘택 홀(17) 상에 콘포말한 콘택 스페이서막을 형성한다. 상기 콘택 스페이서막을 에치백하여 상기 하부전극 콘택 홀(17)의 측벽을 덮으면서 상기 반도체기판(10)을 노출시키는 콘택 스페이서(18)를 형성한다. 상기 하부 층간절연막(15) 및 상기 콘택 스페이서(18) 상에 상기 하부전극 콘택 홀(17)을 채우는 하부전극막(20)을 형성한다.Referring to FIG. 3A, a lower interlayer insulating film 15 is formed on the semiconductor substrate 10. The lower interlayer insulating layer 15 is patterned to form a lower electrode contact hole 17 penetrating the lower interlayer insulating layer 15. The lower electrode contact hole 17 exposes a portion of the semiconductor substrate 10. A conformal contact spacer layer is formed on the lower electrode contact hole 17. The contact spacer layer is etched back to cover the sidewall of the lower electrode contact hole 17 to form the contact spacer 18 exposing the semiconductor substrate 10. A lower electrode layer 20 is formed on the lower interlayer insulating layer 15 and the contact spacer 18 to fill the lower electrode contact hole 17.
도 3b를 참조하면, 상기 하부전극막(20), 상기 콘택 스페이서(18) 및 상기 하부 층간절연막(15)을 과도 평탄화시키어 상기 콘택 스페이서(18)의 팁부분을 제거한다. 이때 상기 하부전극 콘택 홀(17)을 채우는 하부전극(20a)이 형성되며, 상기 하부전극(20a) 측벽을 둘러싸는 평탄화된 하부전극 콘택 스페이서(18a)가 형성된다. 상기 하부전극(20a), 상기 평탄화된 하부전극 콘택 스페이서(18a) 및 상기 하부 층간절연막(15) 상에 제 1 상전이막(25a)을 형성한다. Referring to FIG. 3B, the lower electrode layer 20, the contact spacer 18, and the lower interlayer insulating layer 15 are excessively planarized to remove the tip portion of the contact spacer 18. In this case, a lower electrode 20a is formed to fill the lower electrode contact hole 17, and a planarized lower electrode contact spacer 18a surrounding sidewalls of the lower electrode 20a is formed. A first phase change layer 25a is formed on the lower electrode 20a, the planarized lower electrode contact spacer 18a, and the lower interlayer insulating layer 15.
도 3c를 참조하면, 상기 제 1 상전이막(25a) 상에 제 1 도전막(30a)을 형성한다. 상기 제 1 도전막(30a) 상에 제 2 상전이막(25b)을 형성한다. 상기 제 2 상전이막(25b) 상에 제 2 도전막(30b)을 형성한다. 상기 제 2 도전막(30b) 상에 제 3 상전이막(25c)을 형성한다. 상기 제 2 도전막(30b) 및 제 3 상전이막(25c)은 생략 할 수 있으며 또는 제 3 상전이막 상에 여러 층의 상전이막을 더 형성할 수 있다. 이때, 상전이막들 사이에 도전막이 개재되도록 형성한다. 상기 제 1 및 제 2 도전막(30a, 30b)은 10 내지 100 Å 두께로 형성하는 것이 바람직하다. 상기 제 1 및 제 2 도전막(30a, 30b)은 금속막으로 형성할 수 있다. 상기 제 1, 제 2 및 제 3 상전이막(25a, 25b, 25c)은 100 내지 900 Å 두께로 형성하는 것이 바람직하다. 상기 제 1, 제 2 및 제 3 상전이막(25a, 25b, 25c)은 칼코게나이드 합금으로 형성할 수 있다. Referring to FIG. 3C, a first conductive layer 30a is formed on the first phase change layer 25a. A second phase transition film 25b is formed on the first conductive film 30a. A second conductive film 30b is formed on the second phase transition film 25b. A third phase change film 25c is formed on the second conductive film 30b. The second conductive layer 30b and the third phase change layer 25c may be omitted, or a plurality of phase change layers may be further formed on the third phase change layer. In this case, the conductive film is interposed between the phase transition films. Preferably, the first and second conductive films 30a and 30b are formed to have a thickness of 10 to 100 GPa. The first and second conductive films 30a and 30b may be formed of metal films. The first, second and third phase transition films 25a, 25b, and 25c are preferably formed to have a thickness of 100 to 900 mm 3. The first, second and third phase change layers 25a, 25b, and 25c may be formed of a chalcogenide alloy.
도 3d를 참조하면, 상기 제 3 상전이막(25c) 상에 전도성 접착막(35)을 형성한다. 상기 전도성 접착막(35)상에 상부 층간절연막(38)을 형성한다. 상기 전도성 접착막(35)은 생략할 수 있다. 상기 상부 층간절연막(38)을 패터닝하여 상기 전도성 접착막(35)을 노출시키는 상부전극 콘택 홀(39)을 형성한다. 상기 상부전극 콘택 홀(39)을 채우는 상부전극(40)을 형성한다. Referring to FIG. 3D, a conductive adhesive film 35 is formed on the third phase change film 25c. An upper interlayer insulating film 38 is formed on the conductive adhesive film 35. The conductive adhesive film 35 may be omitted. The upper interlayer insulating layer 38 is patterned to form an upper electrode contact hole 39 exposing the conductive adhesive layer 35. An upper electrode 40 is formed to fill the upper electrode contact hole 39.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 상전이 메모리소자의 전류인가에 따른 상전이 현상을 설명하기 위하여 나타낸 단면도들이다.4A to 4C are cross-sectional views illustrating phase transition phenomena according to application of current to a phase change memory device according to an exemplary embodiment of the present invention.
도 5는 본 발명의 실시예에 따른 상전이 메모리소자의 전류인가에 따른 저항 변화를 나타낸 그래프이다.5 is a graph showing a change in resistance according to application of a phase change memory device according to an embodiment of the present invention.
도 3d, 도 4a 및 도 5를 참조하면, 도 4a에 도시한 바와 같이 상전이 메모리소자의 상기 하부전극(20a)을 통하여 전류를 인가하게 되면 상기 하부전극(20a)과 접촉된 상기 제 1 상전이막(25a) 내의 일정영역이 가열되어 제 1 상전이 영역(C1)이 발생한다. 제 1 상전이 영역(C1)은 결정질 형태에서 비정질 형태로 상전이 된 영역이다. 또는 비정질 형태에서 결정질 형태로 상전이 될 수도 있다. 따라서 도 5에 도시한 바와 같이 상기 상전이 메모리소자는 제 1 상전이 영역(C1)에 의해 제 1 단계 저항 변화가 일어난다. 이때 도 3d에 도시한 상전이 메모리소자의 상태를 "0"비트라 하면, 제 1 단계 저항 변화 후의 상전이 메모리소자의 상태는 "1"비트가 된다. 상기 제 1 상전이 영역(C1)을 통해 상기 제 1 도전막(30a)으로 전류가 인가되며, 상기 인가된 전류(I1)는 전도성이 뛰어난 상기 제 1 도전막(30a)내로 퍼지게 된다.3D, 4A, and 5, as shown in FIG. 4A, when a current is applied through the lower electrode 20a of the phase change memory device, the first phase transition layer is in contact with the lower electrode 20a. The constant region in 25a is heated to generate the first phase transition region C1. The first phase transition region C1 is a region in which phase transition is made from a crystalline form to an amorphous form. Or it may be phase shifted from the amorphous form to the crystalline form. Accordingly, as illustrated in FIG. 5, the first phase resistance change occurs in the phase change memory device by the first phase transition region C1. At this time, if the state of the phase change memory device shown in FIG. 3D is "0" bit, the state of the phase change memory device after the first step resistance change is "1" bit. A current is applied to the first conductive layer 30a through the first phase transition region C1, and the applied current I1 is spread into the first conductive layer 30a having excellent conductivity.
도 4b 및 도 5를 참조하면, 상기 제 1 도전막(30a)내로 인가된 전류가 상기 제 2 상전이막(25b)으로 인가되어 상기 제 2 상전이막(25b) 내에 제 2 상전이 영역(C2)을 형성시킨다. 제 2 상전이 영역(C2) 또한 결정질 형태에서 비정질 형태로 상전이 된 영역이다. 따라서 도 5에 도시한 바와 같이 상기 상전이 메모리소자는 제 2 상전이 영역(C2)에 의해 제 2 단계 저항 변화가 일어난다. 이때 도 4b에 도시한 상전이 메모리소자 상태는"2"비트가 된다. 상기 제 2 상전이 영역(C2)을 통해 상기 제 2 도전막(30b)으로 전류가 인가되며, 상기 인가된 전류(I2)는 전도성이 뛰어난 제 2 도전막(30b)내로 퍼지게 된다. 4B and 5, a current applied into the first conductive layer 30a is applied to the second phase transition layer 25b to form a second phase transition region C2 in the second phase transition layer 25b. To form. The second phase transition region C2 is also a region in which the phase transition is made from the crystalline form to the amorphous form. Accordingly, as shown in FIG. 5, the phase change memory device undergoes a second stage resistance change by the second phase transition region C2. At this time, the state of the phase change memory element shown in Fig. 4B is " 2 " bits. A current is applied to the second conductive film 30b through the second phase transition region C2, and the applied current I2 is spread into the second conductive film 30b having excellent conductivity.
도 4c 및 도 5를 참조하면, 상기 제 2 도전막(30b)으로 인가된 전류는 상기 제 3 상전이막(25c)으로 인가되어 상기 제 3 상전이막(25c) 내에 제 3 상전이 영역(C3)을 형성시킨다. 제 3 상전이 영역(C3) 또한 결정질 형태에서 비정질 형태로 상전이 된 영역이다. 이에 따라, 도 5에 도시한 바와 같이 상전이 메모리소자는 제 3 상전이 영역(C3)에 의해 제 3 단계 저항 변화가 일어난다. 이때, 도 4c에 도시한 상전이 메모리소자 상태는"3"비트가 된다. 따라서 본 발명에 의한 상전이 메모리소자는 한 셀 당 네 가지 정보("0","1","2","3")를 기억시키는 멀티비트(multibit) 특성을 갖는다. 4C and 5, the current applied to the second conductive layer 30b is applied to the third phase transition layer 25c to form a third phase transition region C3 in the third phase transition layer 25c. To form. The third phase transition region C3 is also a region in which the phase transition is made from the crystalline form to the amorphous form. Accordingly, as illustrated in FIG. 5, the third phase resistance change occurs in the phase change memory device by the third phase transition region C3. At this time, the state of the phase change memory element shown in Fig. 4C is " 3 " bits. Therefore, the phase change memory device according to the present invention has a multibit characteristic of storing four pieces of information ("0", "1", "2", and "3") per cell.
전술한 바와 같이 이루어지는 본 발명은, 상전이막 및 도전막을 번갈아가며 여러 층으로 형성하여 전류인가에 따른 저항 변화를 여러 단계로 변화시킨다. 이에 따라, 본 발명에 의해 제작된 상전이 메모리소자는 한 셀 당 세 가지 이상의 정보를 기억시키는 멀티비트(multibit) 특성을 갖게 된다. 따라서 동일한 크기의 셀에서 더 많은 정보를 기억하게 되므로 결과적으로, 고집적화가 가능하게 된다.According to the present invention made as described above, the phase change film and the conductive film are alternately formed in various layers to change the resistance change according to the application of current in several steps. Accordingly, the phase change memory device fabricated by the present invention has a multibit characteristic of storing three or more pieces of information per cell. Therefore, since more information is stored in cells of the same size, high integration is possible.
도 1은 종래의 상전이 메모리소자의 단면도이다.1 is a cross-sectional view of a conventional phase change memory device.
도 2는 본 발명의 실시예에 따른 상전이 메모리소자를 나타낸 단면도이다. 2 is a cross-sectional view illustrating a phase change memory device according to an exemplary embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 상전이 메모리소자의 제조공정을 설명하기 위하여 나타낸 단면도들이다.3A to 3D are cross-sectional views illustrating a manufacturing process of a phase change memory device according to an exemplary embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 상전이 메모리소자의 전류인가에 따른 상전이 현상을 설명하기 위하여 나타낸 단면도들이다.4A to 4C are cross-sectional views illustrating phase transition phenomena according to application of current to a phase change memory device according to an exemplary embodiment of the present invention.
도 5는 본 발명의 실시예에 따른 상전이 메모리소자의 전류인가에 따른 저항 변화를 나타낸 그래프이다.5 is a graph showing a change in resistance according to application of a phase change memory device according to an embodiment of the present invention.
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