KR20110002584A - 반도체소자 테스트에 사용되는 ｍｅｍｓ 기술로 제조한 테스트 소켓 - Google Patents
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Abstract
본 발명은 반도체 디바이스의 테스트 소켓에 관한 것으로, 중앙부에 소정 깊이로 복수개의 공간이 분포된 기판; 상기 공간 상부에 적어도 반도체 디바이스의 전극 수만큼 복수개가 분포되어 있고, 상기 반도체 디바이스의 전극과 개별적 접촉을 유도하는 캔틸레버형 전기 접촉부; 및 상기 전기 접촉부와 연장되어, 상기 기판 하부에 위치하는 로드보드 PCB 또는 마더보드 PCB와 전기적으로 연결하는 복수개의 신호 연결선을 포함한다.
이와 같은 본 발명을 제공하면, 고밀도 전기 접촉부를 가진 초소형 테스트 소켓을 제조할 수 있기 때문에 현재의 반도체 디바이스의 크기를 보다 더 초소형화 함으로 반도체 디바이스의 생산단가를 낮출 수 있을 뿐만 아니라, 초소형화된 반도체 디바이스를 사용하여 만든 각종 전자제품이 더욱 더 슬림(slim)화 되고 성능이 향상되며 가격이 낮아지는 경제적 효과도 가질 수 있을 것이다. 또한, 반도체 디바이스의 볼(ball) 전극단자와의 접촉 저항은 충분히 낮게 일정하게 유지하면서도 반도체 디바이스의 볼(ball) 전극단자에 가해지는 접촉 압력은 최소화하여 반도체 디바이스의 파손을 방지할 수 있다.
그리고, 조립이 필요 없는 간단한 일체형으로 번인 테스트(burn-in test) 뿐 만 아니라 고주파 신호처리가 필요한 디바이스를 비롯한 어떠한 디바이스의 종류 및 형태에도 테스트를 할 수 있다는 장점이 있으며, 극 소형화하고 정교화하여 다 양화, 규격화, 양산화, 집적화 및 재현성이 쉽고 저가격화할 수 있다.
실리콘, 캔틸레버(cantilever), 테스트 소켓, 반도체 디바이스, PCB
Description
본 발명은 반도체 디바이스 테스트 소켓에 관한 것으로, 더욱 상세하게는 반도체 디바이스 테스트 과정에서 반도체 디바이스와 물리적, 전기적 접촉에 의해 테스터와의 전기적인 연결을 원활히 수행하는 반도체 디바이스 테스트 소켓에 관한 것이다.
일반적으로 집적회로(IC) 칩은 다양한 처리기능을 수행하게 되며, 이러한 처리기능을 수행하기 위해 입출력단자의 수도 다수개가 구비된다. 따라서 집적회로 칩은 BGA(BALL GRID ARRAY) 패키지 타입 등으로 형성되며, 상기 BGA 패키지 타입은 패키지 하면에 가로, 세로 방향으로 일정한 간격을 가진 다수의 전극단자가 형성되며, 상기의 전극단자는 인쇄회로기판과의 전기적 또는 기계적 접촉을 위하여 볼(BALL) 형상으로 구성된다.
상기 집적회로 칩 디바이스는 출하되기 전에 제품의 신뢰성을 확인하기 위하여 전기특성 테스트와 번인 테스트를 받게 되며, 이러한 테스트를 하기 위해서는 테스트 소켓이 필요하다. 여기서 전기특성 테스트는 집적회로의 모든 입출력단자를 소정의 테스트 신호 발생회로와 연결하여 입출력특성, 펄스 특성, 처리수행 성능특성, 잡음허용오차 등의 전기적 특성을 테스트하기 위한 것이고, 번인 테스트는 전기특성 테스트를 통과한 집적회로 칩 디바이스를 정상 동작환경보다 높은 온도에서 정격전압보다 높은 전압을 인가하여 일정 시간 동안 결함발생 여부를 테스트하기 위한 것이다.
종래 기술에 따른 테스트 소켓(30)은 도1에 도시된 바와 같이, 비지에이 (BGA) 형태의 디바이스 패키지(10)의 볼 단자에 대응되는 위치에 포고(pogo)핀 같은 탐침(40)을 결속시키기 위해 탐침(40)이 설치되는 설치공이 형성된 외장 구조물의 일부가 상측으로 돌출된 조립형으로 형성되고, 상측에는 비지에이(BGA) 형태의 디바이스 패키지(10)를 내부에 수용한 채 하단부에 탄성적으로 가압 고정시키는 래치(21)를 구비한 디바이스 인서트(20)가 놓여져, 상기 디바이스 인서트(20) 내에 비지에이(BGA) 형태의 디바이스 패키지(10)를 넣어 하방 가압시킴으로써 상기 비지에이(BGA) 형태의 디바이스 패키지(10)의 볼 단자가 상기 탐침(40)에 접촉되어 하부의 회로기판과 전기적으로 연결됨에 따라 검사가 이루어지게 된다.
종래에는 비지에이(BGA) 형태의 디바이스 패키지(10)가 상기 디바이스 인서트(20)의 하단에 고정된 채 탐침(40)과 직접 접촉이 이루어지게 됨에 따라 비지에이(BGA) 형태의 디바이스 패키지(20) 하단에 돌출된 볼 단자와의 접촉압력이 상기 탐침(40)의 탄성에 의해서만 조절되어 접촉불량이 발생될 수 있으며, 상기 비지에이(BGA) 형태의 디바이스 패키지(10)의 하방 압력이 래치(21)에 의해 균등하게 전 달되지 못할 경우와 상기 탐침(40)의 개개의 탄성이 균일하지 않을 경우에는 접촉불량이 보다 심각해지는 문제점이 있었다.
그리고, 상기 비지에이(BGA) 형태의 디바이스 패키지(10)의 볼 단자가 어긋난 방향이나 힘으로 상기 탐침(40)에 비정상적으로 접촉됨에 따라 상기 볼 단자 또는 탐침(40)이 쉽게 손상된다는 문제점이 있었다.
또한, 종래의 반도체 디바이스의 포고(pogo)핀 형태 테스트 소켓은 반도체 디바이스의 정밀한 기능검사를 위해 탐침이 접촉저항 및 임피던스 등과 같은 안정적인 전기적 특성이 유지되어야 하나 포고(pogo)핀 개개의 탄성오차 및 금 도금 피막의 불량으로 인해 테스트의 신뢰성 확보가 어렵다. 또한, 고주파 테스트를 위해 신호 경로를 보다 짧게 하고 싶으나 포고(pogo)핀의 근본적인 형태와 구조로 인해 그 제조와 조립 과정에서 물리적, 기계적 한계가 있다. 핀의 길이를 짧게 할 경우 안정된 접촉 하중과 접촉 스트로크를 확보하기 위하여 스프링의 길이가 확보되어야 하나 하우징 내에서 스프링의 길이 축소에는 한계가 있기 때문이다.
더욱이, 안정적인 접촉 스트로크 확보를 위한 스프링 길이의 확보는 포고(pogo)핀의 길이 증가를 초래한다. 또한, 개개의 포고(pogo)핀은 0.5 ohm 이하의 접촉 저항을 유지하기 위해서는 약 20~27g 정도의 스프링 힘이 필요한데 요즘 제조되는 플립(flip)칩이나 MCP(multi-chip package), CSP(chip scale package) 같은 반도체 디바이스는 두께도 얇을 뿐 만 아니라 볼(ball)단자 수도 많아, 1,000 핀 정도라면 1,000 x 20 g = 20 kg 이상의 힘이 플립(flip)칩이나 MCP, CSP 반도체 디바이스에 가해져 테스트 도중에 반도체 디바이스가 파손되기도 하는 큰 문제가 대 두되고 있다.
뿐만 아니라, 상기 포고(pogo)핀과 설치공이 형성된 외장 구조물 등의 구성 때문에 포고(pogo)핀의 피치(pitch)를 줄이는데 한계가 있어서, 현재의 고집적화 및 초소형화되고 있는 반도체 디바이스의 추세를 따라갈 수 있는 저 피치, 고 밀도 테스트 소켓의 제조에 한계가 있다는 점도 문제이다. 또한, 비지에이(BGA) 형태의 반도체 디바이스 패케지(10)의 볼(ball) 단자가 약 600~1,000개 이상으로 고밀도화가 되어 감에 따라, 포고핀 형 테스트 소켓은 포고핀, 외장 구조물 등 각종 부품의 제조 및 조립이 복잡하고 어려워 제조단가가 급상승할 뿐만 아니라, 실 테스트에 사용할 때도 단 한 개의 포고(pogo)핀이라도 불량이 발생하면 그 핀을 교체하여야 하는데 그 과정이 너무 어렵고 시간도 많이 걸려 장비 및 인력 손실이 막대하다는 점도 큰 문제이다.
상술한 문제를 해결하기 위한 본 발명의 과제는 반도체 집적회로 제조기술 및 MEMS(Micro Electro Mechanical Systems) 기술로 제조되는, 반도체 디바이스의 전극과 개별적 접촉을 유도하는 판 메트릭스 형태를 가진 캔틸레버 구조의 테스트 소켓으로, 그 캔틸레버의 구조와 형상, 폭, 길이 및 두께 등을 적절히 제어 조절하여 테스트 소켓의 전기 접촉부 피치(pitch)를 용이하게 줄일 수 있고, 반도체 디바이스의 볼(ball) 전극단자와의 접촉 저항은 충분히 낮게 일정하게 유지하면서도 반도체 디바이스의 볼(ball) 전극단자에 가해지는 접촉 압력은 최소화하여 반도체 디 바이스의 파손을 방지할 수 있으며, 번인 테스트(burn-in test) 뿐 만 아니라, 고주파 신호처리가 필요한 반도체 디바이스를 비롯한 어떠한 반도체 디바이스의 종류 및 형태에도 테스트를 할 수 있고, 종래의 포고핀형 테스트 소켓에 필요한 스프링이 내장된 포고핀이나 설치공이 형성된 외장구조물 등 각종 부품의 제작도 없고 조립도 필요없는 간단한 일체형으로 극소형화하고 정교화하여 다양화, 규격화, 양산화, 집적화 및 재현성이 쉽고 저가격화할 수 있는 반도체 디바이스의 저피치, 고밀도, 고주파수, 저압력, 초소형, 고성능 테스트 소켓을 제공하고자 함이다.
상술한 문제를 해결하는 본 발명의 제1 특징은 중앙부에 소정 깊이로 복수개의 공간이 분포된 기판; 상기 공간 상부에 적어도 반도체 디바이스의 전극 수만큼 복수개가 분포되어 있고, 상기 반도체 디바이스의 전극과 개별적 접촉을 유도하는 캔틸레버형 전기 접촉부; 및 상기 전기 접촉부와 연장되어, 상기 기판 하부에 위치하는 로드보드 PCB 또는 마더보드 PCB와 전기적으로 연결하는 복수개의 신호 연결선을 포함한다.
여기서, 상기 전기 접촉부 상부에 위치하여 상기 반도체 디바이스의 전극과의 전기적 또는 물리적 접촉을 용이하도록 하는 전도성 범프(bump)가 형성된 것이 바람직하고, 상기 전도성 범프(bump)는 금, 은, 몰리브덴, 텅스텐, 베릴륨, 구리, 티타늄, 오스뮴, 펠리니-7(paliney-7), 로듐, 니켈, 알루미늄 군에서 선택된 적어도 어느 하나를 재질로 하는 것이 바람직하다.
또한, 바람직하게는 상기 전도성 범프의 형상은 볼막대형, 원뿔형, 피라미드 형, 크라운형 중 어느 하나인 것일 수 있고, 상기 공간에 보조 탄성체가 충진 된 것일 수 있으며, 상기 기판은 실리콘을 재질로 하는 것일 수 있다.
더하여, 상기 기판 또는 상기 전기 접촉부의 일부는 절연체를 재질로 하는 것이 바람직하고, 상기 전기 접촉부는 도전성 금속 재질로 하는 것일 수 있으며, 상기 기판 하부에 버퍼(buffer)층이 형성된 것이 바람직하다.
또한, 상기 전기 접촉부의 일부는 소정 두께의 실리콘층, 실리콘 에피층, 산화규소막(SiO2), 질화규소막(Si3N4) 중 적어도 어느 하나를 포함하는 것이 바람직하고, 상기 전기 접촉부의 평면 모양이 사각형, 직사각형, 원형 및 타원형 중 어느 하나의 캔틸레버 구조인 것이 바람직하며, 상기 전기 접촉부의 측면이 하부에서 상부로 내려가는 계단형 구조인 것이 바람직하다.
본 발명의 제2 특징은 중앙부에 소정 깊이로 복수개의 공간이 분포된 마더보드 또는 로드보드 다층 PCB 기판 ; 상기 PCB 기판의 상기 공간 상부에 적어도 반도체 디바이스의 전극 수만큼 복수개가 분포되어 있고, 상기 반도체 디바이스의 전극과 개별적 접촉을 유도하는 캔틸레버형 전기 접촉부; 및 상기 전기 접촉부와 상기 PCB 기판을 전기적으로 연결하는 복수개의 신호 연결선을 포함한다.
여기서, 상기 전기 접촉부는 다층 PCB 기판으로 형성된 것이 바람직하고, 실리콘, 세라믹, 플라스틱, 합성수지류 및 도전성 금속 중 적어도 어느 하나를 재질로 하는 것이 바람직하며, 상기 전기 접촉부 상측에 상기 전극과 접촉을 용이하도록 하는 전도성 범프(bump)가 형성된 것이 바람직하다. 더 나아가, 바람직하게는 상기 공간에 보조 탄성체가 충진 된 것일 수 있고, 상기 기판 하부에 버퍼(buffer)층이 형성된 것일 수 있다.
그리고, 본 발명의 제3 특징은 마더보드 또는 로드보드 다층 PCB 기판; 상기 기판 상부에 탄성체를 재질로 하는 탄성층; 및 상기 탄성층 상부에서 반도체 디바이스의 전극과 개별적으로 접촉하고 도전성 금속을 재질로 하는 캔틸레버와 상기 탄성층을 통과하여 상기 PCB 기판과 전기적으로 연결되는 수직 연결부로 구성되는 복수개의 전기 접촉부를 포함한다.
여기서, 상기 전기 접촉부의 상기 캔틸레버 및 수직 연결부가 일체화 되고, 도전성 금속을 재질로 하는 것이 바람직하다.
이와 같은 본 발명을 제공하면, 테스트 소켓은 판 메트릭스 형태를 가진 캔틸레버의 다양한 구조와 형상, 폭, 길이 및 두께 등을 적절히 제어 조절하여 테스트 소켓의 전기 접촉부 피치(pitch)를 용이하게 줄일 수 있어 전기 접촉부의 피치(pitch)가 훨씬 작아진 고밀도 전기 접촉부를 가진 초소형 테스트 소켓을 제조할 수 있다.
따라서 반도체 디바이스의 볼(ball) 전극 사이의 피치(Pitch)도 상당부분 줄일 수 있도록 유도하여 현재의 반도체 디바이스의 크기를 보다 더 초소형화 함으로 반도체 디바이스의 생산단가를 낮출 수 있을 뿐만 아니라, 초소형화된 반도체 디바이스를 사용하여 만든 각종 전자제품이 더욱더 슬림(slim)화 되고 성능이 향상되며 가격이 낮아지는 경제적 효과도 가질 수 있을 것이다.
또한, 판 메트릭스 형태를 가진 캔틸레버의 구조와 형상, 두께, 폭, 길이 및 보조 탄성체 등을 적절히 제어 조절함으로 캔틸레버의 전기 접촉부 탄성을 다양하게 확보하여 반도체 디바이스의 볼(ball) 전극단자와의 접촉 저항은 충분히 낮게 일정하게 유지하면서도 반도체 디바이스의 볼(ball) 전극단자에 가해지는 접촉 압력은 최소화하여 반도체 디바이스의 파손을 방지할 수 있으며, 반도체 집적회로 제조기술 및 MEMS 기술로 제작되므로 각종 부품의 제작이나 조립이 없는 간단한 일체형으로, 불량 발생시 쉽게 교체할 수 있어 시간과 장비 및 인력의 손실을 최소화할 수 있다.
또한 번인 테스트(burn-in test) 뿐만 아니라 고주파 신호처리가 필요한 반도체 디바이스를 비롯한 어떠한 반도체 디바이스의 종류 및 형태에도 테스트를 할 수 있으며, 극소형화하고 정교화하여 다양화, 규격화, 양산화, 집적화 및 재현성이 쉽고 저가격화할 수 있는 저피치, 고밀도, 고주파수, 저압력, 초소형, 고성능 테스트 소켓을 제공할 수 있다.
그리고, 별도의 테스트 소켓의 제작 없이 테스트 소켓의 기능만을 가지는 판 메트릭스 형태를 가진 캔틸레버 구조의 다층 PCB 기판을 본래의 마더보드 또는 로드보드 다층 PCB 기판에 그대로 PCB제조기법으로 접합 또는 임베디드(embedded)하여 PCB보드 일체형으로 제작하여, 종래의 테스트 소켓의 고 제작비용을 완전히 없앨 뿐만 아니라 임피던스 및 인덕턴스 등과 같은 각종 전기적인 문제를 혁신적으로 개선하며, 총 테스트 장비의 구성체를 간단히 하여 반도체 소자의 테스트 생산단가 를 대폭 감소시키는 효과를 제공할 수 있다.
이하 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
실시예1
도 2는 본 발명에 따른 반도체 디바이스 테스트 소켓의 구성을 나타내는 측면도이다. 본 발명에 따른 테스트 소켓은 반도체 디바이스의 처리수행 성능검사 및 전류흐름을 테스트 하기 위해 검사 시스템과 연결되는 마더보드 또는 로드보드 PCB(Printed Circuit Board)(300), 마더보드 또는 로드보드(300) 상부에 위치하고 중앙부에 소정 깊이의 복수개의 공간을 형성한 기판(100), 상기 공간 상부에 적어도 반도체 디바이스의 전극 수만큼 복수개가 분포되어 있고, 상기 반도체 디바이스의 전극과 개별적 접촉을 유도하는 캔틸레버형 전기 접촉부(150)를 포함하여 구성된다.
여기서, 캔틸레버형 전기 접촉부(150)는 실리콘층(110)을 기반으로 하여 산화규소막(SiO2) 또는 질화규소막(Si3N4)(120) 등으로 적층하여 캔틸레버를 형성하는 것이 바람직하다. 일반적으로 단결정 실리콘은 방향성을 가지고 있으나 스테인레스 스틸보다 더 강하며, 파괴 전에는 변형이 일어나지 않고, 취성이 크고 낮은 이력 현상을 지니며, 비례적인 한계는 거의 파괴점까지 확장되므로 많은 미세 기계 소자에 사용된다. 또한, 실리콘은 탄성력이 높아 외부에 가해진 압력에 의한 변형에서도 쉽게 복원하는 성질이 있으며. 게이지 팩터(gauge factor)는 금속 스트레인 게이지(strain gauge) 보다 훨씬 더 크다.
이처럼, 탄성력이 높고 내구성이 강하며, 기계적 성질이 좋은 실리콘과 같은 재질의 기판(100)위에 실리콘층(110), 실리콘 에피층(110), 산화규소막층 또는 질화규소막층(120)을 형성함으로써, 반도체 디바이스의 솔더볼(solder-ball)(210) 전극단자와 기계적 접촉을 탄성적으로 유도하는 캔틸레버형 전기 접촉부(150)로 작용하게 된다.
또한, 캔틸레버형 전기 접촉부(150)는 세라믹, 강화 플라스틱, 유리, 복합 에폭시수지, 강화 고분자 화합물, 강화 아크릴수지, 강화 폴리에스터 등의 절연체를 재질로 하는 것일 수 있고, 도전성 금속 재질도 될 수 있으며, 상기 기판 하부에 우레탄 폴리머, 폴리이미드, 에폭시, 테프론, 실리콘 라버(silicon rubber) 등의 각종 합성고무(rubber)류 및 수지류로 제조된 완충을 위한 버퍼(buffer)층이 형성된 것일 수 있다.
상술한 바와 같이, 캔틸레버형 전기 접촉부(150)는 실리콘, 세라믹, 플라스틱, 합성수지류 및 도전성 금속 등 탄성력이 있는 재질이면 모두 가능하다. 이러한 재질을 사용하게 되면 전기 접촉부의 제작과 가공이 용이하고 필요에 따라 제조단가를 낮출 수 있는 장점이 있다.
그리고, 상술한 테스트 소켓의 기판(100)으로 사용하는 실리콘 기판은 검사할 반도체 디바이스와 같은 재질이므로 모든 물성적 특성이 일치한다. 따라서 테스 트를 실시할 경우 검사할 반도체 디바이스와 검사하는 테스트 소켓 상호간의 연계성이 우수하여 다양한 테스트에 응용 가능하며, 동일 재질을 이용하여 집적(integration)하는 것이 가능하기 때문에 신호대 잡음 특성이 우수한 장점이 있다.
또한 그 제조방법이 기존의 반도체 제조공정을 그대로 이용하므로 제조가 간단하고, 자동적인 생산체제를 갖출 수 있으므로 생산성을 향상시키며, 생산원가를 절감할 수 있다. 더하여, 본 발명은 테스트의 공정을 완전 자동화 및 단순화로 발전시킬 수 있으며, 테스트 생산원가를 대폭 절감할 수 있다.
더하여, 종래의 포고핀 타입의 테스트 소켓은 포고핀을 스프링 등의 탄성부재를 이용해서 반도체 디바이스에 접촉하게 하는 방식으로, 그 구성으로 인하여 피치(pitch)를 줄이는데 한계가 있고, 제작하기 어렵다는 단점이 있었지만, 본 발명의 실시예에서는 마더보드 또는 로드보드 PCB(300)와 반도체 디바이스(200)를 전기적으로 연결하는 중간 매개체(Interposer) 역할로 테스트 소켓을 일체화하고, 수직 방향의 개별적 핀을 조립하는 형태가 아닌 수평방향의 판상에 일괄적으로 개별접촉을 유도하고, 기판에 전기 접촉부가 상하로 유동할 수 있도록 복수개의 소정 깊이의 공간을 형성하며, 상기 공간 상부에 판 메트릭스 형태로 배열된 캔틸레버형 전기 접촉부(150)를 형성하게 하여, 캔틸레버 구조상의 탄성력 강화 및 재질 특성의 장점으로 인하여 안정적이고, 고집적, 고효율의 테스트 소켓을 제공할 수 있게 된다.
그리고, 각각의 캔틸레버형 전기 접촉부(150)는 독립적이고, 반도체 디바이 스 테스트 시 전극과 접촉하는 압력의 영향을 분산시켜 균일한 접촉력을 유지할 수 있게 되고, 보다 정확한 테스트를 수행할 수 있게 된다.
여기서, 소정 깊이의 공간은 비어 있는 공간(cavity)일 수도 있고, 보조 탄성체를 충진할 수 있음은 물론이다. 보조 탄성체를 충진하는 경우는 빈 공간에서 올 수 있는 각 전기 접촉부의 불균일한 탄성력을 보완하고 일정한 접촉력을 유지할 수 있는 장점이 있다.
보조 탄성체는 고절연성, 고탄성, 고복원성, 저열팽창계수, 저열수축성을 가지고 녹는 점이 높아 형태를 잘 형성 유지하는 우레탄 폴리머, 폴리이미드, 에폭시, 테프론, 페놀, 폴리에스터, 실리콘 라버(silicon rubber) 등의 각종 합성고무(rubber)류 및 수지류가 바람직하며, 절연물로 피막 처리된 금속 재질로 제조된 코일(coil)스프링, 판스프링 및 갭(gap)스프링 등의 각종 스프링 종류도 바람직하다.
그리고, 상기 기판(100)은 세라믹, 강화 플라스틱, 유리, 복합 에폭시수지, 강화 고분자 화합물, 강화 아크릴수지, 강화 폴리에스터 등의 절연체를 재질로 하는 것일 수 있고, 절연피막으로 처리된 금속 재질도 될 수 있으며, 상기 기판 하부에 우레탄 폴리머, 폴리이미드, 에폭시, 테프론, 실리콘 라버(silicon rubber) 등의 각종 합성고무(rubber)류 및 수지류로 제조된 버퍼(buffer)층이 형성된 것일 수 있다.
또한, 상기 캔틸레버형 전기 접촉부(150)는 소정 두께의 실리콘층(110), 실 리콘 에피층(120), 산화규소막(SiO2), 질화규소막(Si3N4)(130) 중 적어도 어느 하나를 포함하는 것일 수 있고, 상기 캔틸레버형 전기 접촉부(150)는 세라믹, 플라스틱, 합성수지류 및 도전성 금속 등 탄성력이 있는 다양한 재질로 사각형, 직사각형, 원형, 타원형, 볼링핀형, T형, 계단형 등과 같은 다양한 모양과 구조를 형성할 수 있음은 물론이다. 그리고, 상술한 캔틸레버는 ㎛~㎜ 단위의 다양한 두께, 폭, 길이를 가질 수 있으며, 그들을 조합적으로 제어 조절하여 다양한 탄성과 성능을 구현할 수도 있다.
도 2에 나타낸 바와 같이, 디바이스(BGA Device Package)(200)에는 회로 연결부위에 솔더볼(210)이 있고, 디바이스의 성능 및 회로의 결함 등을 테스트하기 위해서는 상기 솔더볼(210)에 전기적으로 외부의 테스트 시스템과의 연결이 필요한데, 본 발명에 따른 테스트 소켓의 전기 접촉부(150)를 디바이스의 솔더볼(210)에 일대일 접촉시켜 시스템을 동작하게 되어, 검사과정을 수행할 수 있게 된다.
반도체 디바이스의 경우, 고 집적화 되면서 선폭이 미세하게 줄어들고 회로의 전기 접촉점인 솔더볼(210)의 간격도 점점 줄어듦에 따라 반도체 디바이스의 검사장비의 구성이 용이하지 않을 뿐만 아니라, 정확성 및 신뢰성이 떨어지는 문제점이 있었다.
이런 문제점에 착안하여 본 발명에서는 BGA 형태에서 수직형 포고핀을 이용한 소켓이 아니라 복수개로 분포된 캔틸레버형 전기 접촉부(150)의 상하 유동을 위하여, 기판 중앙부에 유동을 위한 소정 공간을 복수개 형성하고, 그 공간 상부 에 반도체 디바이스의 전극과 개별적 접촉을 유도하는 판 메트릭스 형태를 가진 캔틸레버 구조의 전기 접촉부(150)가 형성된 구조로 이루어진다.
이러한 구조는 탄성력을 확보하기 위해 종래에는 스프링 등의 탄성부재를 사용해야 하기 때문에 포고핀 사이의 간격(피치)을 줄이는데 한계가 있었지만, 본 발명의 판형 메트릭스 형태를 가진 캔틸레버 구조의 테스트 소켓은 캔틸레버형 전기 접촉부(150)의 구조와 형상, 두께, 폭, 길이 등을 조절하여 반도체 디바이스의 전극과 대응되는 전기 접촉부의 간격을 상당부분 줄일 수 있다.
또한, 본 발명의 실시예는 전기 접촉부의 총 길이가 약 100㎛~500㎛ 이하로 정의될 수가 있으므로, 고주파 신호처리가 필요한 디바이스를 비롯한 어떠한 디바이스의 종류 및 형태에도 테스트를 할 수 있다는 장점이 있으며, 반도체 집적회로 기술 및 MEMS 기술로 제작되므로 극소형화하고 정교화하여 규격화, 다양화, 양산화, 집적화 및 재현성이 쉽고 저가격화할 수 있다.
도 3은 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정을 예시한 도면이다. 도 3에 나타낸 바와 같이, n형 실리콘 기판(100) 중앙부에 복수개의 소정공간을 형성하기 위해, 약 20 ~ 50㎛ 깊이의 n+ 확산층(105)을 형성하고(도 3의 (a)), 상기 실리콘 기판(100)과 n+ 확산층(105) 상부에 약 수~수십㎛의 실리콘 에피층(110)을 성장시키고(도 3의 (b)), 상기 에피층(110) 상부에 절연층으로서 산화규소막 또는 질화규소막(120)을 형성하며(도 3의 (c)), 외부의 테스트 시스템과 전기 접촉부를 전기적으로 연결시키기 위한 신호연결선으로서, 미리 디자인된 복수개의 금속 재질의 신호연결선(130)을 형성한다.(도 3의 (d))
그리고 나서, 상기 n+ 확산층(105) 상부에 메트릭스 형태로 배열된 복수개의 캔틸레버형 전기 접촉부(150)를 형성하기 위해서, 상기 산화규소막 또는 질화규소막(120) 상부에 포토레지스트(PR)를 코팅하고, 사진식각방법으로 메트릭스 형태의 마스크 패턴을 형성한 다음, 습식 식각 또는 건식 식각법으로 산화규소막 또는 질화규소막을 선택적으로 식각하여 복수개의 n+ 확산층(105)을 노출시킨다.(도 3의 (e))
다음으로, 상기의 구조물을 고농도 HF용액에서 정전압 또는 정전류원을 사용하여 적절한 시간동안 양극반응시켜 복수개의 n+ 확산층(105)을 다공질 실리콘층(106)으로 변성시킨다.(도 3의 (f)(PSL 공정)) 그리고 최종적으로, 상기 다공질 실리콘층(106)을 약 5% NaOH 용액 등의 식각용액에서 식각을 하게 되면, 상기 공간(107)상에 걸쳐져 있는 상하 유동을 위한 복수개의 캔틸레버형 접촉부(150)를 형성하게 된다.(도 3의 (g))
도 4는 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정의 또 다른 예를 나타낸 도면이다.
도 4에 나타낸 바와 같이, 2개의 실리콘 재질의 기판(100,200)에 산화규소막(110,210)을 형성하고(도 4의 (a)), 상기 양쪽의 기판(100,200)에서 산화규소막이 형성된 면을 서로 부착시켜(SDB; Silicon Direct Bonding)(도 4의 (b)), 상부 기판(200)을 소정 두께의 실리콘층(201)이 형성되도록 랩핑(lapping) 공정을 통해 깍아낸다.(도 4의 (c)) (CMP공정; chemical mechanical polishing)
그리고 나서, 상기 CMP 공정에 의해 깍여진 실리콘층(201) 상부에 산화규소 막 또는 질화규소막(220)을 형성하고(도 4의 (d)), 미리 디자인되어 배치되는 복수개의 금속 재질의 신호연결선(230)을 형성한다. 여기서, 신호연결선(230)은 전기 접촉부(150)의 최상면에서 측면으로 연결된 구조로서, 그 모양이나 형태에 따라 적절히 배치된다. 그리고 전기 전도성이 우수한 금, 은, 백금, 구리, 텅스텐, 니켈, 알루미늄 등을 재질로 하는 것이 바람직하다.(도 4의 (e))
그리고, 반도체 디바이스와의 접촉을 위한 복수개의 캔틸레버형 전기접촉부(150)를 형성하기 위해, 사진식각 방법으로 메트릭스 모양의 마스크 패턴을 형성하여 상부 실리콘층(201), 산화규소막층 또는 질화규소막층(220)을 식각하고(도 4의 (f)), 건식 또는 습식 식각 방법으로 산화규소막(115)을 식각하여 본 발명에 따른 복수개의 캔틸레버형 전기 접촉부(150)가 형성되어 있는 반도체 디바이스 테스트 소켓을 제조한다.(도 4의 (g))
여기서, 상부 기판과 하부기판을 SDB 방법으로 부착할 때, 중간에 산화규소막(115) 대신에 SOG(silicon on glass)필름을 형성하는 것도 바람직하다. 왜냐하면 기판에 특정 두께로 산화규소막을 형성하기 위해서는 PECVD 등과 같은 고가의 증착 장비가 필요하기 때문이다.
도 5는 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정의 또 다른 예를 나타낸 도면이다.
도 5에 나타낸 바와 같이, 도 5의 (a) 공정 내지 도 5의 (e)의 공정과 도 4의 (a) 공정 내지 도 4의 (e) 공정은 동일하므로 설명을 생략하고, 도 5의 (f) 및 도 4의 (g) 공정을 설명하면, 상기 복수개의 캔틸레버형 전기 접촉부(150)의 유동 간격을 확보하기 위한 공간은 상기 산화규소막 또는 실리콘 기판을 소정 깊이까지 식각하는 방법이 아닌, 전기 접촉부(150) 하부기판(100) 후면을 DRIE(Deep Reaction Ion Etching) 방법으로 상기 전기 접촉부(150)와 대응 되는 복수개의 개방된 공간(cavity)을 형성하고, 반도체 디바이스와의 접촉을 위한 캔틸레버 형태의 전기 접촉부(150)를 형성하기 위해, 사진식각 방법으로 마스크 패턴을 형성하여 상부 실리콘층(201), 산화규소막층 또는 질화규소막층(220)을 식각하여(도 5의 (f)), 최종적으로 반도체 디바이스 소켓을 제조한다.
도 6은 본 발명에 따른 또 다른 실시예로써, 반도체 디바이스 테스트 소켓의 구성 및 전체 구성을 예시한 도면이다. 도 6의 (a)에 나타낸 바와 같이, 실리콘 재질의 기판(100) 상부에 실리콘층, 실리콘 에피층(110), 산화규소막 또는 질화규소막(120) 및 신호연결선(130)이 적층 되고, 상기 기판(100)의 중앙부에 복수개의 소정 깊이의 공간(107)을 형성함으로써, 상기 공간의 상부에 걸쳐져 있는 모양의 복수개의 캔틸레버형 전기 접촉부(150)가 형성되어 있으며, 상기 전기 접촉부(150) 상부에 적층된 신호 연결선의 끝 부분에 전도성 범프(155)가 형성되어 반도체 디바이스와의 접촉을 원할하게 하는 역할을 한다.
이처럼, 도 3에 예시된 실시예와는 달리 도 6의 (a)에 나타난 발명은 전기 접촉부(150) 상부에 복수개의 신호연결선(130) 끝에 반도체 디바이스와의 접촉을 위한 전기 접촉부로서 전도성 범프(155)가 형성된다는 점에서, 보다 접촉을 용이하게 하여 테스트 효율을 높일 수 있는 효과가 있게 된다.
즉, 상기 전기 접촉부(150) 상측에 상기 반도체 디바이스의 볼(ball) 전극이 나 리드(lead) 전극과의 전기적, 물리적 접촉을 용이하도록 하는 전도성 범프(bump)(155)가 형성된 것이 바람직한데, 여기서, 전도성 범프(bump)(155) 재료로는 전도성이 우수한 몰리브덴, 텅스텐, 베릴륨-구리 합금, 티타늄, 오스뮴, 펠리니-7(paliney-7), 로듐, 니켈 합금, 백금, 금 합금, 은 합금 등의 강성 금속이나 금 따위의 전도성이 좋고 산화가 잘 안되는 금속으로 도금된 강성 금속이 바람직하다.
또한, 전도성 범프(bump)(155)의 모양은 크라운(crown)형 및 원뿔형, 피라미드형, 볼막대형 등으로 접촉 저항과 접촉 압력을 낮게 유지하면서도 접촉력을 최대한 향상시킨 형태가 바람직하다.
도 6의 (b)는 본 발명에 따른 반도체 디바이스 테스트 소켓의 전체 구성의 측면도를 예시한 도면이다. 도 6의 (b)에 나타낸 바와 같이, 소켓의 측면 일부 복수개의 지점에 하부기판을 관통하는 홀(360)을 형성하고, 상기의 신호연결선을 관통하게 하여 기판 하부에 장착되는 마더보드 또는 로드보드 PCB 기판과 연결함으로써, 전기신호를 소통하게 된다. 그리고, 기판의 더 외곽 측면에도 홀을 형성하게 되는데, 이는 가이드 홀(375)로서, 마더보드 또는 로드보드 PCB와 상기 기판을 접촉시키고, 관통된 가이드 홀(375)을 따라 나사와 같은 핀을 삽입하여 부착시킴으로써, 신뢰성 및 재현성이 높은 반도체 디바이스 테스트 소켓을 제공할 수 있게 된다.
그리고, 마더보드 또는 로드보드 PCB와 상기 기판(100) 사이에 버퍼층(350)을 형성하는 것이 바람직한데, 이는 상기 전기 접촉부와 상기 반도체 디바이스 전극의 잦은 접촉으로 수직으로 받는 압력을 완화하여 기판이나 PCB 기판의 손상을 방지하는 완충 층의 역할을 수행하기 때문이다.
도 7은 본 발명에 따른 반도체 디바이스 테스트 소켓의 전체 구성을 예시한 사시도이다. 도 7에 나타낸 바와 같이, 기판 중앙부에 전기 접촉부의 상하 유동을 위한 복수개의 개별적인 공간(153)이 형성되고, 그 공간의 일부 상부에 복수개의 캔틸레버형 전기 접촉부(150)가 형성되며, 전기 접촉부(150)와 기판 하부에 위치한 마더보드 또는 로드보드 PCB와 전기적으로 연결하기 위한 신호연결선(130)이 연장되어 배치되어 있는 구조이다.
신호연결선(130) 및 전기 접촉부(150)의 배치는 반도체 디바이스의 회로 구조 또는 패키지 형태에 맞추어 미리 디자인된 형태에 따라 다양하게 구성할 수 있고, 신호연결선은(130) 상기 기판의 측면에 관통된 홀을 통해 하부에 있는 마더보드 또는 로드보드 PCB와 연결할 수 있다.
그리고, 도 7에 나타낸 바와 같이 기판의 모서리 부분에 가이드 홀을 형성하고 하부의 마더보드 또는 로드보드 PCB와 핀으로 연결시켜 안정적인 디바이스 테스트를 실행할 수 있게 된다. 또한, 기판(100) 및 마더보드 또는 로드보드 PCB 사이에는 버퍼층(350)이 형성되어 수많은 테스트 접촉에 의한 기판의 하방 압력을 완화 시키는 역할을 수행한다.
도 8은 본 발명에 따른 반도체 디바이스 테스트 소켓의 구성으로, 캔틸레버형 전기 접촉부(150), 신호연결선(130) 및 전도성 범프(bump)(155)의 다양한 형태를 나타낸 도면이다. 그리고, 전기 접촉부(150)는 반도체 디바이스의 솔더볼과 여러번 접촉하게 되는데 판형일 수 있고, 판형의 전기 접촉부(150)에 전도성 범 프(155)를 형성할 수도 있다. 전도성 범프(155)의 접촉 끝 부분은 볼막대형(도 8의 (a)), 크라운형(도 8의 (b)), 원뿔형(도 8의 (c)), 피라미드형(도 8의 (d)) 등 다양하게 형성할 수 있다. 이렇게 다양한 형태의 범프(155)는 솔더볼과의 보다 안정적인 접촉을 유도하고, 수 마이크로 단위의 미세한 반도체 디바이스의 테스트를 위해서 팁(tip)형태의 마이크로 구조로 형성하는 것이 훨씬 유리하다.
도 9는 본 발명에 따른 반도체 디바이스 테스트 소켓의 구성으로, 캔틸레버형 전기 접촉부(150)의 다양한 형태를 예시한 도면이다. 도 9의 (a) 내지 도 9의 (d)는 캔틸레버형 전기 접촉부(150)의 다양한 평면 모양을 나타낸 것으로, 사각형(도 9의 (a)), 원형(도 9의 (b)), 직사각형(도 9의 (c)), 타원형(도 9의 (d))를 나타낸다. 이와 같은 전기 접촉부(150)의 평면 모양은 접촉의 용이성 및 전기 연결선(130)의 배치 등을 고려해 가장 적합한 모양으로 형성하는 것이 바람직하다. 도 9에서 예시된 모양 외에도 설계에 따라 다양한 모양을 형성하여 제조할 수 있음은 물론이다.
도 9의 (e)는 본 발명에 따른 캔틸레버형 전기접촉부(150)의 측면 구조의 일례를 나타낸 도면이다. 도 9의 (e)에 나타낸 바와 같이, 공간 상부에 위치한 캔틸레버의 길이 방향으로 점점 두께가 좁아지는 계단형 구조를 형성하는데, 이것은 전기 접촉부(150)인 캔틸레버는 반도체 디바이스의 전극과 개별적으로 수많은 접촉을 하여 상하 유동 운동을 반복적으로 하게 되므로, 보다 안정적으로 탄력성을 확보하기 위함이다. 이 외에도 캔틸레버형 전기 접촉부(150)의 특성에 맞고 내구성을 높일 수 있는 다양한 구조를 채택할 수 있음은 물론이다.
실시예2
도 10은 본 발명에 따른 또 다른 실시예로써, 반도체 디바이스 테스트 소켓의 구성을 예시한 도면이다. 도 10의 (a)에 나타낸 바와 같이, 상술한 실시예와는 달리 기판(105)은 다층 PCB 기판을 이용하고, 캔틸레버형 전기 접촉부(155) 또한 PCB 기판을 이용하는 구조이다. 먼저, 마더보드 또는 로드보드 다층 PCB 기판(105) 중앙부에 소정 깊이의 공간(107)을 형성한 후, 상기 공간(107)에 보조 탄성체를 충진 시키고, 상부에 일정 두께의 PCB 기판(153)을 부착한다. 물론 상기 공간은 비어있는 공간(cavity)일 수도 있다.
도 10의 (b)에 나타낸 바와 같이, 상기 소정공간(107) 상부에 부착되는 PCB 기판에 미리 디자인된 복수개의 공간을 형성하기 위해 마이크로 머시닝 기술로 일면이 오픈된 복수개의 홀(hole)을 형성하여 캔틸레버형 전기 접촉부(155)를 형성한다. 여기서, PCB 기판은 일반적으로 세라믹, 테프론, 에폭시 수지, 폴리이미드 필름, 페놀 수지(FR-1,2,3,4,5), Glass cloth 수지(CEM-1), Glass paper 수지(CEM-3), 폴리에스터(PET) 등의 강성재질을 사용하기 때문에 비교적 높은 탄성력이 있고, 전기 회로가 없는 부분은 절연체의 역할을 할 수 있으며, 다층 PCB구조로 제조할 수 있기 때문에 신호 연결이 용이하다는 점에서 장점이 있다.
또한, 도 10에 나타난 실시예는 상부기판 즉, 전기 접촉부(155) 상부에 하부의 마더보드(105)와 연결되는 별도의 신호연결선을 배치하여 전기적으로 연결할 필요없다. 이는 다층 PCB 기판 자체는 일정한 간격으로 전기신호를 연결하는 전기신 호 네트워크가 층층이 쌓여 형성된 것이어서, 각 층의 수직방향으로 관통홀(through hole 또는 via hole)을 뚫어 전도성 재질로 적절하게 연결하게 되면, 다층 전기적 루프 회로 구조를 형성하게 되기 때문이다.
즉, 전기 접촉부(155)와 기판의 외측면에 특정 시점에서 수직으로 관통홀(105)을 형성하여 기판(100)인 마더보드 또는 로드보드 PCB와 연결되면, 전기 접촉부가 전기적으로 루프(loop) 회로로 접속이 이루어지는 구조가 형성된다. 또한, 기판(105) 하부에는 버퍼층을 형성할 수도 있는데, 이는 상술한 바와 같이 상기 접촉부의 수많은 전기 접촉에 의해 발생되는 기판의 하방 압력을 완화 시키기 위함이다.
이처럼, 도 10에 나타난 본 발명의 실시예는 PCB 기판을 사용한다는 점에서, 독립적으로 증착 등의 공정이 필요하지 않고, PCB 자체에 탄성력이 있어서, 전기 접촉부의 유동을 유도하는 탄성체 구조의 역할을 할 수 있을 뿐만 아니라, 다른 실시예에서처럼 복수개의 복잡한 신호연결선을 기판 상부에 배치할 필요없이 특정 지점에서 수직으로 관통홀을 형성하여 연결하기만 되는 구조라는 점에서 큰 장점이 있다.
실시예3
도 11은 본 발명에 따른 또 다른 실시예로서, 반도체 디바이스 테스트 소켓의 측면 구성을 예시한 도면이다. 도 11에 나타낸 바와 같이, 테스트 소켓은 마더보드 또는 로드보드 다층 PCB 기판 기판(105); 상기 기판 상부에 탄성체를 재질로 하는 탄성층(152); 및 상기 탄성층 상부에서 반도체 디바이스의 전극과 개별적으로 접촉하고 도전성 금속을 재질로 하는 캔틸레버와 상기 탄성층을 통과하여 상기 PCB 기판과 전기적으로 연결되는 수직 연결부로 구성되는 복수개의 전기 접촉부(157)를 포함하여 구성된다.
즉, 다층 PCB 기판(105) 상부에 탄성력을 가진 재질의 탄성층(152)을 소정 두께로 적층하고, 'ㄱ'자 형태의 캔틸레버형 전기 접촉부(157)를 판형 메트릭스 형태로 복수개를 꽂아 배열하게 된다. 전기 접촉부(157)는 도전성 금속을 재질로 형성하고, 반도체 디바이스 전극과 개별적으로 접촉하는 캔틸레버와 탄성층(152) 하부에 위치한 다층 PCB 기판과 전기적으로 연결하는 수직 연결부로 구성된다.
이와 같이 도 11에 예시된 테스트 소켓은 제조가 용이하고, 탄력성을 갖는 탄성층(152) 상부에 복수개의 전기 접촉부(157)가 개별적으로 배열되어 있어서, 각 전극과의 균일한 접촉을 유도할 수 있게 되고, 간단한 구조로 용이하게 제조할 수 있으며, 개별적인 손상이 있을 경우 쉽게 교체가 가능하다는 점에서 큰 장점이 있다. 도 11의 (b)는 상기 전기 접촉부(157)의 다양한 모양을 예시한 도면으로서, 예시된 모양 외에도 테스트 소켓의 기능 및 효율을 높일 수 있는 구조적 모양이라면 어떤 것이라도 가능하다. 또한 전기 접촉부(157)는 캔틸레버와 수직 연결부가 분리된 것일 수도 있고, 일체화된 구조로 형성할 수 있음은 물론이다. 또한, 상기 전기 접촉부(157) 상부에 전도성 범프를 형성할 수도 있다.
이상과 같이, 본 발명은 종래의 포그핀 형태의 테스트 소켓보다 그 두께를 혁신적으로 줄일 수 있을 뿐만 아니라, 전기 접촉부의 간격을 상당히 줄여 고주파 신호처리가 필요한 디바이스를 비롯한 어떠한 디바이스의 종류 및 형태에도 테스트를 할 수 있다는 장점이 있으며, 집적회로 기술 및 마이크로 머시닝 기술로 제작되므로 극소형화하고 정교화하여 규격화, 양산화, 다양화, 집적화 및 재현성이 쉽고 저가격화할 수 있다. 또한, 마이크로(micro) 시스템과 매크로(macro) 시스템 간의 전기적 연결 및 보드 간 전기신호 연결 등을 원활히 해주는 '인터포저(Interposer)' 분야에 광범위하게 적용할 수 있는 장점이 있다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 본질과 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 기술분야 및 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
도 1은 종래의 반도체 디바이스의 테스트 소켓의 구성을 예시한 도면,
도 2는 본 발명에 따른 반도체 디바이스 테스트 소켓의 구성을 나타내는 측면도,
도 3은 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정을 예시한 도면,
도 4는 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정의 또 다른 예를 나타낸 도면,
도 5는 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정의 또 다른 예를 나타낸 도면,
도 6은 본 발명에 따른 또 다른 실시예로서, 반도체 디바이스 테스트 소켓의 구성 및 전체 구성을 예시한 도면,
도 7은 본 발명에 따른 반도체 디바이스의 테스트 소켓의 전체 구성을 예시한 사시도,
도 8은 본 발명에 따른 반도체 디바이스 소켓의 구성으로, 전기접촉부 및 전도성 범프의 다양한 형태를 나타낸 도면,
도 9는 본 발명에 따른 반도체 디바이스 테스트 소켓의 구성으로, 캔틸레버형 전기 접촉부의 다양한 형태를 예시한 도면
도 10은 본 발명에 따른 또 다른 실시예로서, 반도체 디바이스 테스트 소켓의 구성을 예시한 도면이다.
도 11은 본 발명에 따른 또 다른 실시예로서, 반도체 디바이스 테스트 소켓의 측면 구성을 예시한 도면이다.
Claims (21)
- 중앙부에 소정 깊이로 복수개의 공간이 분포된 기판;상기 공간 상부에 적어도 반도체 디바이스의 전극 수만큼 복수개가 분포되어 있고, 상기 반도체 디바이스의 전극과 개별적 접촉을 유도하는 캔틸레버형 전기 접촉부; 및상기 전기 접촉부와 연장되어, 상기 기판 하부에 위치하는 로드보드 PCB 또는 마더보드 PCB와 전기적으로 연결하는 복수개의 신호 연결선을 포함하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제1항에 있어서,상기 전기 접촉부 상부에 위치하여 상기 반도체 디바이스의 전극과의 전기적 또는 물리적 접촉을 용이하도록 하는 전도성 범프(bump)가 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제2항에 있어서,상기 전도성 범프(bump)는 금, 은, 몰리브덴, 텅스텐, 베릴륨, 구리, 티타늄, 오스뮴, 펠리니-7(paliney-7), 로듐, 니켈, 알루미늄 군에서 선택된 적어도 어 느 하나를 재질로 하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제2항에 있어서,상기 전도성 범프의 형상은 볼막대형, 원뿔형, 피라미드형, 크라운형 중 어느 하나인 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 공간에 보조 탄성체가 충진 된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 기판은 실리콘을 재질로 하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 기판 또는 상기 전기 접촉부의 일부는 절연체를 재질로 하는 것을 특징 으로 하는 반도체 디바이스 테스트 소켓.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 전기 접촉부는 도전성 금속을 재질로 하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 기판 하부에 버퍼(buffer)층이 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 전기 접촉부의 일부는 소정 두께의 실리콘층, 실리콘 에피층, 산화규소막(SiO2), 질화규소막(Si3N4) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 전기 접촉부의 평면 모양이 사각형, 직사각형, 원형 및 타원형 중 어느 하나의 캔틸레버 구조인 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 전기 접촉부의 측면이 하부에서 상부로 내려가는 계단형 캔틸레버 구조인 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 중앙부에 소정 깊이로 복수개의 공간이 분포된 마더보드 또는 로드보드 다층 PCB 기판 ;상기 PCB 기판의 상기 공간 상부에 적어도 반도체 디바이스의 전극 수만큼 복수개가 분포되어 있고, 상기 반도체 디바이스의 전극과 개별적 접촉을 유도하는 캔틸레버형 전기 접촉부; 및상기 전기 접촉부와 상기 PCB 기판을 전기적으로 연결하는 복수개의 신호 연결선을 포함하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제13항에 있어서,상기 전기 접촉부는 PCB 기판으로 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제13항에 있어서,상기 전기 접촉부는 실리콘, 세라믹, 플라스틱, 합성수지류 및 도전성 금속 중 적어도 어느 하나를 재질로 하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제13항에 있어서,상기 전기 접촉부 상측에 상기 전극과 접촉을 용이하도록 하는 전도성 범프(bump)가 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제13항 내지 제16항 중 어느 한 항에 있어서,상기 공간에 보조 탄성체가 충진 된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제13항 내지 제16항 중 어느 한 항에 있어서,상기 기판 하부에 버퍼(buffer)층이 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 마더보드 또는 로드보드 다층 PCB 기판;상기 기판 상부에 탄성체를 재질로 하는 탄성층; 및상기 탄성층 상부에서 반도체 디바이스의 전극과 개별적으로 접촉하고 도전성 금속을 재질로 하는 캔틸레버와 상기 탄성층을 통과하여 상기 PCB 기판과 전기적으로 연결되는 수직 연결부로 구성되는 복수개의 전기 접촉부를 포함하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제19항에 있어서,상기 전기 접촉부의 상기 캔틸레버 및 수직 연결부가 일체화 되고, 도전성 금속을 재질로 하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
- 제19항에 있어서,상기 전기 접촉부 상측에 상기 전극과 접촉을 용이하도록 하는 전도성 범 프(bump)가 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.
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| KR101126690B1 (ko) | 2012-04-02 |
| US20110001505A1 (en) | 2011-01-06 |
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