KR20100133761A - Resistive random access memory device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A resistive random access memory device and a manufacturing method thereof are provided to obtain the switching property with uniformity and reproductivity by controlling the position and the number of the conductive filament by concentrating the electrical field on the metal linear structure. CONSTITUTION: A metal linear structure(32) is formed on a bottom electrode(20). The metal linear structures are projected in the upper direction of the bottom electrode. A semiconductor layer(36) surrounds the lower part of metal linear structures. The semiconductor layer is formed on the bottom electrode.

Description

저항 변화 메모리 소자 및 그 제조방법 {Resistive random access memory device and method for fabricating the same}Resistive random access memory device and method for fabricating the same

본 발명은 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 비휘발성 저항 변화 메모리 소자 및 그 제조방법에 관한 것이다. The present invention relates to a memory device and a method for manufacturing the same, and more particularly to a nonvolatile resistance change memory device and a method for manufacturing the same.

유비쿼터스(ubiquitous) 사회를 위한 정보통신 핵심 부품으로 반도체는 필수적이며, 특히 주요 정보기기의 메모리의 대용량화 요구를 충족시키기 위해 초고집적화가 가능한 메모리 소자의 개발의 필요성이 어느 때보다 커지고 있다.  Semiconductor is essential as a core component of information and communication for the ubiquitous society, and in particular, the necessity of developing ultra-integratable memory devices to meet the demand of memory of major information devices is increasing more than ever.

비휘발성 메모리 소자 중 저항 변화 메모리 소자(Resistive Random Access Memory device, ReRAM)는 박막에 인가되는 특정 전압에 따라 박막의 저항상태가 급격히 변화하는 특성을 이용하는 메모리 소자로서, 다른 종류의 비휘발성 메모리 소자에 비해 간단한 구조와 제조공정으로 높은 집적도를 구현할 수 있으며, 고속동작 및 낮은 전력소모의 장점이 있다. Among the nonvolatile memory devices, a resistive random access memory device (RERAM) is a memory device that uses a characteristic in which a resistance state of a thin film changes rapidly according to a specific voltage applied to the thin film. Compared with the simple structure and manufacturing process, high integration can be realized, and there are advantages of high speed operation and low power consumption.

다만, 필라멘트 형태의 스위칭 메커니즘을 갖는 저항 변화 메모리 소자는 소정의 전계에서 단위 면적당 형성되는 필라멘트의 개수가 균일하지 않으며, 반복적인 스위칭 동작에서 서로 다른 필라멘트가 형성될 수 있는 바, 균일하고 재현성 있 는 스위칭 특성의 확보가 불가능한 문제가 있다. 따라서, 저항 변화 메모리 소자가 기존의 소자 시장을 대체할 차세대 소자로서의 입지를 확보하기 위해서는 인가된 전압에 따라 저항의 높고 낮음을 신뢰성 있게 재현할 수 있도록 스위칭 특성의 개선이 요구된다고 할 것이다.However, the resistance change memory device having a filament-type switching mechanism is not uniform in the number of filaments formed per unit area in a predetermined electric field, and different filaments may be formed in a repetitive switching operation. There is a problem that it is impossible to secure the switching characteristics. Therefore, in order to secure a position as a next-generation device to replace the existing device market, the resistance change memory device needs to improve switching characteristics to reliably reproduce the high and low resistance according to the applied voltage.

본 발명이 해결하고자 하는 기술적 과제는 균일하고 재현성 있는 스위칭 특성을 확보할 수 있는 저항 변화 메모리 소자 및 그 제조방법을 제공함에 있다.The technical problem to be solved by the present invention is to provide a resistance change memory device and a method of manufacturing the same to ensure a uniform and reproducible switching characteristics.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 저항 변화 메모리 소자를 제공한다. 상기 소자는 하부 전극, 상기 하부 전극 상에 형성되며 상기 하부 전극의 상부 방향으로 돌출된 금속 선형 구조체들, 상기 금속 선형 구조체들의 하부를 둘러싸며 상기 하부 전극 상에 형성된 반도체층, 상기 반도체층 상에 형성되며 상기 반도체층 위로 노출된 금속 선형 구조체들을 덮는 저항 변화막 및 상기 저항 변화막 상에 형성된 상부 전극을 포함할 수 있다.One aspect of the present invention to achieve the above technical problem provides a resistance change memory device. The device may include a lower electrode, metal linear structures formed on the lower electrode and protruding in an upper direction of the lower electrode, a semiconductor layer surrounding the lower portion of the metal linear structures and formed on the lower electrode, on the semiconductor layer. It may include a resistance change film formed on the semiconductor layer structure exposed to the semiconductor layer and the upper electrode formed on the resistance change film.

상기 금속 선형 구조체는 알루미늄 나노와이어일 수 있으며, 상기 반도체층 실리콘층일 수 있다.The metal linear structure may be aluminum nanowires, and may be the semiconductor layer silicon layer.

상기 하부 전극은 금속-반도체 화합물의 공융점에서 열적 안정성을 갖는 것일 수 있다.The lower electrode may have thermal stability at the eutectic point of the metal-semiconductor compound.

상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면 저항 변화 메모리 소자의 제조방법을 제공한다. 상기 방법은 a) 기판 상에 하부 전극을 형성하는 단계, b) 상기 하부 전극 상에, 상기 하부 전극의 상부 방향으로 돌출된 금속 선형 구조체들과 상기 금속 선형 구조체들의 하부를 둘러싸는 반도체층을 형성하는 단계, c) 상기 반도체층 상에, 상기 반도체층 위로 노출된 상기 금속 선형 구조체들을 덮는 저항 변화막을 형성하는 단계 및 d) 상기 저항 변화막 상에 상부 전극을 형성하는 단계를 포함할 수 있다.In order to achieve the above technical problem, another aspect of the present invention provides a method of manufacturing a resistance change memory device. The method comprises the steps of: a) forming a bottom electrode on a substrate, b) forming, on the bottom electrode, metal linear structures projecting in an upper direction of the bottom electrode and a semiconductor layer surrounding the bottom of the metal linear structures. C) forming a resistance change film on the semiconductor layer, the resistance change film covering the metal linear structures exposed on the semiconductor layer, and d) forming an upper electrode on the resistance change film.

상기 금속 선형 구조체 및 상기 반도체는 각각 알루미늄 나노와이어 및 실리콘일 수 있다.The metal linear structure and the semiconductor may be aluminum nanowires and silicon, respectively.

상기 b) 단계는, 상기 하부 전극 상에 금속-반도체 화합물막을 형성하는 단계, 상기 금속-반도체 화합물막을 열처리하여 금속 선형 구조체들과 반도체 매트릭스로 상분리하는 단계 및 상기 반도체 매트릭스를 식각하여 금속 선형 구조체들의 적어도 상부 부분을 노출시키는 단계를 포함할 수 있다.The step b) may include forming a metal-semiconductor compound film on the lower electrode, heat-treating the metal-semiconductor compound film to phase-separate the metal linear structures and the semiconductor matrix, and etching the semiconductor matrix to etch the metal linear structures. Exposing at least an upper portion.

상기 금속-반도체 화합물막의 열처리는 금속-반도체 화합물의 공융점에서 수행될 수 있다.The heat treatment of the metal-semiconductor compound film may be performed at the eutectic point of the metal-semiconductor compound.

상기 금속-반도체 화합물막은 알루미늄-실리콘 화합물막일 수 있으며, 상기 알루미늄-실리콘 화합물막은 AlxSi1-x의 조성비를 가지며, 상기 x는 0.4 내지 0.7의 값을 가질 수 있다.The metal-semiconductor compound film may be an aluminum-silicon compound film, and the aluminum-silicon compound film may have a composition ratio of Al x Si 1-x , and x may have a value of 0.4 to 0.7.

상술한 바와 같이 본 발명에 따르면, 금속-반도체 화합물의 상분리 현상을 이용하여 금속 선형 구조체를 형성하고, 상기 금속 선형 구조체에 전계를 집중시킴으로써 전도성 필라멘트의 위치 및 개수를 제어할 수 있으므로 균일하고 재현성 있는 스위칭 특성을 확보할 수 있다.As described above, according to the present invention, a metal linear structure is formed using a phase separation phenomenon of a metal-semiconductor compound, and the location and number of conductive filaments can be controlled by concentrating an electric field on the metal linear structure, thereby providing uniform and reproducible. Switching characteristics can be secured.

또한, 금속-반도체 화합물의 상분리 현상을 이용하여 형성된 금속 선형 구조체는 10nm 이하의 직경을 가지므로 테라-비트(Tera-bit)급 ReRAM 소자에의 응용을 가시화하여 소자의 직접도를 향상시킬 수 있다.In addition, since the metal linear structure formed using the phase separation phenomenon of the metal-semiconductor compound has a diameter of 10 nm or less, the directivity of the device may be improved by visualizing the application to a tera-bit ReRAM device. .

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 1는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자를 나타낸 단면도이다.1 is a cross-sectional view illustrating a resistance change memory device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 하부 전극(20) 상에 상기 하부 전극의 상부 방향으로 돌출된 금속 선형 구조체들(32)과 상기 금속 선형 구조체들의 하부를 둘러싸는 반도체층(36)이 위치한다. 상기 하부 전극(20)은 Pt 막, Au 막, Cu 막, Ti 막, Ru 막, Ir 막 또는 Al 막일 수 있다. 다만, 상기 금속 선형 구조체들(32)이, 하기의 도 2c를 참조하며 설명하는 바와 같이, 금속-반도체 화합물막(30)을 열처리하여 상분리하는 과정을 통해 형성되는 경우라면, 상기 하부 전극(20)은 상기 금속-반도체 화합물의 공융점(eutectic point)에서 열적 안정성을 갖는 금속막을 사용하는 것이 바람직하다.Referring to FIG. 1, metal linear structures 32 protruding upward of the lower electrode and a semiconductor layer 36 surrounding lower portions of the metal linear structures are disposed on the lower electrode 20. The lower electrode 20 may be a Pt film, an Au film, a Cu film, a Ti film, a Ru film, an Ir film, or an Al film. However, when the metal linear structures 32 are formed through a phase separation process by heat-treating the metal-semiconductor compound film 30 as described with reference to FIG. 2C below, the lower electrode 20 ) Is preferably a metal film having thermal stability at the eutectic point of the metal-semiconductor compound.

상기 금속 선형 구조체들(32)을 이루는 금속은 통상의 전기전도성이 있는 모든 금속을 사용할 수 있다. 다만, 상기 금속 선형 구조체들(32)이, 하기의 도 2c를 참조하며 설명하는 바와 같이, 금속-반도체 화합물막(30)을 열처리하여 상분리하는 과정을 통해 형성되는 경우라면, 상기 금속은 일 예로, 알루미늄(Al)일 수 있으며, 상기 선형 구조체는 나노와이어(nanowire)일 수 있다. 또한, 상기 반도체층(36)은 실리콘층일 수 있다.The metal constituting the metal linear structures 32 may be any metal having conventional electrical conductivity. However, if the metal linear structures 32 are formed through a process of phase-separating the metal-semiconductor compound film 30 as described with reference to FIG. 2C below, the metal is an example. , Aluminum (Al), the linear structure may be a nanowire (nanowire). In addition, the semiconductor layer 36 may be a silicon layer.

상기 반도체층(36) 상에 상기 반도체층(36) 위로 노출된 금속 선형 구조체들(32)을 둘러싸는 저항 변화막(40)이 위치한다. 상기 저항 변화막(40)은 예를 들면, PCMO(Pr1-xCaxMnO3, 0<x<1) 등의 거대 자기 저항 박막, Nb2O5, TiO2, NiO, Al2O3, V2O5, TaO5 등의 산화막, 도핑 혹은 비도핑된 BaTiO3, SrTiO3, SrZrO3 등의 페로브스카이트(perovskite) 구조를 갖는 산화막 또는 칼코게나이드(chalcogenide)막일 수 있다.A resistance change layer 40 is disposed on the semiconductor layer 36 to surround the metal linear structures 32 exposed over the semiconductor layer 36. The resistance change film 40 may include, for example, a large magnetoresistive thin film such as PCMO (Pr 1-x Ca x MnO 3, 0 <x <1), Nb 2 O 5 , TiO 2 , NiO, Al 2 O 3 , V 2 O 5, TaO 5 can be such as the oxide film, doped or undoped BaTiO 3, SrTiO 3, SrZrO 3, such as perovskite (perovskite) structure chalcogenides (chalcogenide) oxide film or a knife having a makil of.

상기 저항 변화막(40) 상에 상부 전극(50)이 위치한다. 상기 상부 전극(50)은 Pt 막, Au 막, Cu 막, Ti 막, Ru 막, Ir 막 또는 Al 막일 수 있다.The upper electrode 50 is positioned on the resistance change layer 40. The upper electrode 50 may be a Pt film, an Au film, a Cu film, a Ti film, a Ru film, an Ir film, or an Al film.

도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 저항 변화 메모리 소자의 제조방법 나타내기 위한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a resistance change memory device according to another exemplary embodiment of the present invention.

도 2a를 참조하면, 기판(10) 상에 하부 전극(20)을 형성한다. 상기 기판(10)은 플라스틱, 반도체, 세라믹 또는 유기-무기 하이브리드 소재 등 다양한 소재의 기판을 사용할 수 있다. 상기 하부 전극(20)은 당해 기술분야에서 일반적으로 사용 가능한 전극 중 금속-반도체 화합물(도 2c 참조)의 공융점에서 열적 안정성을 갖는 금속막을 사용하는 것이 바람직하다.Referring to FIG. 2A, the lower electrode 20 is formed on the substrate 10. The substrate 10 may be a substrate of various materials such as plastic, semiconductor, ceramic, or an organic-inorganic hybrid material. The lower electrode 20 preferably uses a metal film having thermal stability at the eutectic point of the metal-semiconductor compound (see FIG. 2C) among the electrodes generally available in the art.

도 2b 내지 도 2d를 참조하면, 상기 하부 전극(20) 상에, 상기 하부 전극(20)의 상부 방향으로 돌출된 금속 선형 구조체들(32)과 상기 금속 선형 구조체들(32)의 하부를 둘러싸는 반도체층(36)을 형성한다. 상기 금속 선형 구조체는 알루미늄 나노와이어일 수 있고, 상기 반도체는 실리콘일 수 있다. 이는, 구체적으로 다음과 같은 단계를 거쳐 수행될 수 있다.2B to 2D, the metal linear structures 32 protruding in the upper direction of the lower electrode 20 and the lower portions of the metal linear structures 32 are surrounded on the lower electrode 20. Forms the semiconductor layer 36. The metal linear structure may be aluminum nanowires, and the semiconductor may be silicon. This may be specifically performed through the following steps.

먼저, 하부 전극(20) 상에 금속-반도체 화합물막(30)을 형성한다(도 2b). 상기 금속-반도체 화합물막(30)은 일 예로, 알루미늄-실리콘 화합물막일 수 있으며, 알루미늄-실리콘 타겟을 이용하여 스퍼터링(sputtering)법에 의해 상기 하부 전극(20) 상에 증착할 수 있다. 구체적으로, 상기 알루미늄-실리콘 화합물막은 AlxSi1-x의 조성비를 가지며, 상기 x는 0.4 내지 0.7의 값을 가질 수 있다.First, a metal-semiconductor compound film 30 is formed on the lower electrode 20 (FIG. 2B). The metal-semiconductor compound film 30 may be, for example, an aluminum-silicon compound film, and may be deposited on the lower electrode 20 by sputtering using an aluminum-silicon target. Specifically, the aluminum-silicon compound film has a composition ratio of Al x Si 1-x , and x may have a value of 0.4 to 0.7.

다음, 상기 금속-반도체 화합물막(30)을 열처리하여 금속 선형 구조체들(32) 과 반도체 매트릭스(34)로 상분리한다(도 2c). 상기 상분리 과정은 금속-반도체 화합물의 공융점(eutectic point) 부근의 온도에서 수행될 수 있으며, 예를 들어, 상기 금속-반도체 화합물이 알루미늄-실리콘(56at.% Al56Si44) 타겟을 이용하여 스퍼터링법에 의해 형성된 알루미늄-실리콘 화합물인 경우 약 577 ℃의 온도에서 열처리함으로써 알루미늄 나노와이어들과 실리콘 매트릭스로 상분리할 수 있다. 상분리 현상의 이유는 아직 명확하게 밝혀지지는 않았으나, 비정질의 준안정상태로 존재하는 금속-반도체 화합물은 적당한 에너지(열처리)를 제공하는 경우, 구성 원자나 이온이 재배열을 통해 안정된 상태로 돌아가려는 경향을 가지며, 이에 따라 서로 조성이 다른 두 종류의 물질로 분리되기 때문인 것으로 보인다. 따라서, 일 예로 상기 금속-반도체 화합물막(30)을 공융점 부근의 온도에서 열처리하고 냉각하는 과정을 통해 결정상인 상기 금속 선형 구조체(32)와 비정질상인 상기 반도체 매트릭스(34)로 상분리 할 수 있게 된다.Next, the metal-semiconductor compound film 30 is heat-treated to phase-separate the metal linear structures 32 and the semiconductor matrix 34 (FIG. 2C). The phase separation process may be performed at a temperature near the eutectic point of the metal-semiconductor compound. For example, the metal-semiconductor compound may be formed using an aluminum-silicon (56at.% Al 56 Si 44 ) target. In the case of the aluminum-silicon compound formed by the sputtering method, the aluminum nanowires and the silicon matrix may be phase-separated by heat treatment at a temperature of about 577 ° C. The reason for the phase separation phenomenon is not yet clear, but the metal-semiconductor compound present in the amorphous metastable state, when provided with proper energy (heat treatment), tries to return to a stable state through the rearrangement of constituent atoms or ions. It appears to be because it tends to separate into two kinds of materials that differ in composition from each other. Thus, for example, the metal-semiconductor compound film 30 may be subjected to heat treatment and cooling at a temperature near the eutectic point to phase-separate into the metal linear structure 32 that is a crystalline phase and the semiconductor matrix 34 that is an amorphous phase. do.

마지막으로, 상기 반도체 매트릭스(34)를 식각하여 금속 선형 구조체들(32)의 적어도 상부 부분을 노출시킨다(도 2d). 이로써, 반도체층(36) 및 상기 반도체층(36) 위로 일부가 노출되며 하부 전극(20)에 수직한 금속 선형 구조체들(32)을 형성할 수 있다.Finally, the semiconductor matrix 34 is etched to expose at least the upper portion of the metal linear structures 32 (FIG. 2D). As a result, metal linear structures 32 may be formed on the semiconductor layer 36 and the semiconductor layer 36, and may be partially exposed to the lower electrode 20.

도 2e를 참조하면, 상기 반도체층(36) 상에, 상기 반도체층(36) 위로 노출된 상기 금속 선형 구조체들(32)을 덮는 저항 변화막(40)을 형성한다. 상기 저항 변화막(40)은 PCMO(Pr1-xCaxMnO3, 0<x<1) 등의 거대 자기 저항 박막, Nb2O5, TiO2, NiO, Al2O3, V2O5, TaO5 등의 산화막, 도핑 혹은 비도핑된 BaTiO3, SrTiO3, SrZrO3 등의 페로브스카이트(perovskite) 구조를 갖는 산화막 또는 칼코게나이드(chalcogenide)막일 수 있다.Referring to FIG. 2E, a resistance change layer 40 is formed on the semiconductor layer 36 to cover the metal linear structures 32 exposed on the semiconductor layer 36. The resistance change film 40 may include a large magnetoresistive thin film such as PCMO (Pr 1-x Ca x MnO 3, 0 <x <1), Nb 2 O 5 , TiO 2 , NiO, Al 2 O 3 , V 2 O 5, TaO 5 can be such as the oxide film, doped or undoped BaTiO 3, SrTiO 3, SrZrO 3, such as perovskite (perovskite) structure chalcogenides (chalcogenide) oxide film or a knife having a makil of.

도 2f를 참조하면, 상기 저항 변화막(40)상에 상부 전극(50)을 형성한다. 상기 상부 전극은 Pt 막, Au 막, Cu 막, Ti 막, Ru 막, Ir 막 또는 Al 막일 수 있다.Referring to FIG. 2F, an upper electrode 50 is formed on the resistance change layer 40. The upper electrode may be a Pt film, Au film, Cu film, Ti film, Ru film, Ir film or Al film.

상기 하부 전극(20), 상기 저항 변화막(40) 및 상기 상부 전극(50)은 서로에 관계없이 펄스레이저 증착법 (PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 사용하여 형성할 수 있다.The lower electrode 20, the resistance change film 40, and the upper electrode 50 are irrespective of each other, and may be pulsed laser deposition (PLD), thermal evaporation, or electron beam evaporation. Physical Vapor Deposition (PVD) such as beam evaporation, Molecular Beam Epitaxy (MBE), or Chemical Vapor Deposition (CVD).

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 동작 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 3a는 소자를 저저항 상태로 셋하는 단계를 설명하기 위한 단면도이고, 도 3b는 소자를 고저항 상태로 리셋하는 단계를 설명하기 위한 단면도이다.3A and 3B are cross-sectional views illustrating a method of operating a resistance change memory device according to an exemplary embodiment of the present invention. Specifically, FIG. 3A is a cross-sectional view for explaining the step of setting the device to a low resistance state, and FIG. 3B is a cross-sectional view for explaining the step of resetting the device to a high resistance state.

도 3a을 참조하면, 하부 전극(20)과 상부 전극(50) 사이에 셋 전계를 인가한다. 구체적으로, 하부 전극(20)에 인가되는 전압을 기준으로 상부 전극(50)에 양의 전압을 인가한다. 일 예로, 상기 하부 전극(20)에 기준전압(Vr)을 인가하고 상기 상부 전극(50)에 양의 셋 전압(Vs)을 인가한다. 이 때, 상기 전극들 사이의 전계는 금속 선형 구조체(32)에 집중되며, 상기 금속 선형 구조체(32)에 집중된 전계로 인해 전도성 필라멘트(32a)의 위치 및 개수(양)가 제어될 수 있다. 또한, 상기 금속 선형 구조체(32)에 집중된 전계로 인해 낮은 전계에서도 전도성 필라멘트가 쉽게 형성될 수 있다. Referring to FIG. 3A, a three electric field is applied between the lower electrode 20 and the upper electrode 50. Specifically, a positive voltage is applied to the upper electrode 50 based on the voltage applied to the lower electrode 20. For example, the reference voltage Vr is applied to the lower electrode 20, and a positive set voltage Vs is applied to the upper electrode 50. At this time, the electric field between the electrodes is concentrated in the metal linear structure 32, the position and the number (quantity) of the conductive filament (32a) can be controlled by the electric field concentrated in the metal linear structure (32). In addition, a conductive filament can be easily formed even at a low electric field due to the electric field concentrated in the metal linear structure 32.

상기 전도성 필라멘트(32a)와 상기 금속 선형 구조체(32)는 상기 전극들(20, 50) 사이의 전도성 경로를 제공하고, 그 결과 소자는 셋 상태 즉, 저저항 상태(Low Resistance State; LRS)를 가질 수 있다. The conductive filament 32a and the metal linear structure 32 provide a conductive path between the electrodes 20, 50, so that the device has a set state, that is, a low resistance state (LRS). Can have

도 3b을 참조하면, 하부 전극(20)과 상부 전극(50) 사이에 리셋 전계를 인가한다. 하부 전극(20)에 인가되는 전압을 기준으로 상부 전극(50)에 음의 전압을 인가한다. 일 예로, 상기 하부 전극(20)에 기준전압(Vr)을 인가하고 상기 상부 전극(50)에 음의 리셋 전압(Vrs)을 인가한다. 이에 따라, 상기 전도성 필라멘트(32a)는 제거되고 상기 전극들(20, 50) 사이의 전도성 경로가 제거됨에 따라 소자는 리셋 상태 즉, 고저항 상태(High Resistance State; HRS)를 가질 수 있다. Referring to FIG. 3B, a reset electric field is applied between the lower electrode 20 and the upper electrode 50. A negative voltage is applied to the upper electrode 50 based on the voltage applied to the lower electrode 20. For example, the reference voltage Vr is applied to the lower electrode 20, and a negative reset voltage Vrs is applied to the upper electrode 50. Accordingly, as the conductive filament 32a is removed and the conductive path between the electrodes 20 and 50 is removed, the device may have a reset state, that is, a high resistance state (HRS).

상술한 바와 같이, 금속-반도체 화합물막(30)의 상분리 현상을 이용하여 금속 선형 구조체(32)를 형성하고, 셋 단계에서 상기 금속 선형 구조체(32)에 전계를 집중시킴으로써 상기 전도성 필라멘트(32a)의 위치 및 개수를 제어할 수 있다. 이에 따라, 셋 단계-리셋 단계 즉, 저저항 상태-고저항 상태 사이의 반복적인 스위칭 동작에서 같은 전도성 필라멘트(32a)가 형성 또는 소멸될 수 있으므로, 균일한 저항 스위칭 특성을 확보할 수 있다.As described above, the conductive filaments 32a are formed by forming a metal linear structure 32 using phase separation of the metal-semiconductor compound film 30 and concentrating an electric field on the metal linear structure 32 in three steps. You can control the position and number of. Accordingly, the same conductive filament 32a can be formed or disappeared in the set step-reset step, that is, in the repetitive switching operation between the low resistance state and the high resistance state, thereby ensuring uniform resistance switching characteristics.

또한, 금속-반도체 화합물의 상분리 현상을 이용하여 형성된 금속 선형 구조체(32)는 그 직경이 10nm 이하의 크기를 가지므로 테라-비트(Tera-bit)급 ReRAM 소자에의 응용을 가시화하여 소자의 직접도를 향상시킬 수 있다.In addition, since the metal linear structure 32 formed using the phase separation phenomenon of the metal-semiconductor compound has a diameter of 10 nm or less, the application of the device to the Tera-bit-class ReRAM device is visualized. Can improve the degree.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the spirit and scope of the present invention. You can change it.

도 1는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자를 나타내기 위한 단면도이다.1 is a cross-sectional view illustrating a resistance change memory device according to an exemplary embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 저항 변화 메모리 소자의 제조방법 나타내기 위한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a resistance change memory device according to another exemplary embodiment of the present invention.

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 동작 방법을 설명하기 위한 단면도들이다.3A and 3B are cross-sectional views illustrating a method of operating a resistance change memory device according to an exemplary embodiment of the present invention.

Claims (10)

하부 전극;Lower electrode; 상기 하부 전극 상에 형성되며, 상기 하부 전극의 상부 방향으로 돌출된 금속 선형 구조체들;Metal linear structures formed on the lower electrode and protruding in an upper direction of the lower electrode; 상기 금속 선형 구조체들의 하부를 둘러싸며, 상기 하부 전극 상에 형성된 반도체층; A semiconductor layer surrounding a lower portion of the metal linear structures and formed on the lower electrode; 상기 반도체층 상에 형성되며, 상기 반도체층 위로 노출된 금속 선형 구조체들을 덮는 저항 변화막; 및A resistance change layer formed on the semiconductor layer and covering the metal linear structures exposed on the semiconductor layer; And 상기 저항 변화막 상에 형성된 상부 전극을 포함하는 저항 변화 메모리 소자.And a top electrode formed on the resistance change layer. 제1항에 있어서,The method of claim 1, 상기 금속 선형 구조체는 알루미늄 나노와이어인 저항 변화 메모리 소자.The metal linear structure is aluminum nanowire resistance change memory device. 제1항에 있어서,The method of claim 1, 상기 반도체층은 실리콘층인 저항 변화 메모리 소자.And the semiconductor layer is a silicon layer. 제1항에 있어서,The method of claim 1, 상기 하부 전극은 금속-반도체 화합물의 공융점에서 열적 안정성을 갖는 것 인 저항 변화 메모리 소자.And the lower electrode has thermal stability at the eutectic point of the metal-semiconductor compound. a) 기판 상에 하부 전극을 형성하는 단계;a) forming a lower electrode on the substrate; b) 상기 하부 전극 상에, 상기 하부 전극의 상부 방향으로 돌출된 금속 선형 구조체들과 상기 금속 선형 구조체들의 하부를 둘러싸는 반도체층을 형성하는 단계;b) forming metal linear structures protruding in the upper direction of the lower electrode and a semiconductor layer surrounding the lower portions of the metal linear structures on the lower electrode; c) 상기 반도체층 상에, 상기 반도체층 위로 노출된 상기 금속 선형 구조체들을 덮는 저항 변화막을 형성하는 단계; 및c) forming a resistance change film on the semiconductor layer, the resistance change film covering the metal linear structures exposed over the semiconductor layer; And d) 상기 저항 변화막 상에 상부 전극을 형성하는 단계를 포함하는 저항 변화 메모리 소자 제조방법.d) forming an upper electrode on the resistance change layer. 제5항에 있어서,The method of claim 5, 상기 금속 선형 구조체 및 상기 반도체는 각각 알루미늄 나노와이어 및 실리콘인 저항 변화 메모리 소자 제조방법.And the metal linear structure and the semiconductor are aluminum nanowires and silicon, respectively. 제5항에 있어서, 상기 b) 단계는,The method of claim 5, wherein b), 상기 하부 전극 상에 금속-반도체 화합물막을 형성하는 단계;Forming a metal-semiconductor compound film on the lower electrode; 상기 금속-반도체 화합물막을 열처리하여 금속 선형 구조체들과 반도체 매트릭스로 상분리하는 단계; 및Heat-treating the metal-semiconductor compound film to phase-separate the metal linear structures into a semiconductor matrix; And 상기 반도체 매트릭스를 식각하여 금속 선형 구조체들의 적어도 상부 부분 을 노출시키는 단계를 포함하는 저항 변화 메모리 소자 제조방법.Etching the semiconductor matrix to expose at least upper portions of metal linear structures. 제7항에 있어서,The method of claim 7, wherein 상기 금속-반도체 화합물막의 열처리는 금속-반도체 화합물의 공융점에서 수행되는 저항 변화 메모리 소자 제조방법.Heat-treating the metal-semiconductor compound film at a eutectic point of the metal-semiconductor compound. 제7항에 있어서,The method of claim 7, wherein 상기 금속-반도체 화합물막은 알루미늄-실리콘 화합물막인 저항 변화 메모리 소자 제조방법.And the metal-semiconductor compound film is an aluminum-silicon compound film. 제9항에 있어서, 상기 알루미늄-실리콘 화합물막은,The method of claim 9, wherein the aluminum-silicon compound film, AlxSi1-x의 조성비를 가지며, 상기 x는 0.4 내지 0.7의 값을 갖는 것인 저항 변화 메모리 소자 제조방법.It has a composition ratio of Al x Si 1-x , wherein x has a value of 0.4 to 0.7.
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KR101250973B1 (en) * 2011-07-11 2013-04-04 광주과학기술원 Resistive random access memory and Method of manufacturing the same
KR101285903B1 (en) * 2011-09-27 2013-07-23 한양대학교 산학협력단 3-Layer Resistive RAM of having Self Selective Characteristics and Method of fabricating the same
KR101912234B1 (en) 2017-05-10 2018-10-26 고려대학교 산학협력단 Method for fabricating resistive switching memory device of cross bar array structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101250973B1 (en) * 2011-07-11 2013-04-04 광주과학기술원 Resistive random access memory and Method of manufacturing the same
KR101285903B1 (en) * 2011-09-27 2013-07-23 한양대학교 산학협력단 3-Layer Resistive RAM of having Self Selective Characteristics and Method of fabricating the same
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