KR20100130032A - Method for manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A manufacturing method of a semiconductor device is provided to improve the yield of a semiconductor device by preventing the non-uniform profile formation of a pattern in order to form a conventional micro pattern. CONSTITUTION: A sacrificial layer(113) sequentially forms a polysilicon layer(114), a hard mask layer(116), and a reflection barrier layer(118) on the upper part of an etched layer(112). A relux material is condensed by being reacted with a photosensitive pattern(120) which is formed on the upper part the sacrificial layer. The relux material forms a relux pattern by being condensed on the surface of the photosensitive pattern. The relux pattern is condensed in the upper part and lateral part of the photosensitive pattern.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}Method for Manufacturing Semiconductor Device {Method for Manufacturing Semiconductor Device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 셀(Cell) 구조에서 고집적화된 패턴을 형성하는 공정에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a process for forming a highly integrated pattern in a semiconductor cell structure.

최근의 반도체 장치 제조 기술의 발달과 메모리 소자의 응용 분야가 확장되어 감에 따라, 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자를 제조하기 위한 기술 개발이 절실히 요구되고 있다. 이에 따라, 포토리소그래피(photo-lithography) 공정을 개선하거나, 셀 구조 및 배선 형성 물질과 절연막 형성 물질의 물성 등의 한계를 극복하여 안정된 공정 조건을 얻기 위한 연구가 다각적으로 이루어지고 있다. 이 가운데, 포토리소그래피 공정은 소자를 구성하는 여러 층들을 서로 연결하기 위한 콘택 형성 공정이나 패턴 형성 공정 시에 적용되는 필수 기술로서, 상기 포토리소그래피 공정 기술의 향상이 고집적화 반도체 소자의 성패를 가름하는 관건이 된다.As the recent development of semiconductor device manufacturing technology and the application field of memory devices have been expanded, there is an urgent need to develop a technology for manufacturing a large-capacity memory device in which integration degree is improved and electrical characteristics are not degraded. Accordingly, various studies have been conducted to improve photo-lithography processes or to obtain stable process conditions by overcoming limitations such as cell structures, wiring forming materials, and insulating film forming materials. Among these, the photolithography process is an essential technology applied to the contact forming process or the pattern forming process for connecting the various layers constituting the device to each other, and the improvement of the photolithography process technology determines the success or failure of the highly integrated semiconductor device. Becomes

포토리소그래피 공정은 어떤 특정한 화학 물질(Photo resist)이 빛을 받으면 화학 반응을 일으켜서 성질이 변화하는 원리를 이용하되, 얻고자 하는 패턴의 마스크를 사용하여 빛을 선택적으로 포토레지스트를 주사하여 마스크의 패턴과 동일한 패턴으로 형성시키는 공정이다. 포토리소그래피 공정은 일반사진의 필름에 해당하는 포토레지스트를 도포하는 도포 공정, 마스크를 이용하여 선택적으로 빛을 주사하는 노광 공정 및 현상액을 이용하여 빛을 받은 부분의 포토레지스트를 제거하여 패턴을 형성시키는 현상 공정으로 구성된다.The photolithography process uses a principle of changing a property by causing a chemical reaction when a specific chemical (photo resist) receives light.However, by using a mask of a desired pattern, a photoresist is selectively injected to the light to mask the pattern of the mask. It is a process of forming in the same pattern as. The photolithography process is a coating process for applying a photoresist corresponding to a film of a general photograph, an exposure process for selectively scanning light using a mask, and a photoresist for removing a portion of the lighted portion using a developer to form a pattern. It consists of a developing process.

현재 상용화되고 있는 포토리소그래피 공정은 KrF 및 ArF와 같은 단파장 광원을 사용하는 노광 장비를 이용하는데, 이러한 단파장 광원으로부터 얻어지는 패턴의 해상도는 0.1㎛ 내외로 한정되어 있다. 따라서, 이보다 적은 크기의 패턴으로 이루어진 고집적화된 반도체 소자를 제조하는 것은 매우 어렵다. The photolithography process currently commercialized uses exposure equipment using short wavelength light sources such as KrF and ArF, and the resolution of the pattern obtained from such short wavelength light sources is limited to about 0.1 μm. Thus, it is very difficult to fabricate highly integrated semiconductor devices of smaller sized patterns.

특히, 종래의 기술을 이용하여 반도체 소자 내 포함된 미세 패턴 중 하나인 콘택 홀(Contact Hole) 패턴의 크기를 줄이기 위해서 열(Heating)을 이용한 레지스트 플로우(Resist Flow) 공정을 실시해왔다. 하지만, 레지스트 플로우 공정은 포토레지스트 전면에 유리 전이 온도 이상의 온도로 동일한 에너지가 전달되더라도 포토레지스트 상부 및 중앙부보다 하부에서 포토레지스트 흐름이 상대적으로 더 많기 때문에 패턴의 상부가 하부에 비해 벌어지는 현상, 즉 오버 플로우(overflow)가 발생하는 문제점이 있다.In particular, a resist flow process using heat has been performed to reduce the size of a contact hole pattern, which is one of fine patterns included in a semiconductor device, using a conventional technology. However, in the resist flow process, even if the same energy is delivered to the front surface of the photoresist at a temperature higher than the glass transition temperature, the upper part of the pattern spreads more than the lower part because the photoresist flows relatively higher than the upper and middle parts of the photoresist. There is a problem that overflow occurs.

이와 같이 콘택 홀(Contact Hole) 패턴의 크기를 축소하는 기술은 아직 완성도가 높지 않은 상황이다. 또한, 노광 장비의 기술 개발도 한계점에 도달하여 기술 발전이 지연되고 있는 실정이다. 반도체 기판상에 불균일한 크기의 미세 패턴이 형성되는 경우, 패턴 선폭(Critical dimension, CD)의 측정 정확도가 감소하여 안정된 후속 식각 공정을 수행하는데 필요한 충분한 식각 마진을 얻을 수 없을 뿐만 아 니라 최종 반도체 소자 수율이 감소하게 되는 현상이 발생한다.As described above, the technology for reducing the size of the contact hole pattern is not yet complete. In addition, the development of the technology of the exposure equipment has also reached a limit point, the situation of technology development is delayed. In the case where fine patterns of non-uniform size are formed on the semiconductor substrate, the measurement accuracy of the pattern critical dimension (CD) is reduced, so that not enough etching margin is required to perform a stable subsequent etching process, and the final semiconductor device The phenomenon that the yield decreases occurs.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들을 도시한 것이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(11) 상부에 피식각층(13)을 형성하고 상기 피식각층(13)의 상부에 희생층(14)을 형성한다. 이때, 희생층(14)은 폴리실리콘층(15), 하드마스크층(17) 및 반사방지막(19)을 순착적으로 적층하여 형성한다.Referring to FIG. 1A, the etched layer 13 is formed on the semiconductor substrate 11, and the sacrificial layer 14 is formed on the etched layer 13. In this case, the sacrificial layer 14 is formed by sequentially stacking the polysilicon layer 15, the hard mask layer 17, and the anti-reflection film 19.

다음에는, 상기 희생층(14) 상부에 감광막을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(21)을 형성한다. Next, after the photosensitive film is formed on the sacrificial layer 14, the photosensitive film pattern 21 is formed by an exposure and development process using a fine pattern mask.

도 1b를 참조하면, 상기 감광막 패턴(21)을 마스크로 반사방지막(19), 하드마스크층(17) 및 폴리실리콘층(15)을 식각하여 반사방지막 패턴(미도시), 하드마스크층 패턴(미도시) 및 폴리실리콘층 패턴(15a)을 형성한다. 이후, 반사방지막 패턴 및 하드마스크층 패턴을 제거한다. 여기서, 남은 폴리실리콘층 패턴(15a)을 제 1 폴리실리콘층 패턴이라 한다.Referring to FIG. 1B, the anti-reflection film 19, the hard mask layer 17, and the polysilicon layer 15 are etched using the photoresist pattern 21 as a mask to prevent the anti-reflection film pattern (not shown) and the hard mask layer pattern ( Not shown) and the polysilicon layer pattern 15a is formed. Thereafter, the anti-reflection film pattern and the hard mask layer pattern are removed. Here, the remaining polysilicon layer pattern 15a is called a first polysilicon layer pattern.

도 1c를 참조하면, 상기 제 1 폴리실리콘층 패턴(15a)을 포함한 전체 표면 상부에 절연막(23)을 증착한다.Referring to FIG. 1C, an insulating film 23 is deposited on the entire surface including the first polysilicon layer pattern 15a.

도 1d를 참조하면, 상기 절연막(23)을 포함한 전체 표면 상부에 폴리실리콘 물질(25)을 증착한다.Referring to FIG. 1D, a polysilicon material 25 is deposited on the entire surface including the insulating layer 23.

도 1e를 참조하면, 상기 제 1 폴리실리콘층 패턴(15a)이 노출될 때까지 폴리실리콘 물질(25)에 에치백(Etchback) 공정을 실시하여 제 2 폴리실리콘층 패턴(15b)을 형성한다.Referring to FIG. 1E, the second polysilicon layer pattern 15b is formed by performing an etchback process on the polysilicon material 25 until the first polysilicon layer pattern 15a is exposed.

도 1f를 참조하면, 상기 제 1 및 제 2 폴리실리콘층 패턴(15a, 15b)과 절연막(23)의 식각 선택비 차이를 이용하여 상기 절연막(23)을 식각한다. 이때, 상기 절연막(23)이 완전하게 제거되지 않고 상기 제 2 폴리실리콘층 패턴(15b)의 하부에 불균일한 프로파일을 갖는 절연막 패턴(23a)이 남는다. 이후, 제 1 및 제 2 폴리실리콘층 패턴(15a, 15b) 및 절연막 패턴(23a)을 마스크로 희생층(13)을 형성하여 미세 패턴을 형성한다. Referring to FIG. 1F, the insulating layer 23 is etched using a difference in etching selectivity between the first and second polysilicon layer patterns 15a and 15b and the insulating layer 23. At this time, the insulating film 23 is not completely removed, and the insulating film pattern 23a having a non-uniform profile remains below the second polysilicon layer pattern 15b. Thereafter, the sacrificial layer 13 is formed using the first and second polysilicon layer patterns 15a and 15b and the insulating layer pattern 23a as a mask to form a fine pattern.

전술한 종래의 반도체 소자의 제조 방법은, 미세 패턴 형성을 위한 절연막의 증착 및 식각 공정 시 공정 시간 및 공정 비용이 증가하는 문제점이 있으며, 상기 절연막이 과도 식각되거나 일부만 식각되어 후속 공정 시 불균일한 미세 패턴을 형성하는 원인이 되며 이러한 원인으로 인하여 안정된 제품 개발을 방해하는 단점을 가진다.The above-described method for manufacturing a semiconductor device has a problem in that a process time and a process cost increase during deposition and etching of an insulating film for forming a fine pattern, and the insulating film is excessively etched or partially etched, resulting in uneven fineness in a subsequent process. It is a cause of forming a pattern and has the disadvantage of preventing a stable product development due to this cause.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 미세 패턴을 형성하기 위하여 반도체 기판 상부에 희생층을 형성하고, 상기 희생층 상부에 감광막 패턴을 형성한 후, 상기 감광막 패턴의 표면에 릴락스 패턴을 형성하고, 상기 릴락스 패턴의 사이가 매립되도록 갭필 물질을 형성한 후, 상기 릴락스 패턴을 제거함으로써 종래의 미세 패턴을 형성하기 위하여 절연막 증착 및 식각 공정에 의한 패턴의 불균일한 프로파일 형성을 방지하여 반도체 소자의 수율을 향상시키는 반도체 소자의 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention forms a sacrificial layer on the semiconductor substrate to form a fine pattern, and after forming a photoresist pattern on the sacrificial layer, the relaxation pattern on the surface of the photoresist pattern After forming a gapfill material to fill the gap between the relaxation pattern, and then removing the relaxation pattern to prevent the formation of a non-uniform profile of the pattern by the insulating film deposition and etching process to form a conventional fine pattern The present invention provides a method for manufacturing a semiconductor device that improves the yield of the semiconductor device.

본 발명은 반도체 기판 상부에 희생층을 형성하는 단계, 상기 희생층 상부에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴의 표면에 릴락스 패턴을 형성하는 단계, 상기 릴락스 패턴의 사이가 매립되도록 갭필 물질을 형성하는 단계, 상기 갭필 물질을 상기 감광막 패턴과 동일한 높이가 될 때까지 식각하는 단계 및 상기 릴락스 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method of forming a sacrificial layer on an upper surface of a semiconductor substrate, forming a photoresist pattern on an upper portion of the sacrificial layer, forming a relaxation pattern on a surface of the photoresist pattern, and filling a gap between the relaxation patterns. And forming a material, etching the gapfill material to the same height as the photoresist pattern, and removing the relax pattern.

바람직하게는, 상기 희생층을 형성하는 단계는 상기 반도체 기판 상부에 폴리실리콘층, 하드마스크층 및 반사방지막을 형성하는 단계를 포함한다.Preferably, the forming of the sacrificial layer includes forming a polysilicon layer, a hard mask layer, and an antireflection film on the semiconductor substrate.

바람직하게는, 상기 감광막 패턴을 형성하는 단계 후, 상기 감광막 패턴을 마스크로 상기 희생층의 상측을 일부 식각하는 단계를 더 포함한다.Preferably, after the forming of the photoresist pattern, the method further includes the step of partially etching the upper side of the sacrificial layer using the photoresist pattern as a mask.

바람직하게는, 상기 희생층의 상측을 일부 식각하는 단계는 상기 희생층을 1 Å ~ 10Å 두께만큼 식각하는 것을 포함한다.Preferably, etching the upper side of the sacrificial layer includes etching the sacrificial layer by 1 mm to 10 mm thick.

바람직하게는, 상기 감광막 패턴을 형성하는 단계 후, 디스컴(descum) 공정을 실시하는 단계를 더 포함한다.Preferably, the method may further include performing a descum process after forming the photoresist pattern.

바람직하게는, 상기 릴락스 패턴을 형성하는 단계는 상기 감광막 패턴에 릴락스 물질을 도포하는 단계 및 상기 릴락스 물질에 베이크(Bake) 공정을 실시하는 단계를 포함한다.Preferably, forming the relax pattern includes applying a relax material to the photoresist pattern and performing a bake process on the relax material.

바람직하게는, 상기 릴락스 물질은 스핀(Spin) 코팅 방식을 이용하여 도포되는 것을 특징으로 한다.Preferably, the release material is characterized in that it is applied using a spin coating method.

바람직하게는, 상기 베이크 공정을 실시하는 단계는 90℃ ~ 160℃의 온도에서 실시하는 것을 특징으로 한다.Preferably, the step of performing the baking process is characterized in that carried out at a temperature of 90 ℃ ~ 160 ℃.

바람직하게는, 상기 릴락스 패턴을 형성하는 단계 후, 상기 릴락스 패턴 상부에 갭필 물질을 도포하는 단계 및 상기 갭필 물질에 베이크 공정을 실시하는 단계를 더 포함한다.The method may further include applying a gapfill material over the relax pattern and performing a bake process on the gapfill material after forming the relax pattern.

바람직하게는, 상기 갭필 물질은 상기 릴락스 패턴보다 식각 선택비가 더 작은 물질인 것을 특징으로 한다.Preferably, the gapfill material is characterized in that the material has a smaller etching selectivity than the relax pattern.

바람직하게는, 상기 갭필 물질을 식각하는 단계와 상기 릴락스 패턴을 제거하는 단계는 상기 갭필 물질과 상기 릴락스 패턴에 서로 다른 식각 용액을 이용하여 식각하는 것을 특징으로 한다.Preferably, the etching of the gapfill material and the removing of the relax pattern may be performed using different etching solutions on the gapfill material and the relax pattern.

바람직하게는, 상기 갭필 물질은 폴리머(Polymer)인 것을 특징으로 한다.Preferably, the gapfill material is characterized in that the polymer (Polymer).

바람직하게는, 상기 릴락스 패턴을 제거하는 단계는 습식 식각 또는 딥 아웃 공정을 이용하여 실시하는 것을 포함한다.Preferably, the step of removing the relax pattern includes performing by using a wet etching or a dip out process.

본 발명은 미세 패턴을 형성하기 위하여 반도체 기판 상부에 희생층을 형성하고, 상기 희생층 상부에 감광막 패턴을 형성한 후, 상기 감광막 패턴의 표면에 릴락스 패턴을 형성하고, 상기 릴락스 패턴의 사이가 매립되도록 갭필 물질을 형성한 후, 상기 릴락스 패턴을 제거함으로써 종래의 미세 패턴을 형성하기 위하여 절연막 증착 및 식각 공정에 의한 패턴의 불균일한 프로파일 형성을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 장점을 가진다.According to an embodiment of the present invention, a sacrificial layer is formed on a semiconductor substrate to form a fine pattern, a photoresist pattern is formed on the sacrificial layer, a relaxation pattern is formed on a surface of the photoresist pattern, and the clearance pattern is formed between the relaxation patterns. After the gap fill material is formed so that the gap fill material is embedded, the yield pattern of the semiconductor device may be improved by preventing the formation of a non-uniform profile of the pattern by an insulating film deposition and etching process to form a conventional fine pattern by removing the relaxation pattern. Has an advantage.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 2a를 참조하면, 반도체 기판(110) 상부에 피식각층(112)을 형성하고 상기 피식각층(112) 상부에 희생층(113)을 증착한다. 이때, 희생층(113)은 피식각층(112) 상부에 폴리실리콘층(114), 하드마스크층(116) 및 반사방지막(118)을 순차적으로 적층하여 형성한다.Referring to FIG. 2A, an etched layer 112 is formed on the semiconductor substrate 110, and a sacrificial layer 113 is deposited on the etched layer 112. In this case, the sacrificial layer 113 is formed by sequentially stacking the polysilicon layer 114, the hard mask layer 116, and the anti-reflection film 118 on the etched layer 112.

다음에는, 상기 희생층(113) 상부에 감광막을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상공정으로 감광막 패턴(120)을 형성한다.Next, after the photoresist layer is formed on the sacrificial layer 113, the photoresist pattern 120 is formed by an exposure and development process using a fine pattern mask.

도 2b를 참조하면, 상기 희생층(113)의 상부를 부분 식각하거나, 디스 컴(descum) 공정을 실시하여 남은 감광막의 잔재를 제거한다. 이때, 상기 희생층(113)은 1Å ~ 10Å 두께만큼 식각되는 것이 바람직하다.Referring to FIG. 2B, the upper portion of the sacrificial layer 113 is partially etched or a descum process is performed to remove residuals of the photosensitive film. In this case, the sacrificial layer 113 is preferably etched by 1 ~ 10Å thickness.

여기서, 남은 감광막의 잔재를 제거해야 하는 이유는 후속 공정 중 릴락스 물질 증착 시, 릴락스 물질이 희생층(113) 상부에 남아있는 감광막의 잔재와 응착하여 상기 희생층(113) 식각 시 패턴 불량을 일으킨다. 이때, 릴락스 물질은 감광막과 쉽게 응착하는 성질이 있기 때문에 부분 식각 공정이나, 디스컴 공정을 통해 남은 감광막은 완전히 제거되어야 한다.Here, the reason why the residue of the remaining photoresist film is to be removed is that when the release of the release material during the subsequent process, the release material adheres to the residue of the photoresist film remaining on the sacrificial layer 113, so that the pattern is poor during the etching of the sacrificial layer 113. Causes In this case, since the release material easily adheres to the photoresist film, the remaining photoresist film must be completely removed through the partial etching process or the discom process.

도 2c를 참조하면, 상기 감광막 패턴(120)을 포함한 전체 상부에 릴락스 물질(미도시)을 도포한다. 이때, 릴락스 물질은 스핀(spin) 코팅 방식을 이용하여 상기 감광막 패턴(120)의 표면에 증착된다. 이후, 상기 릴락스 물질에 베이크(Bake) 공정을 실시한다. 여기서, 베이크 공정은 90℃ ~ 160℃의 온도에서 실시하는 것이 바람직하다. 상기 릴락스 물질은 스핀 코팅 방식으로 도포되기 때문에 종래의 증착 공정보다 비용 절감과 공정 시간을 단축할 수 있는 장점을 가진다.Referring to FIG. 2C, a relaxation material (not shown) is coated on the entire top including the photoresist pattern 120. In this case, the relaxation material is deposited on the surface of the photoresist pattern 120 using a spin coating method. Thereafter, a bake process is performed on the release material. Here, it is preferable to perform a baking process at the temperature of 90 degreeC-160 degreeC. Since the release material is applied by a spin coating method, it has an advantage of reducing cost and processing time over a conventional deposition process.

여기서, 릴락스 물질은 희생층(113) 상부에 형성된 감광막 패턴(120)과 반응하여 응집되는데, 이러한 릴락스 물질은 감광막 패턴(120)의 표면에만 응집되어 릴락스 패턴(122)을 형성한다. 상기 릴락스 패턴(122)은 감광막 패턴(120)의 상부 및 측면에 응집되어 패턴 CD(Critical Dimension)를 3nm 내지 30nm 정도 증가시킨다. 이러한 릴락스 물질은 공정 조건에 맞게 한 번 이상 실시가능하다.Here, the release material reacts with and aggregates with the photoresist pattern 120 formed on the sacrificial layer 113. The release material aggregates only with the surface of the photoresist pattern 120 to form the release pattern 122. The release pattern 122 is agglomerated on the upper and side surfaces of the photoresist pattern 120 to increase the pattern CD (Critical Dimension) by about 3nm to 30nm. Such relax materials may be practiced more than once, depending on the process conditions.

도 2d를 참조하면, 상기 릴락스 패턴(122)을 포함한 희생층(113) 상부에 갭필 물질(124)을 증착한다. 이때, 갭필 물질(124)은 상기 릴락스 패턴(122)과 반응 하지 않는 물질로서, 상기 릴락스 패턴(122)보다 식각 선택비가 작기 때문에 후속 공정 중, 릴락스 패턴(122)과 상기 갭필 물질(124)과의 식각 선택비 차이를 이용하여 릴락스 패턴(122) 식각 시 갭필 물질(124)이 일부 남아 있는 것이 바람직하다. 상기 갭필 물질의 증착되는 두께는 갭필 물질(124)의 특성에 따라 달라지나 일반적으로 폴리머(Polymer)가 바람직하다. 이후, 상기 갭필 물질(124)에 베이크 공정을 실시한다.Referring to FIG. 2D, a gapfill material 124 is deposited on the sacrificial layer 113 including the relaxation pattern 122. In this case, the gapfill material 124 is a material that does not react with the relax pattern 122, and since the etching selectivity is smaller than that of the relax pattern 122, the gapfill material 122 and the gapfill material ( By using the difference in etching selectivity with 124, it is preferable that some gap fill material 124 remains when etching the relax pattern 122. The deposited thickness of the gapfill material depends on the properties of the gapfill material 124, but polymers are generally preferred. Thereafter, the gapfill material 124 is baked.

도 2e 및 도 2f를 참조하면, 상기 릴락스 패턴(122)이 노출될 때까지 상기 갭필 물질(124)을 식각한다. 여기서, 상기 갭필 물질(124)을 식각할 때, 상기 갭필 물질만을 식각할 수 있는 식각 용액을 사용하는 것이 바람직하다. 이때, 갭필 물질(124)이 상기 감광막 패턴(120)과 동일한 높이가 되도록 식각되는 것이 바람직하며, 상기 갭필 물질(124)은 습식 식각 또는 딥 아웃(Dip out) 공정을 실시하여 제거하는 것이 바람직하다.2E and 2F, the gapfill material 124 is etched until the relaxation pattern 122 is exposed. Here, when etching the gapfill material 124, it is preferable to use an etching solution capable of etching only the gapfill material. In this case, the gap fill material 124 may be etched to have the same height as the photosensitive film pattern 120, and the gap fill material 124 may be removed by performing a wet etching or dip out process. .

이후, 노출된 상기 릴락스 패턴(122)을 완전히 제거한다. 이때, 릴락스 패턴(122) 제거 시 상기 릴락스 패턴(122)만을 제거할 수 있는 식각 용액을 사용하는 것이 바람직하다. 또한, 상기 릴락스 패턴(122)은 습식 식각 또는 딥아웃(Dip out) 공정을 실시하여 제거하는 것이 바람직하다.Thereafter, the exposed relax pattern 122 is completely removed. In this case, when removing the relax pattern 122, it is preferable to use an etching solution capable of removing only the relax pattern 122. In addition, the relaxation pattern 122 is preferably removed by performing a wet etching or dip out process.

여기서, 상기 갭필 물질(124) 및 릴락스 패턴(122)의 습식 식각 공정 시 동일한 식각 용액을 이용하여 갭필 물질(124)과 릴락스 패턴(122)의 식각 선택비 차이를 이용하여 제거가 가능하나 상기 갭필 물질(124)과 릴락스 패턴(122)의 식각 용액을 각각 다른 물질을 이용하여 식각하면 식각하고자 하는 패턴을 완전하게 제 거함으로써 후속 공정 중 희생층 식각 시 패턴의 균일도를 확보할 수 있다.Here, in the wet etching process of the gap fill material 124 and the relax pattern 122, the same etching solution may be used to remove the gap fill material 124 and the relax pattern 122 using the difference in etching selectivity. When the etching solution of the gapfill material 124 and the relax pattern 122 is etched using different materials, the pattern to be etched is completely removed, thereby ensuring uniformity of the pattern during the sacrificial layer etching during the subsequent process. .

후속 공정으로, 남은 감광막 패턴(120) 및 상기 갭필 물질(124)를 마스크로 희생층(113)을 식각하여 미세 패턴을 형성한다.In a subsequent process, the sacrificial layer 113 is etched using the remaining photoresist pattern 120 and the gap fill material 124 as a mask to form a fine pattern.

전술한 바와 같이, 본 발명은 미세 패턴을 형성하기 위하여 반도체 기판 상부에 희생층을 형성하고, 상기 희생층 상부에 감광막 패턴을 형성한 후, 상기 감광막 패턴의 표면에 릴락스 패턴을 형성하고, 상기 릴락스 패턴의 사이가 매립되도록 갭필 물질을 형성한 후, 상기 릴락스 패턴을 제거함으로써 종래의 미세 패턴을 형성하기 위하여 절연막 증착 및 식각 공정에 의한 패턴의 불균일한 프로파일 형성을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 장점을 가진다.As described above, in the present invention, a sacrificial layer is formed on the semiconductor substrate to form a fine pattern, a photoresist pattern is formed on the sacrificial layer, and then a relax pattern is formed on the surface of the photoresist pattern. After forming the gapfill material to fill the gap between the relax pattern, and then to remove the relax pattern to form a conventional fine pattern to prevent the formation of a non-uniform profile of the pattern by the insulating film deposition and etching process semiconductor yield Has the advantage to improve.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

Claims (13)

반도체 기판 상부에 희생층을 형성하는 단계;Forming a sacrificial layer on the semiconductor substrate; 상기 희생층 상부에 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the sacrificial layer; 상기 감광막 패턴의 표면에 릴락스 패턴을 형성하는 단계;Forming a relax pattern on a surface of the photoresist pattern; 상기 릴락스 패턴의 사이가 매립되도록 갭필 물질을 형성하는 단계;Forming a gapfill material to fill gaps between the relax patterns; 상기 갭필 물질을 상기 감광막 패턴과 동일한 높이가 될 때까지 식각하는 단계; 및Etching the gapfill material until the gapfill material is flush with the photoresist pattern; And 상기 릴락스 패턴을 제거하는 단계Removing the relaxation pattern 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 희생층을 형성하는 단계는 상기 반도체 기판 상부에 폴리실리콘층, 하드마스크층 및 반사방지막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.The forming of the sacrificial layer includes forming a polysilicon layer, a hard mask layer, and an anti-reflection film on the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 감광막 패턴을 형성하는 단계 후,After forming the photoresist pattern, 상기 감광막 패턴을 마스크로 상기 희생층의 상측을 일부 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.And partially etching the upper side of the sacrificial layer using the photoresist pattern as a mask. 제 3 항에 있어서,The method of claim 3, wherein 상기 희생층의 상측을 일부 식각하는 단계는 상기 희생층을 1Å ~ 10Å 두께만큼 식각하는 것을 포함하는 반도체 소자의 제조 방법.Partially etching the upper side of the sacrificial layer includes etching the sacrificial layer by 1 Å to 10 Å thickness. 제 1 항에 있어서,The method of claim 1, 상기 감광막 패턴을 형성하는 단계 후,After forming the photoresist pattern, 디스컴(descum) 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.A method for manufacturing a semiconductor device further comprising the step of performing a descum process. 제 1 항에 있어서,The method of claim 1, 상기 릴락스 패턴을 형성하는 단계는Forming the relax pattern 상기 감광막 패턴에 릴락스 물질을 도포하는 단계; 및Applying a release material to the photoresist pattern; And 상기 릴락스 물질에 베이크(Bake) 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device comprising performing a bake process on the release material. 제 6 항에 있어서,The method of claim 6, 상기 릴락스 물질은 스핀(Spin) 코팅 방식을 이용하여 도포되는 것을 특징으로 하는 반도체 소자의 제조 방법.The release material is a method of manufacturing a semiconductor device, characterized in that the coating using a spin (Spin) coating method. 제 6 항에 있어서,The method of claim 6, 상기 베이크 공정을 실시하는 단계는 90℃ ~ 160℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The step of performing the baking step is a method of manufacturing a semiconductor device, characterized in that carried out at a temperature of 90 ℃ ~ 160 ℃. 제 1 항에 있어서,The method of claim 1, 상기 릴락스 패턴을 형성하는 단계 후,After forming the relaxation pattern, 상기 릴락스 패턴 상부에 갭필 물질을 도포하는 단계; 및Applying a gapfill material over the relax pattern; And 상기 갭필 물질에 베이크 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.And performing a bake process on the gapfill material. 제 1 항에 있어서,The method of claim 1, 상기 갭필 물질은 상기 릴락스 패턴보다 식각 선택비가 더 작은 물질인 것을 특징으로 하는 반도체 소자의 제조 방법. The gap fill material is a method of manufacturing a semiconductor device, characterized in that the material has a smaller etching selectivity than the relaxation pattern. 제 1 항에 있어서,The method of claim 1, 상기 갭필 물질을 식각하는 단계와 상기 릴락스 패턴을 제거하는 단계는Etching the gapfill material and removing the relax pattern 상기 갭필 물질과 상기 릴락스 패턴에 서로 다른 식각 용액을 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.And etching the etching solution using different etching solutions to the gap fill material and the relaxation pattern. 제 1 항에 있어서,The method of claim 1, 상기 갭필 물질은 폴리머(Polymer)인 것을 특징으로 하는 반도체 소자의 제 조 방법.The gapfill material is a method of manufacturing a semiconductor device, characterized in that the polymer (Polymer). 제 1 항에 있어서,The method of claim 1, 상기 릴락스 패턴을 제거하는 단계는 습식 식각 또는 딥 아웃 공정을 이용하여 실시하는 것을 포함하는 반도체 소자의 제조 방법. The removing of the relaxation pattern may include performing a wet etching or a dip out process.
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