KR20100128642A - 워드라인 구동회로 - Google Patents
워드라인 구동회로 Download PDFInfo
- Publication number
- KR20100128642A KR20100128642A KR1020090047150A KR20090047150A KR20100128642A KR 20100128642 A KR20100128642 A KR 20100128642A KR 1020090047150 A KR1020090047150 A KR 1020090047150A KR 20090047150 A KR20090047150 A KR 20090047150A KR 20100128642 A KR20100128642 A KR 20100128642A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- word line
- response
- test mode
- bank selection
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
워드라인 구동회로는 테스트모드신호에 응답하여 뱅크선택신호를 소정 지연구간만큼 지연시켜 로우경로인에이블신호로 전달하는 선택지연부; 상기 로우경로인에이블신호에 응답하여 구동되어 워드라인구동신호를 생성하는 구동신호 생성부; 및 상기 워드라인구동신호를 공급받아, 메인워드라인신호에 응답하여 서브워드라인신호를 구동하는 서브워드라인신호 구동부를 포함한다.
워드라인 구동회로, 서브워드라인
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 누설전류를 감소시킬 수 있도록 한 워드라인 구동회로에 관한 것이다.
도 1은 종래기술에 따른 서브워드라인 구동회로의 회로도이다.
도 1에 도시된 바와 같이, 종래기술의 서브워드라인 구동회로는 메인워드라인신호(MWLb)에 응답하여 서브워드라인신호(SWL)를 워드라인구동신호(FX)로 풀업구동하는 PMOS 트랜지스터(P1)와, 메인워드라인신호(MWLb)에 응답하여 서브워드라인신호(SWL)를 접지전압(Vss)으로 풀다운 구동하는 NMOS 트랜지스터(N1) 및 워드라인구동신호의 반전신호(FxB)에 응답하여 서브워드라인신호(SWL)를 접지전압(Vss)으로 풀다운 구동하는 NMOS 트랜지스터(N2)로 구성된다.
이와 같이 구성된 서브워드라인 구동회로는 선택된 워드라인구동신호(FX)가 고전압(VPP)으로 구동되는 상태에서 메인워드라인신호(MWLb)가 선택되어 로우레벨로 인에이블되는 경우 서브워드라인신호(SWL)를 고전압(VPP)레벨로 구동한다.
그런데, 종래기술의 서브워드라인 구동회로에서 메인워드라인신호(MWLb)가 선택되지 않은 상태에서 워드라인구동신호(FX)가 선택될 때 메인워드라인신호(MWLb) 및 워드라인구동신호(FX)는 모두 고전압(VPP)레벨로 구동된다. 이때, 도 2에 도시된 바와 같이, 워드라인구동신호(FX)가 메인워드라인신호(MWLb) 보다 빨리 고전압(VPP)레벨로 상승하는 경우 워드라인구동신호(FX)와 메인워드라인신호(MWLb)의 레벨차가 PMOS 트랜지스터(P1)의 문턱전압 이상인 경우가 발생할 수 있다. 이와 같은 경우 NMOS(N1)와 PMOS 트랜지스터(P1)이 동시에 턴온되어 워드라인구동신호(FX)에서 접지전압(Vss)으로 직접적인 누설전류(direct current)가 발생되는 문제가 있다.
본 발명은 워드라인구동신호의 구동구간을 늦출 수 있는 테스트모드를 제공하여 누설전류를 감소시킬 수 있도록 한 워드라인 구동회로를 개시한다.
이를 위해 본 발명은 테스트모드신호에 응답하여 뱅크선택신호를 소정 지연구간만큼 지연시켜 로우경로인에이블신호로 전달하는 선택지연부; 상기 로우경로인에이블신호에 응답하여 구동되어 워드라인구동신호를 생성하는 구동신호 생성부; 및 상기 워드라인구동신호를 공급받아, 메인워드라인신호에 응답하여 서브워드라인신호를 구동하는 서브워드라인신호 구동부를 포함하는 워드라인 구동회로를 제공한다.
또한, 본 발명은 테스트모드신호에 응답하여 뱅크선택신호를 소정 지연구간만큼 지연시켜 로우경로인에이블신호로 전달하는 선택지연부; 상기 로우경로인에이블신호에 응답하여 구동되어 워드라인구동신호를 생성하는 구동신호 생성부; 상기 테스트모드신호 및 인에이블신호에 응답하여 외부전압 또는 내부전압을 선택적으로 내부전원으로 전달하는 전원선택부; 상기 뱅크선택신호에 응답하여 제1 메인워드라인신호를 생성하는 메인워드라인신호 구동부; 상기 내부전원을 공급받아, 상기 제1 메인워드라인신호를 버퍼링하여 제2 메인워드라인신호를 생성하는 버퍼부; 및 상기 워드라인구동신호를 공급받아, 제2 메인워드라인신호에 응답하여 서브워드라인신호를 구동하는 서브워드라인신호 구동부를 포함하는 워드라인 구동회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 워드라인 구동회로의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 워드라인 구동회로는 선택지연부(1), 구동신호 생성부(2), 전원선택부(3), 메인워드라인신호 구동부(4), 버퍼부(5) 및 서브워드라인신호 구동부(6)로 구성된다.
선택지연부(1)는, 도 4에 도시된 바와 같이, 테스트모드신호(TMOFFB)에 응답하여 뱅크선택신호(BS)를 로우경로인에이블신호(XDECEN)로 전달하는 제1 전달게이트(T10)와, 뱅크선택신호(BS)를 소정 지연구간만큼 지연시키는 지연부(10)와, 테스트모드신호(TMOFFB)에 응답하여 지연부(10)의 출력신호를 로우경로인에이블신호(XDECEN)로 전달하는 제2 전달게이트(T11)로 구성된다. 여기서, 테스트모드신호(TMOFFB)는 메인워드라인신호를 고전압(VPP) 또는 외부전압(VDD)으로 선택적으로 구동하기 위해 로우레벨로 인가되는 신호이고, 뱅크선택신호(BS)는 워드라인 구동회로가 포함된 뱅크가 선택되는 경우 하이레벨로 인에이블되는 신호이다.
이와 같이 구성된 선택지연부(1)는 테스트모드신호(TMOFFB)가 하이레벨로 인가되는 경우에는 뱅크선택신호(BS)를 로우경로인에이블신호(XDECEN)로 전달하고, 테스트모드신호(TMOFFB)가 로우레벨로 인가되는 경우에는 뱅크선택신호(BS)를 지연부(10)의 지연구간만큼 지연시킨 후 로우경로인에이블신호(XDECEN)로 전달한다.
구동신호 생성부(2)는 로우경로인에이블신호(XDECEN)가 하이레벨로 인가되는 경우 서브워드라인신호(SWL)를 구동하기 위한 워드라인구동신호(FxN)를 선택하여 고전압(VPP) 레벨로 구동한다. 구동신호 생성부(2)는 디코더를 포함하는 일반적인 워드라인구동신호 생성회로로 구현할 수 있다.
전원선택부(3)는, 도 5에 도시된 바와 같이, 테스트모드신호(TMOFFB) 및 인에이블신호(VPPCEN)를 입력받아 부정논리합 연산을 수행하여 턴온신호(ON)를 생성하는 논리부(30)와, 턴온신호(ON)에 응답하여 턴온되어 고전압(VPP)을 내부전원(VPPC)으로 공급하는 스위치소자로 동작하는 PMOS 트랜지스터(P30)와, 외부전압(VDD)과 내부전원(VPPC) 사이에 연결된 다이오드소자로 동작하는 NMOS 트랜지스터(N30)로 구성된다. 여기서, 인에이블신호(VPPCEN)는 제1 메인워드라인신호(MWLb1)가 로우레벨로 구동되는 경우 하이레벨로 인에이블되는 신호이다.
메인워드라인신호 구동부(4)는 하이레벨의 뱅크선택신호(BS)가 인가되는 경우 로우레벨로 인에이블된 제1 메인워드라인신호(MWLb1)를 생성한다. 메인워드라인신호 구동부(4)는 뱅크선택신호(BS)에 의해 구동되어 로우어드레스를 디코딩하여 제1 메인워드라인신호(MWLb1)를 선택적으로 인에이블시키는 디코더(미도시)로 용이하게 구현할 수 있다.
버퍼부(5)는, 도 6에 도시된 바와 같이, 내부전원(VPPC)과 노드(nd50) 사이에 연결되어 제1 메인워드라인신호(MWLb1)에 응답하여 노드(nd50)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P50)와, 노드(nd50)와 접지전압(Vss) 사이에 연결되어 제1 메인워드라인신호(MWLb1)에 응답하여 노드(nd50)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N50)와, 노드(nd50)의 신호를 반전시켜 제2 메인워드라인신호(MWLb2)를 생성하는 인버터(IV50)로 구성된다.
서브워드라인신호 구동부(6)는, 도 7에 도시된 바와 같이, 워드라인구동신호(FxN)과 서브워드라인신호(SWL)가 출력되는 노드(nd60) 사이에 연결되어 제2 메인워드라인신호(MWLb2)에 응답하여 노드(nd60)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P60)와, 노드(nd60)와 접지전압(Vss) 사이에 연결되어 제2 메인워드라인신호(MWLb2)에 응답하여 노드(nd60)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N60)와, 노드(nd60)와 접지전압(Vss) 사이에 연결되어 워드라인구동신호의 반전신호(FxNB)에 응답하여 노드(nd60)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N61)로 구성된다.
이와 같이 구성된 워드라인 구동회로의 동작을 설명하면 다음과 같다.
우선, 테스트모드신호(TMOFFB)가 로우레벨로 인가되고, 뱅크선택신호(BS)가 하이레벨로 인가되어 제1 메인워드라인신호(MWLb1)가 로우레벨로 인에이블되는 경우 인에이블신호(VPPCEN)는 하이레벨로 인에이블된다.
다음으로, 선택지연부(1)는 뱅크선택신호(BS)를 지연부(10)의 지연구간만큼 지연시켜 로우경로인에이블신호(XDECEN)를 생성하고, 구동신호 생성부(2)는 로우경로인에이블신호(XDECEN)가 하이레벨로 인가되는 구간에서 워드라인구동신호(FxN)를 고전압(VPP) 레벨로 구동한다. 워드라인구동신호(FxN)는 종래에 비해 지연부(10)의 지연구간만큼 늦게 구동이 개시된다.
아울러, 전원선택부(3)는 로우레벨의 테스트모드신호(TMOFFB)와 하이레벨의 인에이블신호(VPPCEN)에 의해 생성된로우레벨의 턴온신호(ON)에 의해 고전압(VPP)을 내부전원(VPPC)으로 구동한다. 따라서, 버퍼부(5)는 내부전원(VPPC)을 공급받아 제1 메인워드라인신호(MWLb1)를 버퍼링하고, 제2 메인워드라인신호(MWLb2)를 생성한다.
다음으로, 서브워드라인신호 구동부(6)는 워드라인구동신호(FXN)를 공급받아, 제2 메인워드라인신호(MWLb2)에 응답하여 서브워드라인신호(SWL)를 구동한다.
이상 설명한 워드라인 구동회로의 특징은 제2 메인워드라인신호(MWLb2)를 고전압(VPP) 레벨을 갖는 내부전원(VPPC)으로 구동할 때 워드라인구동신호(FxN)의 구동 개시구간을 지연부(10)의 지연구간만큼 늦추는데 있다. 이와 같은 특징에 의해 제2 메인워드라인신호(MWLb2)가 선택되지 않은 상태에서 워드라인구동신호(FxN)가 선택되어, 제2 메인워드라인신호(MWLb2) 및 제2 메인워드라인신호(MWLb2)가 모두 고전압(VPP)레벨로 구동될 때 워드라인구동신호(FX)와 메인워드라인신호(MWLb)의 레벨차가 PMOS 트랜지스터(P60)의 문턱전압 이상인 경우가 발생되는 것을 방지할 수 있다.
도 1은 종래기술에 따른 서브워드라인 구동회로의 회로도이다.
도 2는 도 1에 도시된 서브워드라인 구동회로의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 워드라인 구동회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 워드라인 구동회로에 포함된 선택지연부의 회로도이다.
도 5는 도 3에 도시된 워드라인 구동회로에 포함된 전원선택부의 회로도이다.
도 6은 도 3에 도시된 워드라인 구동회로에 포함된 버퍼부의 회로도이다.
도 7은 도 3에 도시된 워드라인 구동회로에 포함된 서브워드라인신호 구동부의 회로도이다.
Claims (10)
- 테스트모드신호에 응답하여 뱅크선택신호를 소정 지연구간만큼 지연시켜 로우경로인에이블신호로 전달하는 선택지연부;상기 로우경로인에이블신호에 응답하여 구동되어 워드라인구동신호를 생성하는 구동신호 생성부; 및상기 워드라인구동신호를 공급받아, 메인워드라인신호에 응답하여 서브워드라인신호를 구동하는 서브워드라인신호 구동부를 포함하는 워드라인 구동회로.
- 제 1 항에 있어서, 상기 선택지연부는상기 테스트모드신호에 응답하여 상기 뱅크선택신호를 상기 로우경로인에이블신호로 전달하는 제1 전달게이트;상기 뱅크선택신호를 상기 지연구간만큼 지연시키는 지연부; 및상기 테스트모드신호에 응답하여 상기 지연부의 출력신호를 상기 로우경로인에이블신호로 전달하는 제2 전달게이트를 포함하는 워드라인 구동회로.
- 제 1 항에 있어서, 상기 구동신호 생성부는 상기 로우경로인에이블신호가 인에이블되는 경우 워드라인구동신호를 선택하여 구동하는 워드라인 구동회로.
- 테스트모드신호에 응답하여 뱅크선택신호를 소정 지연구간만큼 지연시켜 로우경로인에이블신호로 전달하는 선택지연부;상기 로우경로인에이블신호에 응답하여 구동되어 워드라인구동신호를 생성하는 구동신호 생성부;상기 테스트모드신호 및 인에이블신호에 응답하여 외부전압 또는 내부전압을 선택적으로 내부전원으로 전달하는 전원선택부;상기 뱅크선택신호에 응답하여 제1 메인워드라인신호를 생성하는 메인워드라인신호 구동부;상기 내부전원을 공급받아, 상기 제1 메인워드라인신호를 버퍼링하여 제2 메인워드라인신호를 생성하는 버퍼부; 및상기 워드라인구동신호를 공급받아, 제2 메인워드라인신호에 응답하여 서브워드라인신호를 구동하는 서브워드라인신호 구동부를 포함하는 워드라인 구동회로.
- 제 4 항에 있어서, 상기 선택지연부는상기 테스트모드신호에 응답하여 상기 뱅크선택신호를 상기 로우경로인에이블신호로 전달하는 제1 전달게이트;상기 뱅크선택신호를 상기 지연구간만큼 지연시키는 지연부; 및상기 테스트모드신호에 응답하여 상기 지연부의 출력신호를 상기 로우경로인에이블신호로 전달하는 제2 전달게이트를 포함하는 워드라인 구동회로.
- 상기 제 4 항에 있어서, 상기 구동신호 생성부는 상기 로우경로인에이블신호가 인에이블되는 경우 워드라인구동신호를 선택하여 구동하는 워드라인 구동회로.
- 제 4 항에 있어서, 상기 전원선택부는상기 테스트모드신호 및 인에이블신호를 입력받아 턴온신호를 생성하는 턴온신호 생성부;상기 내부전압과 상기 내부전원 사이에 연결되어 상기 턴온신호에 응답하여 턴온되는 스위치소자; 및상기 외부전압과 상기 내부전원 사이에 연결된 다이오드소자를 포함하는 워드라인 구동회로.
- 제 5 항에 있어서, 상기 턴온신호 생성부는 상기 테스트모드신호 및 인에이블신호를 입력받아 부정논리합 연산을 수행하는 워드라인 구동회로.
- 제 4 항에 있어서, 상기 내부전압은 상기 외부전압보다 높은 레벨로 형성되는 워드라인 구동회로.
- 제 4 항에 있어서, 상기 버퍼부는상기 내부전원과 내부노드 사이에 연결되어, 상기 제1 메인워드라인신호에 응답하여 상기 내부노드를 풀업구동하는 풀업소자; 및상기 내부노드와 접지전압 사이에 연결되어, 상기 제1 메인워드라인신호에 응답하여 상기 내부노드를 풀다운구동하는 풀다운소자를 포함하는 워드라인 구동회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090047150A KR101020297B1 (ko) | 2009-05-28 | 2009-05-28 | 워드라인 구동회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090047150A KR101020297B1 (ko) | 2009-05-28 | 2009-05-28 | 워드라인 구동회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100128642A true KR20100128642A (ko) | 2010-12-08 |
KR101020297B1 KR101020297B1 (ko) | 2011-03-07 |
Family
ID=43505496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090047150A KR101020297B1 (ko) | 2009-05-28 | 2009-05-28 | 워드라인 구동회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101020297B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9013951B2 (en) | 2013-06-17 | 2015-04-21 | SK Hynix Inc. | Word line drivers and semiconductor memory devices including the same |
KR20170071820A (ko) * | 2015-12-16 | 2017-06-26 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 위크 셀 검출 방법 |
KR20180013086A (ko) * | 2016-07-28 | 2018-02-07 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100847768B1 (ko) * | 2006-12-27 | 2008-07-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 리프레쉬 제어장치 |
-
2009
- 2009-05-28 KR KR1020090047150A patent/KR101020297B1/ko not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9013951B2 (en) | 2013-06-17 | 2015-04-21 | SK Hynix Inc. | Word line drivers and semiconductor memory devices including the same |
KR20170071820A (ko) * | 2015-12-16 | 2017-06-26 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 위크 셀 검출 방법 |
KR20180013086A (ko) * | 2016-07-28 | 2018-02-07 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US10290335B2 (en) | 2016-07-28 | 2019-05-14 | SK Hynix Inc. | Semiconductor device with current path control unit for decreasing the level of a voltage |
Also Published As
Publication number | Publication date |
---|---|
KR101020297B1 (ko) | 2011-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101020284B1 (ko) | 초기화회로 및 이를 이용한 뱅크액티브회로 | |
US9373378B1 (en) | Semiconductor device for driving sub word lines | |
TWI545585B (zh) | 半導體記憶體裝置 | |
KR20120087626A (ko) | 반도체 메모리 장치 | |
KR100920843B1 (ko) | 반도체 메모리 장치의 오토리프레쉬 동작 제어회로 | |
US8085614B2 (en) | Source control circuit and semiconductor memory device using the same | |
KR101020297B1 (ko) | 워드라인 구동회로 | |
US8030989B2 (en) | Internal voltage generation circuit | |
US6101119A (en) | Apparatus for driving cell plate line of memory device using two power supply voltage sources | |
KR100968150B1 (ko) | 클럭제어회로 및 이를 이용한 반도체 메모리 장치 | |
US20100146161A1 (en) | Burst termination control circuit and semiconductor memory device using the same cross-references to related application | |
US8390368B2 (en) | Internal voltage generating circuit | |
KR20170068720A (ko) | 인버터회로 | |
US20140369150A1 (en) | Column decoders | |
US20120126874A1 (en) | Integrated circuit | |
KR100592777B1 (ko) | 출력 버퍼 회로 | |
KR20110035183A (ko) | 뱅크액티브신호생성회로 | |
KR100558031B1 (ko) | 어드레스 신호의 처리를 테스팅할 수 있는 반도체 메모리장치 | |
KR100618695B1 (ko) | 메모리 장치의 비트라인 선택신호 발생 장치 | |
KR101020292B1 (ko) | 내부전압 조절회로 | |
KR100968155B1 (ko) | 반도체 메모리 장치 | |
KR100507859B1 (ko) | 2 스테이지 구동 장치 | |
KR100940835B1 (ko) | 반도체 메모리 장치의 워드라인 구동 회로 | |
US7545204B2 (en) | Semiconductor device | |
KR100854458B1 (ko) | 라이트 레이턴시 제어회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |