KR20100127882A - 전자 부품 - Google Patents

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KR20100127882A
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요이치 나카츠지
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명은 계단상의 직류 중첩 특성을 갖는 코일을 내장한 전자 부품을 제공한다. 적층체(12a)는 복수의 자성체층(16a~16l)이 적층되어 이루어진다. 코일(L)은 코일 전극(18a~18f)이 적층체(12a) 내에 있어서 접속되어 이루어진다. 비자성체층(22a~22d)은 코일(L)의 코일축 방향으로부터 평면으로 봤을 때에 코일(L)과 간극을 둔 상태에서 적층체(12a)에 형성되어 있다.

Description

전자 부품{ELECTRONIC COMPONENT}
본 발명은 전자 부품에 관한 것이며, 보다 특정적으로는 적층체 내에 코일을 내장하고 있는 전자 부품에 관한 것이다.
코일을 내장하고 있는 종래의 전자 부품으로서는 예를 들면, 특허문헌 1에 기재된 적층형 인덕턴스 소자가 알려져 있다. 상기 적층형 인덕턴스 소자는 내부 도체로 이루어지는 나선상의 코일과, 상기 코일의 코일축과 직교하도록 형성된 제 1 비자성체층과, 내부 도체 사이에 형성되어 있는 제 2 비자성체층으로 구성되어 있다.
상기 적층형 인덕턴스 소자에 의하면 코일을 횡단하도록 제 1 비자성체층이 형성되어 있으므로 코일이 개자로(開磁路) 구조를 취하게 된다. 그 결과, 적층형 인덕턴스 소자의 전류가 커져도 자기 포화에 의한 인덕턴스값의 급격한 저하가 발생되기 어려워진다. 즉, 적층 인덕턴스 소자의 직류 중첩 특성이 향상된다.
그런데, 코일을 내장하고 있는 전자 부품은 휴대 전화 등의 전자 기기 내의 DC-DC 컨버터에 사용되는 경우가 있다. 휴대 전화 등의 전자 기기에서는 통상의 동작을 행하고 있는 통상 상태와 많은 기능을 정지하고 있는 대기 상태가 존재한다. 통상 상태에서는 비교적 큰 전류가 DC-DC 컨버터를 구성하는 전자 부품의 코일에 흐르고(이하, 고출력 전류 영역이라고 칭함), 대기 상태에서는 미약한 전류가 DC-DC 컨버터를 구성하는 전자 부품의 코일에 흐른다(이하, 저출력 전류 영역이라고 칭함).
상기 전자 부품에 있어서 저출력 전류 영역에서는 충분하게 큰 인덕턴스값이 얻어지는 직류 중첩 특성이 요구된다. 한편, 상기 전자 부품에 있어서 고출력 전류 영역에서는 코일을 흐르는 직류 전류값이 변화되어도 인덕턴스값이 크게 변화되지 않는 안정적인 직류 중첩 특성이 요구된다. 이하에서는 이와 같이, 저출력 전류 영역에서 충분히 큰 인덕턴스값이 얻어지고, 또한 고출력 전류 영역에서 안정적인 인덕턴스값이 얻어지는 직류 중첩 특성을 계단상의 직류 중첩 특성이라고 한다.
그러나, 특허 문헌 1에 기재된 적층형 인덕턴스 소자에서는 계단상의 직류 중첩 특성을 얻을 수 없다. 보다 구체적으로는 상기 적층형 인덕턴스 소자에서는 자기 포화에 의한 인덕턴스값의 급격한 저하가 발생되지 않으므로 적층형 인덕턴스 소자는 직류 전류의 증가에 따라 단조롭게 인덕턴스값이 서서히 감소하는 직류 중첩 특성을 갖는다. 따라서, 적층형 인덕턴스 소자는 DC-DC 컨버터에 적용하기 어렵다는 문제를 갖고 있었다.
일본 특허공개 2007-214424호 공보
그래서, 본 발명의 목적은 계단상의 직류 중첩 특성을 갖는 코일을 내장한 전자 부품을 제공하는 것이다.
본 발명의 일형태에 의한 전자 부품은 복수의 제 1 절연층이 적층되어 이루어지는 적층체와, 상기 적층체 내에 설치되어 있는 코일과, 상기 코일의 코일축 방향으로부터 평면으로 봤을 때에 상기 코일과 간극을 둔 상태에서 상기 적층체에 형성되어 있는 절연층이며, 상기 제 1 절연층보다 낮은 투자율(透磁率)을 갖는 제 2 절연층을 구비하는 것을 특징으로 한다.
(발명의 효과)
본 발명에 의하면 계단상의 직류 중첩 특성을 갖는 전자 부품을 얻을 수 있다.
도 1은 제 1 실시형태에 의한 전자 부품의 투시도이다.
도 2는 제 1 실시형태에 의한 전자 부품의 적층체의 분해 사시도이다.
도 3은 도 1의 전자 부품의 A-A에 있어서의 단면 구조도이다.
도 4는 비교예에 의한 전자 부품의 단면 구조도이다.
도 5는 해석 결과를 나타낸 그래프이다.
도 6은 제 1 실시형태에 의한 전자 부품의 제 1 변형예에 의한 전자 부품의 단면 구조도이다.
도 7은 비교예에 의한 전자 부품의 단면 구조도이다.
도 8은 해석 결과를 나타낸 그래프이다.
도 9는 제 1 실시형태에 의한 전자 부품의 제 2 변형예에 의한 전자 부품의 적층체의 분해 사시도이다.
도 10은 제 2 실시형태에 의한 전자 부품의 투시도이다.
도 11은 제 2 실시형태에 의한 전자 부품의 적층체의 분해 사시도이다.
도 12는 도 10의 전자 부품의 B-B에 있어서의 단면 구조도이다.
도 13은 제 2 실시형태에 의한 전자 부품의 제 1 변형예에 의한 전자 부품의 단면 구조도이다.
도 14는 제 2 실시형태에 의한 전자 부품의 제 1 변형예에 의한 전자 부품의 단면 구조도이다.
이하에 본 발명의 실시형태에 의한 전자 부품에 대하여 설명한다.
(제 1 실시형태)
(전자 부품의 구성)
이하에 본 발명의 제 1 실시형태에 의한 전자 부품(10a)에 대해서 도면을 참조하면서 설명한다. 도 1은 제 1 실시형태에 의한 전자 부품(10a)의 투시도이다. 도 2는 제 1 실시형태에 의한 전자 부품(10a)의 적층체(12a)의 분해 사시도이다. 도 3은 도 1의 전자 부품(10a)의 A-A에 있어서의 단면 구조도이다. 이하, 전자 부품(10a)의 적층 방향을 z축 방향이라고 정의하고, 전자 부품(10a)의 장변에 걸친 방향을 x축 방향이라고 정의하고, 전자 부품(10a)의 단변에 걸친 방향을 y축 방향이라고 정의한다. x축, y축 및 z축은 서로 직교하고 있다.
전자 부품(10a)은 도 1에 나타내는 바와 같이, 적층체(12a) 및 외부 전극(14a, 14b)을 구비하고 있다. 적층체(12a)는 직방체상을 갖고 있고, 코일(L)을 내장하고 있다. 외부 전극(14a, 14b)은 각각, 코일(L)에 전기적으로 접속되어 있고, x축 방향의 양단에 위치하는 측면을 덮도록 형성되어 있다.
적층체(12a)는 도 2에 나타내는 바와 같이, 복수의 직사각형상의 자성체층(16a~16l(절연층))이 z축 방향의 위에서부터 순차적으로 적층되어 구성되어 있다. 자성체층(16a~16l)은 강자성의 페라이트(예를 들면, Ni-Zn-Cu 페라이트 또는 Ni-Zn 페라이트 등)에 의해 제작되어 있다. 또한, 도 2에 있어서 자성체층(16a~16l)은 12층의 자성체층에 의해 구성되어 있지만 자성체층(16a~16l)의 총수는 이것이 한정되지 않는다. 이하에서는 개별의 자성체층(16a~16l)을 가리키는 경우에는 참조 부호의 뒤에 알파벳을 붙이고, 이들을 총칭하는 경우에는 참조 부호의 뒤의 알파벳을 생략한다.
코일(L)은 도 2에 나타내는 바와 같이, 선회하면서 z축 방향으로 진행하는 나선상의 코일이다. 즉, 코일(L)의 코일축(X)은 도 3에 나타내는 바와 같이, z축 방향에 평행하다. 코일(L)은 도 2에 나타나 있는 바와 같이, 코일 전극(18a~18f), 인출부(20a, 20b) 및 비아홀 도체(b1~b5)를 포함하고 있다.
코일 전극(18a~18f)은 각각, 도 2에 나타내는 바와 같이, 자성체층(16d~16i)의 주면 상에 형성되어 있고, 자성체층(16)과 함께 적층되어 있다. 각 코일 전극(18a~18f)은 Ag로 이루어지는 도전성 재료로 이루어지며, 7/8턴만큼의 길이를 갖고 있고, z축 방향으로 서로 겹치도록 배치되어 있다. 이것에 의해 코일 전극(18a~18f)에 의해 구성되는 코일(L)은 z축 방향으로부터 평면으로 봤을 때에 직사각형상의 환을 형성하게 된다. 또한, 코일 전극(18a~18f)의 길이는 7/8턴에 한정되지 않는다. 이하에서는 개별의 코일 전극(18a~18f)을 가리키는 경우에는 참조 부호 뒤에 알파벳을 붙이고, 이들을 총칭하는 경우에는 참조 부호 뒤의 알파벳을 생략한다.
또한, 코일 전극(18a, 18f)의 단부에는 각각 인출부(20a, 20b)가 형성되어 있다. 인출부(20a, 20b)는 각각 외부 전극(14a, 14b)과 접속되어 있다. 이것에 의해 코일(L)은 외부 전극(14a, 14b)에 접속된다.
비아홀 도체(b1~b5)는 각각 도 2에 나타내는 바와 같이, 자성체층(16d~16h)을 z축 방향으로 관통하도록 형성되어 있다. 비아홀 도체(b1~b5)는 자성체층(16a~16l)이 적층되었을 때에 이웃하는 코일 전극(18) 상호 간을 접속하는 접속부로서 기능한다. 보다 상세하게는 비아홀 도체(b1)는 코일 전극(18a)의 단부 중 인출부(20a)가 형성되어 있지 않은 쪽의 단부와 코일 전극(18b)의 단부를 접속하고 있다. 비아홀 도체(b2)는 코일 전극(18b)의 단부 중 비아홀 도체(b1)가 접속되어 있지 않은 쪽의 단부와 코일 전극(18c)의 단부를 접속하고 있다. 비아홀 도체(b3)는 코일 전극(18c)의 단부 중 비아홀 도체(b2)가 접속되어 있지 않은 쪽의 단부와 코일 전극(18d)의 단부를 접속하고 있다. 비아홀 도체(b4)는 코일 전극(18d)의 단부 중 비아홀 도체(b3)가 접속되어 있지 않은 쪽의 단부와 코일 전극(18e)의 단부를 접속하고 있다. 비아홀 도체(b5)는 코일 전극(18e)의 단부 중 비아홀 도체(b4)가 접속되어 있지 않은 쪽의 단부와 코일 전극(18f)의 단부 중 인출부(20b)가 형성되어 있지 않은 쪽의 단부를 접속하고 있다.
또한, 자성체층(16e~16h)에는 각각 비자성체층(22a~22d)이 형성되어 있다. 비자성체층(22a~22d)은 각각 도 2 및 도 3에 나타내는 바와 같이, 코일(L)의
코일축 X 방향(본 실시형태에서는 z축 방향)으로부터 평면으로 봤을 때에 코일(L)과 간극(S)을 둔 상태에서 적층체(12a)에 형성되어 있는 절연층이다. 간극(S)은 10㎛ 이상 150㎛ 이하의 폭(W)을 갖고 있는 것이 바람직하다. 본 실시형태에서는 비자성체층(22a~22d)은 각각 도 2에 나타내는 바와 같이, 자성체층(16e~16h)의 주면 상에 있어서 코일 전극(18b~18e)의 외측에 있어서 상기 코일 전극(18b~18e)의 주위를 둘러싸도록 형성되어 있다. 단, 비자성체층(22a~22d)은 반드시 코일 전극(18b~18e)을 둘러싸도록 환상으로 형성되어 있을 필요는 없고, 코일 전극(18b~18e)의 외측의 일부에 형성되어 있어도 좋다. 또한, 이하에서는 개별의 비자성체층(22a~22d)을 가리키는 경우에는 참조 부호 뒤에 알파벳을 붙이고, 이들을 총칭하는 경우에는 참조 부호 뒤의 알파벳을 생략한다.
(효과)
이상과 같이 구성된 전자 부품(10a)에 의하면 코일축(X) 방향에서 평면으로 봤을 때에 비자성체층(22)이 코일(L)과 간극(S)을 남긴 상태에서 형성되어 있기 때문에 이하에 설명하는 바와 같이, 계단상의 직류 중첩 특성을 얻을 수 있다.
보다 상세하게는 코일(L)에 발생되는 자속은 도 3에 나타내는 바와 같이, z축 방향으로 배열되는 코일 전극(18a~18f)을 주회하는 자속(φ1, φ2)으로 이루어져 있다. 전자 부품(10a)에 있어서 비자성체층(22)과 코일(L) 사이에 간극(S)을 형성함으로써 자속(φ1)은 코일 전극(18a~18f)의 주위에 있어서 비자성체층(22)과 코일(L)의 간극(S)을 통과하게 된다. 즉, 자속(φ1)은 폐자로(閉磁路)를 형성한다. 한편, 자속(φ2)은 코일 전극(18a~18f)의 주위에 있어서 자속(φ1)보다 크게 주회하고 있고, 비자성체층(22)을 통과한다. 즉, 자속(φ2)은 개자로를 형성한다. 또한, 도 3에 나타내는 전자 부품(10a)의 단면 구조에서는 코일 전극(18a~18f)은 코일축(X)을 사이에 두고 좌우로 2열로 배열되어 있으므로 자속(φ1, φ2)은 코일 전극(18a~18f) 각각의 열에 있어서 발생되고 있다.
우선, 코일(L)에 흘리는 직류 전류가 미소한 경우에는 자속(φ1, φ2)이 통과하고 있는 어느 영역에서나 자기 포화는 발생되고 있지 않다. 또한, 자속(φ1)은 폐자로를 구성하고 있으므로 코일(L)의 인덕턴스값은 충분한 크기를 취하고 있다.
이어서, 코일(L)에 흘리는 직류 전류값을 서서히 크게 해가면 폐자로인 자속(φ1)이 통과하고 있는 영역에 있어서 자기 포화가 발생된다. 단, 자속(φ2)이 개자로이므로 자속(φ1)이 통과하고 있는 영역에 자기 포화가 발생된 직후에서는 자속(φ2)이 통과하고 있는 영역에서는 자기 포화는 발생되고 있지 않다. 그 때문에 코일(L)에서는 자속(φ1)이 기여하고 있는 인덕턴스값만 급격히 저하한다. 한편, 코일(L)에서는 자속(φ2)이 기여하고 있는 인덕턴스값은 크게 저하되지 않고 유지된다.
이어서, 코일(L)에 흐르는 직류 전류값을 더욱 크게 해가면 자속(φ2)이 통과하고 있는 영역에 자기 포화가 발생될 때까지는 코일(L)의 인덕턴스값은 크게 저하되지 않고 유지된다. 이 후, 코일(L)에 흐르는 직류 전류값을 더욱 크게 해가면 자속(φ2)이 통과하고 있는 영역에 있어서도 자기 포화가 발생되고, 코일(L)의 인덕턴스는 다시 급격하게 저하된다. 이상으로부터 전자 부품(10a)에 의하면 계단상의 직류 중첩 특성을 얻을 수 있다.
(해석 결과)
본원 발명자는 전자 부품(10a)이 발휘하는 효과를 보다 명확한 것으로 하기 위해서 이하에 설명하는 컴퓨터 시뮬레이션에 의한 해석을 행했다. 보다 상세하게는 도 3에 나타내는 본 실시형태에 의한 전자 부품(10a)에 상당하는 제 1 모델을 제작하고, 상기 제 1 모델의 직류 중첩 특성을 계산했다. 또한, 도 4의 단면도에 나타내는 비교예에 의한 전자 부품(110a)에 상당하는 제 2 모델을 제작하고, 상기 제 2 모델의 직류 중첩 특성을 계산했다. 전자 부품(10a)과 전자 부품(110a)은 전자 부품(10a)에서는 코일 전극(18)과 비자성체층(22) 사이에 간극(S)이 존재하는 것에 대해서 전자 부품(110a)에서는 코일 전극(18)과 비자성체층(122) 사이에 간극(S)이 존재하지 않는 점에 있어서 상위한다. 또한, 제 1 모델과 제 2 모델은 모두 인덕턴스값의 초기값이 일치하도록 설계했다. 단, 제 1 모델의 코일(L)과 제 2 모델의 코일(L)을 동일한 구성으로 한 경우에는 제 1 모델의 인덕턴스값의 초기값은 제 2 모델의 인덕턴스값의 초기값보다 커진다. 즉, 제 1 모델은 미소한 직류 전류에서는 제 2 모델보다 큰 인덕턴스값을 갖고 있다.
도 5는 해석 결과를 나타낸 그래프이다. 종축은 인덕턴스값을 나타내고, 횡축은 직류 전류값을 나타낸다. 도 5에 나타내는 바와 같이, 제 2 모델의 직류 중첩 특성은 직류 전류값의 증가에 따라 인덕턴스값이 단조롭게 감소하고 있는 것에 대해서 제 1 모델의 직류 중첩 특성은 계단상으로 되어 있는 것을 알 수 있다. 보다 상세하게는 제 2 모델에서는 직류 전류값이 커짐에 따라 서서히 인덕턴스값이 저하되는 직류 중첩 특성이 얻어지고 있다. 한편, 제 1 모델에서는 직류 전류가 조금 흐르면 인덕턴스값이 저하되고, 그 후, 인덕턴스값이 크게 저하되지 않고 유지되어 있다.
이상으로부터 전자 부품(10a)에서는 코일(L)에 흐르는 직류 전류가 미소한 영역에서는 충분히 큰 인덕턴스값이 얻어지는 직류 중첩 특성이 얻어지고, 또한 코일(L)에 흐르는 직류 전류가 큰 영역에서는 직류 전류값이 변화되어도 인덕턴스값이 거의 변화되지 않는 직류 중첩 특성이 얻어진다. 그 결과, 상기 전자 부품(10a)을 바람직하게 DC-DC 컨버터에 적용할 수 있다.
(전자 부품의 제조 방법)
이하에 전자 부품(10a)의 제조 방법에 대해서 도면을 참조하면서 설명한다.
자성체층(16a~16l)이 되는 세라믹 그린시트를 이하의 공정에 의해 제작한다. 산화 제 2철(Fe2O3), 산화아연(ZnO), 산화니켈(NiO) 및 산화동(CuO)을 소정 비율로 칭량하고, 각각의 재료를 원재료로 해서 볼밀에 투입하고, 습식 조합을 행한다. 얻어진 혼합물을 건조시키고 나서 분쇄하고, 얻어진 분말을 750℃에서 1시간 가소(假燒)한다. 얻어진 가소 분말을 볼밀에 의해 습식 분쇄한 후, 건조시키고 나서 해쇄하여 강자성의 페라이트 세라믹 분말을 얻는다.
이 페라이트 세라믹 분말에 대하여 결합제(초산비닐, 수용성 아크릴 등)와 가소제, 습윤재, 분산제를 첨가하여 볼밀에 의해 혼합을 행하고, 그 후 감압에 의해 탈포를 행한다. 얻어진 세라믹스 랠리(rally)를 닥터 블레이드법에 의해 시트상으로 형성하여 건조시켜 자성체층(16a~16l)이 되는 세라믹 그린시트를 제작한다.
이어서, 자성체층(16d~16h)이 되는 세라믹 그린시트 각각에 비아홀 도체(b1~b5)를 형성한다. 구체적으로는 도 2에 나타내는 바와 같이, 자성체층(16d~16h)이 되는 세라믹 그린시트에 레이저빔을 조사하여 비아홀을 형성한다. 이어서, 이 비아홀에 대하여 Ag, Pd, Cu, Au나 이들의 합금 등의 도전성 페이스트를 인쇄 도포 등의 방법에 의해 충전한다.
이어서, 자성체층(16d~16i)이 되는 세라믹 그린시트 상에 Ag, Pd, Cu, Au나 이들의 합금 등을 주성분으로 하는 도전성 페이스트를 스크린 인쇄법이나 포토리소 그래피법 등의 방법에 의해 도포함으로써 코일 전극(18a~18f) 및 인출부(20a, 20b)를 형성한다. 또한, 코일 전극(18a~18f) 및 인출부(20a, 20b)의 형성과 동시에 비아홀 도체에 대하여 도전성 페이스트를 충전해도 좋다.
이어서, 이하에 설명하는 공정에 의해 자성체층(16e~16h)이 되는 세라믹 그린시트 상에 비자성체층(22a~22d)이 되는 층을 형성한다. 산화 제 2철(Fe2O3), 산화아연(ZnO) 및 산화동(CuO)을 소정의 비율로 칭량하고, 각각의 재료를 원재료로 해서 볼밀에 투입하고, 습식 조합을 행한다. 얻어진 혼합물을 건조시키고 나서 분쇄하고, 얻어진 분말을 750℃에서 1시간 가소한다. 얻어진 가소 분말을 볼밀에 의해 습식 분쇄한 후, 건조시키고 나서 해쇄하여 비자성의 페라이트 세라믹 분말을 얻는다.
이 페라이트 세라믹 분말에 대하여 결합제(초산비닐, 수용성 아크릴 등)와 가소제, 습윤재, 분산제를 첨가해서 볼밀에 의해 혼합을 행하고, 그 후, 감압에 의해 탈포를 행한다. 얻어진 세라믹스 랠리를 스크린 인쇄에 의해 자성체층(16e~16h)에 도포한다. 이 후, 세라믹스 랠리를 건조시킴으로써 도 2에 나타내는 바와 같이, 비자성체층(22a~22d)이 되는 층이 자성체층(16e~16h)이 되는 세라믹 그린시트 상에 형성된다.
이어서, 도 2에 나타내는 바와 같이, 자성체층(16a~16l)이 되는 세라믹 그린시트를 상측으로부터 하측으로 이 순서로 배열되도록 적층한다. 보다 상세하게는 자성체층(16l)이 되는 세라믹 그린시트를 배치한다. 이어서 자성체층(16l)이 되는 세라믹 그린시트 상에 자성체층(16k)이 되는 세라믹 그린시트의 배치 및 가압착을 행한다. 이 후, 자성체층(16j, 16i, 16h, 16g, 16f, 16e, 16d, 16c, 16b, 16a)이 되는 세라믹 그린시트에 대해서도 마찬가지로 이 순서로 적층 및 가압착하여 마더 적층체를 얻는다. 또한, 마더 적층체에는 정수압 프레스 등에 의해 본 압착이 실시된다.
이어서, 마더 적층체를 기요틴(guillotine) 컷팅에 의해 소정 치수의 적층체(12a)로 컷팅하여 미소성의 적층체(12a)를 얻는다. 이 미소성의 적층체(12a)에는 탈바인더 처리 및 소성이 이루어진다. 탈바인더 처리는 예를 들면, 저산소 분위기 중에 있어서 500℃에서 2시간의 조건으로 행한다. 소성은 예를 들면, 1000℃에서 2시간의 조건으로 행한다.
이상의 공정에 의해 소성된 적층체(12a)가 얻어진다. 적층체(12a)에는 배럴 가공을 실시하여 모따기를 행한다. 그 후, 적층체(12a)의 표면에는 예를 들면, 침지법 등의 방법에 의해 주성분이 은인 전극 페이스트를 도포 및 베이킹함으로써 외부 전극(14a, 14b)이 되어야 하는 은전극을 형성한다. 은전극의 건조는 120℃에서 10분간 행해지고, 은전극의 베이킹은 890℃에서 60분간 행해진다. 마지막에 은전극의 표면에 Ni 도금/Sn 도금을 행함으로써 외부 전극(14a, 14b)을 형성한다. 이상의 공정을 거쳐 도 1에 나타내는 바와 같은 전자 부품(10a)이 완성된다.
(제 1 변형예)
이하에 전자 부품(10a)의 제 1 변형예에 의한 전자 부품(10b)에 대하여 설명한다. 도 6은 제 1 변형예에 의한 전자 부품(10b)의 단면 구조도이다. 또한, 전자 부품(10b)의 외관 사시도에 대해서는 도 1을 원용한다.
도 3에 나타낸 전자 부품(10a)에서는 비자성체층(22a~22d)의 4개의 비자성체층이 형성되어 있지만 비자성체층의 수는 이것에 한정되지 않는다. 도 6에 나타내는 전자 부품(10b)과 같이, 2장의 비자성체층(22b, 22c)이 형성되어 있어도 좋다. 도 6에 나타내는 전자 부품(10b)에 있어서도 이하에 설명하는 해석 결과로부터 알 수 있는 바와 같이, 계단상의 직류 중첩 특성을 얻을 수 있다.
본 해석에서는 도 6에 나타내는 본 실시형태에 의한 전자 부품(10b)에 상당하는 제 3 모델을 제작하고, 상기 제 3 모델의 직류 중첩 특성을 계산했다. 또한, 도 7의 단면도에 나타내는 비교예에 의한 전자 부품(110b)에 상당하는 제 4 모델을 제작하고, 상기 제 4 모델의 직류 중첩 특성을 계산했다. 전자 부품(10b)과 전자 부품(110b)은 전자 부품(10b)에서는 코일 전극(18)과 비자성체층(22) 사이에 간극(S)이 존재하는 것에 대해서 전자 부품(110b)에서는 코일 전극(18)과 비자성체층(122) 사이에 간극(S)이 존재하지 않는 점에 있어서 상위한다. 또한, 제 3 모델과 제 4 모델은 모두 인덕턴스값의 초기값이 일치하도록 설계했다.
도 8은 해석 결과를 나타낸 그래프이다. 종축은 인덕턴스값을 나타내고, 횡축은 직류 전류값을 나타낸다. 도 8에 나타내는 바와 같이, 제 4 모델의 직류 중첩 특성은 직류 전류값의 증가에 따라 인덕턴스값이 단조롭게 감소하고 있는 것에 대해서 제 3 모델의 직류 중첩 특성은 계단상으로 되어 있는 것을 알 수 있다.
(제 2 변형예)
이어서, 전자 부품(10a)의 제 2 변형예에 의한 전자 부품(10c)에 대해서 도면을 참조하면서 설명한다. 도 9는 제 2 변형예에 의한 전자 부품(10c)의 적층체(12c)의 분해 사시도이다. 또한, 전자 부품(10c)의 외관 사시도에 대해서는 도 1을 원용한다.
전자 부품(10a)에서는 비자성체층(22a~22d)은 코일축(X) 방향에서 평면으로 봤을 때에 코일(L)의 외측에 형성되어 있다. 그러나, 비자성체층(22a~22d)이 형성되는 위치는 이것에 한정되지 않는다. 도 9에 나타내는 바와 같이, 비자성체층(32a~32d)은 코일축(X) 방향에서 평면으로 봤을 때에 코일(L)의 내측에 형성되어 있어도 좋다.
보다 상세하게는 비자성체층(32a~32d)은 자성체층(16e~16h) 상에 있어서, 코일 전극(18b~18e)에 둘러싸인 영역 내에 상기 코일 전극(18b~18e)과 간극(S)을 둔 상태에서 형성되어 있다. 이상과 같은 구성을 갖는 전자 부품(10c)에 있어서도 전자 부품(10a)과 마찬가지로 계단상의 직류 중첩 특성을 얻을 수 있다.
또한, 전자 부품(10a~10c)에 있어서 비자성체층(22a~22d, 32a~32d)이 형성되어 있지만 예를 들면, 비자성체층(22a~22d, 32a~32d) 대신에 자성체층(16)보다 낮은 투자율을 갖는 자성체층이 형성되어 있어도 좋다.
(제 2 실시형태)
(전자 부품의 구성)
이하에 본 발명의 제 2 실시형태에 의한 전자 부품(10d)에 대해서 도면을 참조하면서 설명한다. 도 10은 제 2 실시형태에 의한 전자 부품(10d)의 투시도이다. 도 11은 제 2 실시형태에 의한 전자 부품(10d)의 적층체(12d)의 분해 사시도이다. 도 12는 도 10의 전자 부품(10d)의 B-B에 있어서의 단면 구조도이다. 이하, 전자 부품(10d)의 적층 방향을 z축 방향이라고 정의하고, 전자 부품(10d)의 장변에 걸친 방향을 x축 방향이라고 정의하고, 전자 부품(10d)의 단변에 걸친 방향을 y축 방향이라고 정의한다. x축, y축 및 z축은 서로 직교하고 있다. 도 10에서는 내부의 상태가 이해되기 쉽도록 외부 전극(14b)의 일부를 컷팅하여 기재했다. 또한, 전자 부품(10a)과 동일한 구성에 대해서는 동일한 참조 부호를 붙였다.
전자 부품(10d)은 도 10에 나타내는 바와 같이, 적층체(12d) 및 외부 전극(14a, 14b)을 구비하고 있다. 적층체(12d)는 직방체상을 갖고 있고, 코일(L)을 내장하고 있다. 외부 전극(14a, 14b)은 각각 코일(L)에 전기적으로 접속되어 있고, x축 방향의 양단에 위치하는 측면을 덮도록 형성되어 있다.
적층체(12d)는 도 11에 나타내는 바와 같이, 복수의 직사각형상의 자성체층(47a, 47b, 46a~46j, 47c, 47d(절연층))이 z축 방향의 위에서부터 순차적으로 적층되어 구성되어 있다. 자성체층(47a, 47b, 46a~46j, 47c, 47d)은 강자성의 페라이트(예를 들면, Ni-Zn-Cu 페라이트 또는 Ni-Zn 페라이트 등)에 의해 제작되어 있다. 단, 자성체층(46a~46j)의 투자율은 자성체층(47a~47d)의 투자율보다 높다. 그러므로 자성체층(46a~46j)의 Ni의 함유율은 자성체층(47a~47d)의 Ni의 함유율보다 높다. 또한, 자성체층(47a~47d)은 자성체층(46a~46j)과 동일한 형상(직사각형상)을 갖고 있다.
또한, 도 11에 있어서 자성체층(46a~46j)은 10층의 자성체층에 의해 구성되어 있지만 자성체층(46a~46j)의 수는 이것에 한정되지 않는다. 전자 부품(10d)에 있어서 자성체층(46e)과 자성체층(46f) 사이에 자성체층이 더 삽입되어 있어도 좋다. 그 때문에 자성체층(46e)과 자성체층(46f) 사이는 점선으로 연결되어 있다. 이하에서는 개별의 자성체층(46a~46j, 47a~47d)을 가리키는 경우에는 참조 부호 뒤에 알파벳을 붙이고, 이들을 총칭하는 경우에는 참조 부호 뒤의 알파벳을 생략한다.
코일(L)은 도 10에 나타내는 바와 같이, 선회하면서 x축 방향으로 진행하는 나선상의 코일이다. 즉, 코일(L)의 코일축은 x축 방향에 평행하다. 코일(L)은 도 11에 나타내는 바와 같이, 인출 전극(48a, 48b), 복수의 띠상 전극(50a~50f, 52a~52g) 및 복수의 비아홀 도체(B1~B14, B21~B34)를 포함하고 있다.
인출 전극(48a, 48b) 및 띠상 전극(50a~50f)은 도 11에 나타내는 바와 같이, 상대적으로 z축 방향의 상측에 위치하고 있는 자성체층(46c) 상에 형성되어 있다. 띠상 전극(50a~50f)은 z축 방향의 상측으로부터 평면으로 봤을 때 xy평면에 있어서 양의 경사를 갖도록 경사짐과 아울러, 서로 평행하게 되도록 동일한 간격으로 형성되어 있다. 또한, 띠상 전극(50a~50f)은 반드시 평행할 필요는 없다.
인출 전극(48a)은 도 11에 나타내는 바와 같이, 대략 L자형을 갖고 있고, 보다 상세하게는 y축 방향의 안측으로부터 띠상 전극(50a~50f)과 평행하게 연장되어 있음과 아울러, 도중에 구부러져 x축 방향의 좌측의 변까지 인출된 형상을 갖고 있다. 마찬가지로, 인출 전극(48b)은 대략 L자형을 갖고 있고, 보다 상세하게는 y축 방향의 앞쪽으로부터 띠상 전극(50)과 평행하게 연장되어 있음과 아울러, 도중에 구부러져 x축 방향의 우측의 변까지 인출된 형상을 갖고 있다. 인출 전극(48a, 48b)은 각각 외부 전극(14a, 14b)에 대하여 접속되어 있다.
인출 전극(48a, 48b) 및 띠상 전극(50a~50f)이 자성체층(46c) 상에 형성됨으로써 자성체층(47a, 47b)이 인출 전극(48a, 48b) 및 띠상 전극(50a~50f)이 형성되어 있는 자성체층(46c)보다 z축 방향의 상측에 위치하게 된다. 또한, 자성체층(47b)과 인출 전극(48a, 48b) 및 띠상 전극(50a~50f) 사이에는 자성체층(46a, 46b)이 위치하게 된다. 그 때문에 도 12에 나타내는 바와 같이, 전자 부품(10d)에 있어서도 코일축(X) 방향으로부터 전자 부품(10d)을 평면으로 봤을 때에 코일(L)의 z축 방향의 상측과 자성체층(47b) 사이에 간극(S)이 형성되게 된다.
띠상 전극(52a~52g)은 도 10 및 도 11에 나타내는 바와 같이, 상대적으로 z축 방향의 하측에 위치하고 있는 자성체층(46h) 상에 형성되어 있다. 띠상 전극(52a~52g)은 z축 방향의 상측으로부터 평면으로 봤을 때에 xy평면에 있어서 음의 경사를 갖도록 경사짐과 아울러 서로 평행하게 되도록 동일한 간격으로 형성되어 있다.
띠상 전극(52a~52g)이 자성체층(46h) 상에 형성됨으로써 자성체층(47c, 47d)이 띠상 전극(52a~52g)이 형성되어 있는 자성체층(46h)보다 z축 방향의 하측에 위치하게 된다. 또한, 자성체층(47c)과 띠상 전극(52a~52g) 사이에는 자성체층(46h~46j)이 위치하게 된다. 그 때문에 도 12에 나타내는 바와 같이, 전자 부품(10d)에 있어서도 코일축(X) 방향으로부터 전자 부품(10d)을 평면으로 봤을 때에 코일(L)의 z축 방향의 하측과 자성체층(47c) 사이에 간극(S)이 형성되게 된다. 또한, 띠상 전극(52a~52g)은 반드시 평행할 필요는 없다.
비아홀 도체(B21~B27)는 각각 도 11에 나타내는 바와 같이, 인출 전극(48a) 및 띠상 전극(50a~50f)의 y축 방향의 안측의 단부와 접속되어 있고, 자성체층(46c)을 z축 방향으로 관통하도록 형성되어 있다. 비아홀 도체(B28~B34)는 띠상 전극(50a~50f) 및 인출 전극(48b)의 y축 방향의 앞쪽의 단부와 접속되어 있고, 자성체층(46c)을 z축 방향으로 관통하도록 형성되어 있다.
비아홀 도체(B1~B7)는 자성체층(46d~46g) 각각에 있어서 z축 방향으로부터 평면으로 봤을 때에 비아홀 도체(B21~B27)와 일치하는 위치에 형성되어 있고, 자성체층(46d~46g)을 z축 방향으로 관통하도록 형성되어 있다. 또한, 비아홀 도체(B8~B14)는 자성체층(46d~46g) 각각에 있어서 z축 방향으로부터 평면으로 봤을 때에 비아홀 도체(B28~B34)와 일치하는 위치에 형성되어 있고, 자성체층(46d~46g)을 z축 방향으로 관통하도록 형성되어 있다.
이상과 같이 구성된 자성체층(47a, 47b, 46a~46j, 47c, 47d)이 이 순서로 배열되도록 적층됨으로써 도 12에 나타내는 바와 같이, 적층체(12d) 내를 선회하면서 x축 방향으로 진행하는 나선상의 코일(L)이 형성된다. 보다 상세하게는 비아홀 도체(b1)와 비아홀 도체(B21)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 인출 전극(48a)의 y축 방향의 안측의 단부와 띠상 전극(52a)의 y축 방향의 안측의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B2)와 비아홀 도체(B22)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50a)의 y축 방향의 안측의 단부와 띠상 전극(52b)의 y축 방향의 안측의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B3)와 비아홀 도체(B23)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러 띠상 전극(50b)의 y축 방향의 안측의 단부와 띠상 전극(52c)의 y축 방향의 안측의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B4)와 비아홀 도체(B24)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50c)의 y축 방향의 안측의 단부와 띠상 전극(52d)의 y축 방향의 안측의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B5)와 비아홀 도체(B25)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50d)의 y축 방향의 안측의 단부와 띠상 전극(52e)의 y축 방향의 안측의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B6)와 비아홀 도체(B26)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50e)의 y축 방향의 안측의 단부와 띠상 전극(52f)의 y축 방향의 안측의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B7)와 비아홀 도체(B27)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50f)의 y축 방향의 안측의 단부와 띠상 전극(52g)의 y축 방향의 안측의 단부를 접속하는 접속부로서 기능하고 있다.
또한, 비아홀 도체(B8)와 비아홀 도체(B28)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50a)의 y축 방향의 앞쪽의 단부와 띠상 전극(52a)의 y축 방향의 앞쪽의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B9)와 비아홀 도체(B29)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50b)의 y축 방향의 앞쪽의 단부와 띠상 전극(52b)의 y축 방향의 앞쪽의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B10)와 비아홀 도체(B30)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50c)의 y축 방향의 앞쪽의 단부와 띠상 전극(52c)의 y축 방향의 앞쪽의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B11)와 비아홀 도체(B31)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50d)의 y축 방향의 앞쪽의 단부와 띠상 전극(52d)의 y축 방향의 앞쪽의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B12)와 비아홀 도체(B32)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50e)의 y축 방향의 앞쪽의 단부와 띠상 전극(52e)의 y축 방향의 앞쪽의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B13)와 비아홀 도체(B33)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 띠상 전극(50f)의 y축 방향의 앞쪽의 단부와 띠상 전극(52f)의 y축 방향의 앞쪽의 단부를 접속하는 접속부로서 기능하고 있다. 비아홀 도체(B14)와 비아홀 도체(B34)는 서로 접속됨으로써 z축 방향으로 연장되어 있음과 아울러, 인출 전극(48b)의 y축 방향의 앞쪽의 단부와 띠상 전극(52g)의 y축 방향의 앞쪽의 단부를 접속하는 접속부로서 기능하고 있다.
(효과)
이상과 같이 구성된 전자 부품(10d)에 의하면 도 12에 나타내는 바와 같이, 코일축(X) 방향으로부터 평면으로 봤을 때에 자성체층(46)보다 낮은 투자율을 갖는 자성체층(47)이 코일(L)과 간극(S)을 남긴 상태에서 형성되어 있다. 그 때문에 전자 부품(10a)과 마찬가지로 계단상의 직류 중첩 특성을 얻을 수 있다.
(전자 부품의 제조 방법)
이하에 전자 부품(10d)의 제조 방법에 대해서 도면을 참조하면서 설명한다.
자성체층(46a~46j)이 되는 세라믹 그린시트를 이하의 공정에 의해 제작한다. 산화 제 2철(Fe2O3), 산화아연(ZnO), 산화니켈(NiO) 및 산화동(CuO)을 소정 비율로 칭량하고, 각각의 재료를 원재료로 해서 볼밀에 투입하고, 습식 조합을 행한다. 얻어진 혼합물을 건조시키고 나서 분쇄하고, 얻어진 분말을 750℃에서 1시간 가소한다. 얻어진 가소 분말을 볼밀에 의해 습식 분쇄한 후, 건조시키고 나서 해쇄하여 페라이트 세라믹 분말을 얻는다.
이 페라이트 세라믹 분말에 대하여 결합제(초산 비닐, 수용성 아크릴 등)와 가소제, 습윤재, 분산제를 첨가하여 볼밀에 의해 혼합을 행하고, 그 후, 감압에 의해 탈포를 행한다. 얻어진 세라믹스 랠리를 닥터 블레이드법에 의해 시트상으로 형성하여 건조시켜 자성체층(46a~46j)이 되는 세라믹 그린시트를 제작한다.
이어서, 자성체층(47a~47d)이 되는 세라믹 그린시트를 이하의 공정에 의해 제작한다. 산화 제 2철(Fe2O3), 산화아연(ZnO), 산화니켈(NiO) 및 산화동(CuO)을 소정 비율로 칭량하고, 각각의 재료를 원재료로 해서 볼밀에 투입하고, 습식 조합을 행한다. 이 때, 자성체층(46a~46j)이 되는 세라믹 그린시트의 제작시보다 산화아연(ZnO)의 함유율을 낮게 한다. 얻어진 혼합물을 건조시키고 나서 분쇄하고, 얻어진 분말을 750℃에서 1시간 가소한다. 얻어진 가소 분말을 볼밀에 의해 습식 분쇄한 후, 건조시키고 나서 해쇄하여 페라이트 세라믹 분말을 얻는다.
이 페라이트 세라믹 분말에 대하여 결합제(초산비닐, 수용성 아크릴 등)와 가소제, 습윤재, 분산제를 첨가하여 볼밀에 의해 혼합을 행하고, 그 후, 감압에 의해 탈포를 행한다. 얻어진 세라믹스 랠리를 닥터 블레이드법에 의해 시트상으로 형성하여 건조시켜 자성체층(47a~47d)이가 되는 세라믹 그린시트를 제작한다.
이어서, 자성체층(46c)이 되는 세라믹 그린시트에 비아홀 도체(B21~B34)를 형성한다. 구체적으로는 도 11에 나타내는 바와 같이, 자성체층(46c)이 되는 세라믹 그린시트에 레이저빔을 조사하여 비아홀을 형성한다. 이어서, 이 비아홀에 대하여 Ag, Pd, Cu, Au나 이들의 합금 등의 도전성 페이스트를 인쇄 도포 등의 방법에 의해 충전한다.
또한, 자성체층(46d~46g)이 되는 세라믹 그린시트에 비아홀 도체(B1~B14)를 형성한다. 구체적으로는 도 11에 나타내는 바와 같이, 자성체층(46d~46g)이 되는 세라믹 그린시트에 레이저빔을 조사하여 비아홀을 형성한다. 이어서, 이 비아홀에 대하여 Ag, Pd, Cu, Au나 이들의 합금등의 도전성 페이스트를 인쇄 도포 등의 방법에 의해 충전한다.
이어서, 자성체층(46c)이 되는 세라믹 그린시트 상에 Ag, Pd, Cu, Au나 이들의 합금 등을 주성분으로 하는 도전성 페이스트를 스크린 인쇄법이나 포토리소그래피법 등의 방법에 의해 도포함으로써 인출 전극(48a, 48b) 및 띠상 전극(50a~50f)을 형성한다. 또한, 띠상 전극(50a~50f)을 형성하는 공정과 비아홀에 대하여 도전성 페이스트를 충전하는 공정은 동일한 공정에 있어서 행해져도 좋다.
이어서, 자성체층(46h)이 되는 세라믹 그린시트 상에 Ag, Pd, Cu, Au나 이들의 합금 등을 주성분으로 하는 도전성 페이스트를 스크린 인쇄법이나 포토리소그래피법 등의 방법에 의해 도포함으로써 띠상 전극(52a~52g)을 형성한다.
이어서, 도 11에 나타내는 바와 같이, 자성체층(47a, 47b, 46a~46j, 47c, 47d)이 되는 세라믹 그린시트를 상측으로부터 하측으로 이 순서로 배열되도록 적층한다. 보다 상세하게는 자성체층(47d)이 되는 세라믹 그린시트를 배치한다. 이어서, 자성체층(47d)이 되는 세라믹 그린시트 상에 자성체층(47c)이 되는 세라믹 그린시트의 배치 및 가압착을 행한다. 이 후, 자성체층(46j, 46i, 46h, 46g, 46f, 46e, 46d, 46c, 46b, 46a, 47b, 47a)이 되는 세라믹 그린시트에 대해서도 마찬가지로 이 순서로 적층 및 가압착하여 마더 적층체를 얻는다. 또한, 마더 적층체에는 정수압 프레스등에 의해 본압착이 실시된다.
이어서, 마더 적층체를 기요틴 컷팅에 의해 소정 치수의 적층체(12d)로 컷팅하여 미소성의 적층체(12d)를 얻는다. 이 미소성의 적층체(12d)에는 탈바인더 처리 및 소성이 이루어진다. 탈바인더 처리는 예를 들면, 저산소 분위기 중에 있어서 500℃에서 2시간의 조건으로 행한다. 소성은 예를 들면, 1000℃에서 2시간의 조건으로 행한다.
이상의 공정에 의해 소성된 적층체(12d)가 얻어진다. 적층체(12d)에는 배럴 가공을 실시하고, 모따기를 행한다. 그 후, 적층체(12d)의 표면에는 예를 들면, 침지법 등의 방법에 의해 주성분이 은인 전극 페이스트를 도포 및 베이킹함으로써 외부 전극(14a, 14b)이 되어야 하는 은전극을 형성한다. 은전극의 건조는 120℃에서 10분간 행해지고, 은전극의 베이킹은 890℃에서 60분간 행해진다. 마지막에 은전극의 표면에 Ni 도금/Sn 도금을 행함으로써 외부 전극(14a, 14b)을 형성한다. 이상의 공정을 거쳐 도 10에 나타내는 바와 같은 전자 부품(10d)이 완성된다.
전자 부품(10d)는 도 12에 나타내는 바와 같이, 적층 방향과 코일축(X)이 직교하고 있으므로 전자 부품(10a~10c)에 비해서 간단하게 제작할 수 있다. 이하에 전자 부품(10d)의 제조의 용이성에 대해서 전자 부품(10a)과 대비하면서 설명한다.
보다 상세하게는 전자 부품(10a)에서는 도 3에 나타내는 바와 같이, 적층 방향(z축 방향)과 코일축(X)이 평행하다. 그 때문에 도 2에 나타내는 바와 같이, 코일(L)의 외측에 비자성체층(22)을 형성하기 위해서는 자성체층(16)을 적층하기 전에 상기 자성체층(16) 상에 비자성체층(22)을 스크린 인쇄 등에 의해 형성해 둘 필요가 있다.
한편, 전자 부품(10d)에서는 도 12에 나타내는 바와 같이, 적층 방향(z축 방향)과 코일축(X)이 직교하고 있다. 그 때문에 도 12에 나타내는 바와 같이, 코일(L)의 외측에 자성체층(47)을 형성하기 위해서는 z축 방향에 있어서 자성체층(46)보다 상측 및 하측에 자성체층(47)을 적층하는 것만으로 충분하다. 그러므로, 자성체층(46) 상에 자성체층(47)을 스크린 인쇄에 의해 형성하는 등의 공정이 불필요하게 된다. 그 결과, 전자 부품(10d)은 전자 부품(10a~10c)에 비해서 간단하게 제작할 수 있다.
(제 1 변형예)
이하에 전자 부품(10d)의 제 1 변형예에 의한 전자 부품(10e)에 대하여 설명한다. 도 13은 제 1 변형예에 의한 전자 부품(10e)의 단면 구조도이다. 또한, 전자 부품(10e)의 외관 사시도에 대해서는 도 10을 원용한다.
전자 부품(10d)에서는 도 12에 나타내는 바와 같이, 자성체층(47)은 코일축(X) 방향으로부터 평면으로 봤을 때에 코일(L)의 외측에 형성되어 있다. 그러나, 자성체층(47)이 형성되는 위치는 이것에 한정되지 않는다. 도 13에 나타내는 바와 같이, 자성체층(47)은 코일축(X) 방향으로부터 평면으로 봤을 때에 코일(L)의 내측에 형성되어 있어도 좋다.
보다 상세하게는 자성체층(47)은 띠상 전극(50a~50f)이 형성되어 있는 자성체층(46)과, 띠상 전극(52a~52g)이 형성되어 있는 자성체층(46) 사이에 형성되어 있다. 이상과 같은 구성을 갖는 전자 부품(10e)에 있어서도 전자 부품(10a)과 마찬가지로 계단상의 직류 중첩 특성을 얻을 수 있다.
(제 2 변형예)
이하에 전자 부품(10d)의 제 2 변형예에 의한 전자 부품(10f)에 대하여 설명한다. 도 14는 제 2 변형예에 의한 전자 부품(10f)의 단면 구조도이다. 또한, 전자 부품(10f)의 외관 사시도에 대해서는 도 10을 원용한다.
전자 부품(10d)에서는 도 11 및 도 12에 나타내는 바와 같이, 자성체층(47)은 자성체층(46)과 동일한 형상을 갖고 있지만 자성체층(47)의 형상은 이것에 한정되지 않는다. 예를 들면, 도 14에 나타내는 바와 같이, x축 방향에 자성체층(46)과 자성체층(47)이 교대로 배열되어 있어도 좋다. 이상과 같은 구성을 갖는 전자 부품(10f)에 있어서도 전자 부품(10a)과 마찬가지로 계단상의 직류 중첩 특성을 얻을 수 있다.
또한, 전자 부품(10f)에 있어서 자성체층(47) 대신에 비자성체층을 사용되어도 좋다.
(산업상의 이용 가능성)
본 발명은 전자 부품에 유용하며, 특히, 계단상의 직류 중첩 특성을 갖는 코일을 내장하고 있는 점에서 우수하다.
b1~b5, B1~B14, B21~B34: 비아홀 도체 L: 코일
10a~10f: 전자 부품 12a~12f: 적층체
14a, 14b: 외부 전극
16a~16l, 46a~46j, 47a~47d: 자성체층
22a~22d, 32a~32d: 비자성체층 20a,20b: 인출부
48a,48b: 인출 전극 50a~50f, 52a~52g: 띠상 전극

Claims (11)

  1. 복수의 제 1 절연층이 적층되어 이루어지는 적층체;
    상기 적층체 내에 설치되어 있는 코일; 및
    상기 코일의 코일축 방향으로부터 평면으로 봤을 때에 상기 코일과 간극을 둔 상태에서 상기 적층체에 형성되어 있는 절연층이며, 상기 제 1 절연층보다 낮은 투자율을 갖는 제 2 절연층을 구비하는 것을 특징으로 하는 전자 부품.
  2. 제 1 항에 있어서,
    상기 제 2 절연층은 상기 코일축 방향으로부터 평면으로 봤을 때에 상기 코일의 외측에 형성되어 있는 것을 특징으로 하는 전자 부품.
  3. 제 1 항에 있어서,
    상기 제 2 절연층은 상기 코일축 방향으로부터 평면으로 봤을 때에 상기 코일의 내측에 형성되어 있는 것을 특징으로 하는 전자 부품.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 코일은 상기 복수의 제 1 절연층과 함께 적층되어 있는 복수의 코일 전극에 의해 구성되어 있고,
    상기 코일축 방향은 적층 방향에 평행한 것을 특징으로 하는 전자 부품.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 코일축 방향은 적층 방향과 직교하고 있는 것을 특징으로 하는 전자 부품.
  6. 제 5 항에 있어서,
    상기 코일은,
    상대적으로 적층 방향의 상측에 형성되어 있는 상기 제 1 절연층에 형성되어 있는 복수의 제 1 띠상 전극과,
    상대적으로 적층 방향의 하측에 형성되어 있는 상기 제 1 절연층에 형성되어 있는 복수의 제 2 띠상 전극과,
    상기 적층체에 있어서 적층 방향으로 연장되도록 형성되고 상기 제 1 띠상 전극과 상기 제 2 띠상 전극을 접속하고 있는 복수의 접속부를 포함한 나선상의 코일이며;
    상기 제 2 절연층은 상기 제 1 띠상 전극이 형성되어 있는 상기 제 1 절연층보다 적층 방향의 상측 및 상기 제 2 띠상 전극이 형성되어 있는 상기 제 1 절연층보다 적층 방향의 하측의 각각에 설치되어 있는 것을 특징으로 하는 전자 부품.
  7. 제 5 항에 있어서,
    상기 코일은,
    상대적으로 적층 방향의 상측에 형성되어 있는 상기 제 1 절연층에 형성되어 있는 복수의 제 1 띠상 전극과,
    상대적으로 적층 방향의 하측에 형성되어 있는 상기 제 1 절연층에 형성되어 있는 복수의 제 2 띠상 전극과,
    상기 적층체에 있어서 적층 방향으로 연장되도록 형성되고 상기 제 1 띠상 전극과 상기 제 2 띠상 전극을 접속하고 있는 복수의 접속부를 포함한 나선상의 코일이며;
    상기 제 2 절연층은 상기 제 1 띠상 전극이 형성되어 있는 상기 제 1 절연층과, 상기 제 2 띠상 전극이 형성되어 있는 상기 제 1 절연층 사이에 형성되어 있는 것을 특징으로 하는 전자 부품.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 2 절연층은 상기 제 1 절연층과 동일한 형상을 갖고 있는 것을 특징으로 하는 전자 부품.
  9. 제 7 항에 있어서,
    상기 제 2 절연층은 상기 코일축 방향에 있어서 상기 제 1 절연층과 교대로 배열되어 있는 것을 특징으로 하는 전자 부품.
  10. 제 9 항에 있어서,
    상기 제 2 절연층은 비자성체층인 것을 특징으로 하는 전자 부품.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 코일과 상기 제 2 절연층 사이의 간극은 10㎛ 이상 150㎛ 이하인 것을 특징으로 하는 전자 부품.
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