KR20100123033A - A test socket having mesh structure fabricated by micro-machining technology for using to test of semiconductor devices - Google Patents

A test socket having mesh structure fabricated by micro-machining technology for using to test of semiconductor devices Download PDF

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Abstract

PURPOSE: A test socket having a mesh structure manufactured by micro-machining technology and used for a semiconductor device test is provided to implement high density electrical contact by easily reducing the pitch of an electric contact unit and by controlling the structure of the mesh. CONSTITUTION: A motherboard or a load board PCB(300) is connected to a check system for testing and inspecting the performance and current flow of a semiconductor device. A substrate(100) is located on the top of the motherboard. A space having a predetermined depth is formed in the central part of the substrate. An elastic layer of the mesh structure(150) is located on the top of substrate.

Description

반도체소자 테스트에 사용되는 마이크로 머시닝 기술로 제조한 메쉬 구조를 가진 테스트 소켓.{A test socket having mesh structure fabricated by micro-machining technology for using to test of semiconductor devices}A test socket having mesh structure fabricated by micro-machining technology for using to test of semiconductor devices}

본 발명은 반도체 디바이스 테스트 소켓에 관한 것으로, 더욱 상세하게는 반도체 디바이스 테스트 과정에서 반도체 디바이스와 물리적, 전기적 접촉에 의해 테스터와의 전기적인 연결을 원활히 수행하는 반도체 디바이스 테스트 소켓에 관한 것이다.The present invention relates to a semiconductor device test socket, and more particularly, to a semiconductor device test socket for smoothly performing electrical connection with a tester by physical and electrical contact with a semiconductor device during a semiconductor device test process.

일반적으로 집적회로(IC) 칩은 다양한 처리기능을 수행하게 되며, 이러한 처리기능을 수행하기 위해 입출력단자의 수도 다수개가 구비된다. 따라서 집적회로 칩은 BGA(BALL GRID ARRAY) 패키지 타입 등으로 형성되며, 상기 BGA 패키지 타입은 패키지 하면에 가로, 세로 방향으로 일정한 간격을 가진 다수의 전극단자가 형성되며, 상기의 전극단자는 인쇄회로기판과의 전기적 또는 기계적 접촉을 위하여 볼(BALL) 형상으로 구성된다.In general, an integrated circuit (IC) chip performs various processing functions, and a plurality of input / output terminals are provided to perform such processing functions. Therefore, the integrated circuit chip is formed of a BGA (BALL GRID ARRAY) package type, the BGA package type is formed on the bottom surface of the package a plurality of electrode terminals having a predetermined interval in the horizontal, vertical direction, the electrode terminal is a printed circuit It is configured in a ball shape for electrical or mechanical contact with the substrate.

상기 집적회로 칩 디바이스는 출하되기 전에 제품의 신뢰성을 확인하기 위하여 전기특성 테스트와 번인 테스트를 받게 되며, 이러한 테스트를 하기 위해서는 테스트 소켓이 필요하다. 여기서 전기특성 테스트는 집적회로의 모든 입출력단자를 소정의 테스트 신호 발생회로와 연결하여 입출력특성, 펄스 특성, 처리수행 성능특성, 잡음허용오차 등의 전기적 특성을 테스트하기 위한 것이고, 번인 테스트는 전기특성 테스트를 통과한 집적회로 칩 디바이스를 정상 동작환경보다 높은 온도에서 정격전압보다 높은 전압을 인가하여 일정 시간 동안 결함발생 여부를 테스트하기 위한 것이다.The integrated circuit chip device is subjected to an electrical property test and a burn-in test to confirm the reliability of the product before shipping, and a test socket is required for such a test. The electrical characteristic test is to test the electrical characteristics such as input / output characteristics, pulse characteristics, processing performance characteristics, and noise tolerance by connecting all input / output terminals of the integrated circuit with a predetermined test signal generation circuit. The test is to test whether the integrated circuit chip device passes the test at a temperature higher than the rated voltage at a temperature higher than the normal operating environment for a certain period of time.

종래 기술에 따른 테스트 소켓(30)은 도1에 도시된 바와 같이, 비지에이 (BGA) 형태의 디바이스 패키지(10)의 볼 단자에 대응되는 위치에 포고(pogo)핀 같은 탐침(40)을 결속시키기 위해 탐침(40)이 설치되는 설치공이 형성된 외장 구조물의 일부가 상측으로 돌출된 조립형으로 형성되고, 상측에는 비지에이(BGA) 형태의 디바이스 패키지(10)를 내부에 수용한 채 하단부에 탄성적으로 가압 고정시키는 래치(21)를 구비한 디바이스 인서트(20)가 놓여져, 상기 디바이스 인서트(20) 내에 비지에이(BGA) 형태의 디바이스 패키지(10)를 넣어 하방 가압시킴으로써 상기 비지에이(BGA) 형태의 디바이스 패키지(10)의 볼 단자가 상기 탐침(40)에 접촉되어 하부의 회로기판과 전기적으로 연결됨에 따라 검사가 이루어지게 된다.As shown in FIG. 1, the test socket 30 according to the related art binds a probe 40 such as a pogo pin at a position corresponding to a ball terminal of a device package 10 having a BGA type. A part of the exterior structure in which the installation hole in which the probe 40 is installed is formed to be assembled to protrude upward, and the upper side is burnt at the bottom while accommodating the BGA-shaped device package 10 therein. A device insert (20) having a latch (21) for sexually pressing and fixing is placed, and the device insert (10) is inserted into the device insert (20) in the form of a BGA (BGA) to lower the pressure by the BGA (BGA) Inspection is performed as the ball terminal of the device package 10 of the type is in contact with the probe 40 and electrically connected to the lower circuit board.

종래에는 비지에이(BGA) 형태의 디바이스 패키지(10)가 상기 디바이스 인서트(20)의 하단에 고정된 채 탐침(40)과 직접 접촉이 이루어지게 됨에 따라 비지에이(BGA) 형태의 디바이스 패키지(20) 하단에 돌출된 볼 단자와의 접촉압력이 상기 탐침(40)의 탄성에 의해서만 조절되어 접촉불량이 발생될 수 있으며, 상기 비지에이(BGA) 형태의 디바이스 패키지(10)의 하방 압력이 래치(21)에 의해 균등하게 전 달되지 못할 경우와 상기 탐침(40)의 개개의 탄성이 균일하지 않을 경우에는 접촉불량이 보다 심각해지는 문제점이 있었다.Conventionally, as the BGA-type device package 10 is in direct contact with the probe 40 while being fixed to the lower end of the device insert 20, the BGA-type device package 20 The contact pressure with the ball terminal protruding at the bottom may be adjusted only by the elasticity of the probe 40, so that contact failure may occur, and the downward pressure of the BGA-type device package 10 may be latched. 21) is not evenly transmitted and when the individual elasticity of the probe 40 is not uniform, there is a problem that the contact failure becomes more serious.

그리고, 상기 비지에이(BGA) 형태의 디바이스 패키지(10)의 볼 단자가 어긋난 방향이나 힘으로 상기 탐침(40)에 비정상적으로 접촉됨에 따라 상기 볼 단자 또는 탐침(40)이 쉽게 손상된다는 문제점이 있었다.In addition, there is a problem in that the ball terminal or the probe 40 is easily damaged as the ball terminal of the BGA type device package 10 is abnormally contacted with the probe 40 in a displaced direction or force. .

또한, 종래의 반도체 디바이스의 포고(pogo)핀 형태 테스트 소켓은 반도체 디바이스의 정밀한 기능검사를 위해 탐침이 접촉저항 및 임피던스 등과 같은 안정적인 전기적 특성이 유지되어야 하나 포고(pogo)핀 개개의 탄성오차 및 금 도금 피막의 불량으로 인해 테스트의 신뢰성 확보가 어렵다. 또한, 고주파 테스트를 위해 신호 경로를 보다 짧게 하고 싶으나 포고(pogo)핀의 근본적인 형태와 구조로 인해 그 제조와 조립 과정에서 물리적, 기계적 한계가 있다. 핀의 길이를 짧게 할 경우 안정된 접촉 하중과 접촉 스트로크를 확보하기 위하여 스프링의 길이가 확보되어야 하나 하우징 내에서 스프링의 길이 축소에는 한계가 있기 때문이다. In addition, the pogo pin type test socket of a conventional semiconductor device requires that the probe maintain stable electrical characteristics such as contact resistance and impedance for accurate functional inspection of the semiconductor device. It is difficult to secure the reliability of the test due to the poor coating film. In addition, although signal paths are desired to be shorter for high frequency testing, the fundamental shape and structure of the pogo pins have physical and mechanical limitations in their fabrication and assembly. This is because when the length of the pin is short, the length of the spring must be secured in order to secure stable contact load and contact stroke, but there is a limit in reducing the length of the spring in the housing.

더욱이, 안정적인 접촉 스트로크 확보를 위한 스프링 길이의 확보는 포고(pogo)핀의 길이 증가를 초래한다. 또한, 개개의 포고(pogo)핀은 0.5 ohm 이하의 접촉 저항을 유지하기 위해서는 약 20~27g 정도의 스프링 힘이 필요한데 요즘 제조되는 플립(flip)칩이나 MCP(multi-chip package) 같은 반도체 디바이스는 두께도 얇을 뿐 만 아니라 볼(ball)단자 수도 많아, 1,000 핀 정도라면 1,000 x 20 g = 20 kg 이상의 힘이 플립(flip)칩이나 MCP 반도체 디바이스에 가해져 테스트 도중에 반도체 디바이스가 파손되기도 하는 큰 문제가 대두되고 있다. Moreover, securing the spring length for securing a stable contact stroke results in an increase in the length of the pogo pins. In addition, individual pogo pins require a spring force of about 20 to 27 g to maintain contact resistances of 0.5 ohm or less. Today, semiconductor devices such as flip chips and multi-chip packages (MCPs) Not only is it thin, but it also has a large number of ball terminals.As long as 1,000 pins, 1,000 x 20 g = 20 kg or more of force is applied to flip chips or MCP semiconductor devices, which causes the semiconductor device to break during testing. It is emerging.

뿐만 아니라, 상기 포고(pogo)핀과 설치공이 형성된 외장 구조물 등의 구성 때문에 포고(pogo)핀의 피치(pitch)를 줄이는데 한계가 있어서, 현재의 고집적화 및 초소형화되고 있는 반도체 디바이스의 추세를 따라갈 수 있는 저 피치, 고 밀도 테스트 소켓의 제조에 한계가 있다는 점도 문제이다. 또한, 비지에이(BGA) 형태의 반도체 디바이스 패케지(10)의 볼(ball) 단자가 약 600~1,000개 이상으로 고밀도화가 되어 감에 따라, 포고핀 형 테스트 소켓은 포고핀, 외장 구조물 등 각종 부품의 제조 및 조립이 복잡하고 어려워 제조단가가 급상승할 뿐만 아니라, 실 테스트에 사용할 때도 단 한 개의 포고(pogo)핀이라도 불량이 발생하면 그 핀을 교체하여야 하는데 그 과정이 너무 어렵고 시간도 많이 걸려 장비 및 인력 손실이 막대하다는 점도 큰 문제이다. In addition, there is a limit to reduce the pitch of the pogo pin due to the configuration of the external structure, such as the pogo pin and the installation hole formed, it is possible to follow the trend of the current high integration and miniaturization of semiconductor devices Another problem is that there are limitations in the manufacture of low pitch, high density test sockets. In addition, as the ball terminals of the BGA-type semiconductor device package 10 are densified to about 600 to 1,000 or more, the pogo pin type test socket has various components such as pogo pins and exterior structures. Manufacturing and assembly are complicated and difficult, and not only the manufacturing cost is soaring, but even a single pogo pin is defective even when used in a real test, the pin has to be replaced and the process is too difficult and time-consuming. In addition, the loss of manpower is also a big problem.

상술한 문제를 해결하기 위한 본발명의 과제는 반도체 집적회로 제조기술 및 마이크로 머시닝 기술(micro-machining technology)로 제조되는 테스트 소켓으로 탄성층인 메쉬(mesh)의 다양한 형태 및 구조, 메쉬 홀 크기 및 메쉬 선폭, 메쉬의 두께 등을 적절히 제어 조절하여 테스트 소켓의 전기 접촉부 피치(pitch)를 용이하게 줄일 수 있고, 반도체 디바이스의 볼(ball) 전극단자와의 접촉 저항은 충분히 낮게 일정하게 유지하면서도 반도체 디바이스의 볼(ball) 전극단자에 가해지는 접촉 압력은 최소화하여 반도체 디바이스의 파손을 방지할 수 있으며, 번인 테스트(burn-in test) 뿐 만 아니라, 고주파 신호처리가 필요한 반도체 디바이스를 비 롯한 어떠한 반도체 디바이스의 종류 및 형태에도 테스트를 할 수 있고, 종래의 포고핀형 테스트 소켓에 필요한 스프링이 내장된 포고핀이나 설치공이 형성된 외장구조물 등 각종 부품의 제작도 없고 조립도 필요없는 간단한 일체형으로 극소형화하고 정교화하여 다양화, 규격화, 양산화, 집적화 및 재현성이 쉽고 저가격화할 수 있는 반도체 디바이스의 저피치, 고밀도, 고주파수, 저압력, 초소형, 고성능 테스트 소켓을 제공하고자 함이다.The problem of the present invention for solving the above problems is a test socket manufactured by semiconductor integrated circuit manufacturing technology and micro-machining technology, various shapes and structures of mesh (elastic layer), mesh hole size and By appropriately controlling and adjusting the mesh line width and the thickness of the mesh, the pitch of the electrical contact of the test socket can be easily reduced, and the contact resistance with the ball electrode terminal of the semiconductor device is kept low enough while keeping the semiconductor device constant. The contact pressure applied to the ball electrode terminal of the device can be minimized to prevent breakage of the semiconductor device, and not only a burn-in test but also any semiconductor device including a semiconductor device requiring high frequency signal processing. Can be tested on the type and shape of the device, and the spring required for the conventional pogo pin type test socket is built-in Low-pitch semiconductor devices that can be easily and cheaply diversified, standardized, mass-produced, integrated and reproducible by miniaturizing and minimizing them into simple one-pieces that do not require assembly or assembly of various parts such as external structures with formed pogo pins or installation holes. It aims to provide high density, high frequency, low pressure, small size and high performance test sockets.

상술한 문제를 해결하는 본 발명의 제1 특징은 중앙부에 소정 깊이로 공간이 형성된 기판; 상기 기판의 공간 상부에 상기 공간을 덮는 메쉬(mesh)구조 형태의 탄성층; 상기 탄성층의 메쉬 상측에 적어도 반도체 디바이스의 전극 수만큼 복수개가 분포되어 있고, 상기 탄성층의 유동으로 상기 반도체 디바이스의 전극과 접촉하는 전기 접촉부; 및 상기 전기 접촉부와 상기 기판 하부에 위치하는 로드보드 PCB 또는 마더보드 PCB와 전기적으로 연결하는 복수개의 신호 연결선을 포함한다.A first aspect of the present invention for solving the above problems is a substrate formed with a space at a predetermined depth in the center; An elastic layer having a mesh structure covering the space above the space of the substrate; A plurality of electrical contacts disposed on at least the number of electrodes of the semiconductor device on the mesh upper side of the elastic layer, the electrical contacts being in contact with the electrodes of the semiconductor device by the flow of the elastic layer; And a plurality of signal connection lines electrically connected to the electrical contact portion and a load board PCB or a motherboard PCB positioned under the substrate.

여기서, 상기 전기 접촉부 상측에 상기 반도체 디바이스의 전극과의 전기적 또는 물리적 접촉을 용이하도록 하는 전도성 범프(bump)가 형성된 것이 바람직하고, 상기 전도성 범프(bump)는 금, 은, 몰리브덴, 텅스텐, 베릴륨, 구리, 티타늄, 오스뮴, 펠리니-7(paliney-7), 로듐, 니켈, 알루미늄 군에서 선택된 적어도 어느 하나를 재질로 하는 것이 바람직하다.Here, it is preferable that a conductive bump is formed above the electrical contact to facilitate electrical or physical contact with an electrode of the semiconductor device, and the conductive bump is formed of gold, silver, molybdenum, tungsten, beryllium, At least one selected from the group consisting of copper, titanium, osmium, paliny-7, rhodium, nickel, and aluminum is preferable.

또한, 바람직하게는 상기 전도성 범프의 형상은 볼막대형, 원뿔형, 피라미드 형, 크라운형 중 어느 하나인 것일 수 있고, 상기 공간에 보조 탄성체가 충진된 것일 수 있으며, 상기 기판은 실리콘을 재질로 하는 것일 수 있다.In addition, preferably, the shape of the conductive bumps may be any one of a ball bar type, a cone type, a pyramid type, a crown type, an auxiliary elastic material may be filled in the space, and the substrate may be made of silicon. Can be.

더하여, 상기 기판 또는 탄성층은 절연체를 재질로 하는 것이 바람직하고, 상기 기판 또는 탄성층은 절연피막으로 처리된 금속 재질로 하는 것이 바람직하며, 상기 기판 하부에 버퍼층이 형성된 것이 바람직하다.In addition, the substrate or elastic layer is preferably made of an insulator, the substrate or elastic layer is preferably made of a metal material treated with an insulating coating, it is preferable that the buffer layer is formed under the substrate.

그리고, 상기 탄성층은 소정 두께의 실리콘층, 실리콘 에피층, 산화규소막(SiO2), 질화규소막(Si3N4) 중 적어도 어느 하나를 포함하는 것이 바람직하며, 상기 탄성층은 원형, 삼각형, 사각형, 오각형, 및 육각형(hexagonal) 모양 중 어느 하나의 메쉬 구조인 것이 바람직하다.The elastic layer may include at least one of a silicon layer, a silicon epitaxial layer, a silicon oxide film (SiO 2 ), and a silicon nitride film (Si 3 N 4 ) having a predetermined thickness, and the elastic layer may be circular or triangular. It is preferable that it is a mesh structure of any one of a square, a pentagon, and a hexagonal shape.

본 발명의 제2 특징은 중앙부에 소정 깊이로 공간이 형성된 마더보드 또는 로드보드 다층 PCB 기판 ; 상기 PCB 기판의 공간 상부에 상기 공간을 덮는 메쉬 구조의 탄성층; 상기 탄성층의 메쉬 상측에 복수개가 분포되어 있고, 상기 탄성층의 유동으로 상기 전극과 접촉하는 전기 접촉부; 및 상기 메쉬의 회로 트레이스(circuit trace)를 따라 상기 공간 외부 측면에 연장되고, 상기 전기 접촉부와 상기 PCB 기판을 전기적으로 연결하는 복수개의 신호 연결선을 포함한다.According to a second aspect of the present invention, there is provided a motherboard or a load board multilayer PCB substrate having a space formed at a predetermined depth in a central portion thereof; An elastic layer of a mesh structure covering the space above the space of the PCB substrate; A plurality of electrical contacts disposed on the mesh upper side of the elastic layer and contacting the electrodes by the flow of the elastic layer; And a plurality of signal connection lines extending along the circuit traces of the mesh and extending to the outer side of the space and electrically connecting the electrical contacts and the PCB substrate.

여기서, 상기 탄성층은 다층 PCB 기판인 것이 바람직하고, 상기 탄성층은 실리콘 및 세라믹인 것이 바람직하며, 상기 전기 접촉부 상측에 상기 전극과 접촉을 용이하도록 하는 전도성 범프(bump)가 형성된 것이 바람직하며, 상기 기판 하부에 버퍼층이 형성된 것이 바람직하다. 또한, 상기 공간에 보조 탄성체가 충진된 것이 바람직하다.Here, the elastic layer is preferably a multi-layer PCB substrate, the elastic layer is preferably silicon and ceramic, it is preferable that a conductive bump (top) formed to facilitate contact with the electrode above the electrical contact portion, It is preferable that a buffer layer is formed under the substrate. In addition, it is preferable that the auxiliary elastic body is filled in the space.

이와 같은 본 발명을 제공하면, 테스트 소켓은 탄성층인 메쉬(mesh)의 다양한 형태 및 구조, 메쉬 홀 크기 및 메쉬 선폭, 메쉬의 두께 등을 적절히 제어 조절하여 테스트 소켓의 전기 접촉부 피치(pitch)를 용이하게 줄일 수 있어 전기 접촉부의 피치(pitch)가 훨씬 작아진 고밀도 전기 접촉부를 가진 초소형 테스트 소켓을 제조할 수 있다.According to the present invention, the test socket appropriately controls various shapes and structures of the mesh, which is an elastic layer, mesh hole size and mesh line width, and the thickness of the mesh, to adjust the electrical contact pitch of the test socket. It can be easily reduced to produce micro test sockets with high density electrical contacts with much smaller pitch of electrical contacts.

따라서 반도체 디바이스의 볼(ball) 전극 사이의 피치(Pitch)도 상당부분 줄일 수 있도록 유도하여 현재의 반도체 디바이스의 크기를 보다 더 초소형화 함으로 반도체 디바이스의 생산단가를 낮출 수 있을 뿐만 아니라, 초소형화된 반도체 디바이스를 사용하여 만든 각종 전자제품이 더욱더 슬림(slim)화 되고 성능이 향상되며 가격이 낮아지는 경제적 효과도 가질 수 있을 것이다. Therefore, the pitch between the ball electrodes of the semiconductor device can be reduced to a considerable extent, thereby minimizing the size of the current semiconductor device, thereby lowering the production cost of the semiconductor device and miniaturizing it. Various electronic products made using semiconductor devices will have economic effects such as slimmer, improved performance and lower price.

또한, 메쉬의 두께, 메쉬 홀 크기, 메쉬 선폭 및 보조 탄성체 등을 적절히 제어 조절함으로 탄성체의 전기 접촉부 탄성을 다양하게 확보하여 반도체 디바이스의 볼(ball) 전극단자와의 접촉 저항은 충분히 낮게 일정하게 유지하면서도 반도체 디바이스의 볼(ball) 전극단자에 가해지는 접촉 압력은 최소화하여 반도체 디바이스의 파손을 방지할 수 있으며, 반도체 집적회로 제조기술 및 마이크로 머시닝 기술(micro-machining technology)로 제작되므로 각종 부품의 제작이나 조립이 없는 간단한 일체형으로, 불량 발생시 쉽게 교체할 수 있어 시간과 장비 및 인력의 손실 을 최소화할 수 있다.In addition, by appropriately controlling the thickness of the mesh, the size of the mesh hole, the mesh line width and the auxiliary elastic body to ensure a variety of elasticity of the electrical contact portion of the elastic body, the contact resistance with the ball electrode terminal of the semiconductor device is kept constant low enough At the same time, the contact pressure applied to the ball electrode terminal of the semiconductor device can be minimized to prevent breakage of the semiconductor device, and the manufacturing of various parts since the semiconductor integrated circuit manufacturing technology and the micro-machining technology are manufactured. Simple assembly without assembly or assembly, it can be easily replaced in case of failure, minimizing time, equipment and manpower loss.

또한 번인 테스트(burn-in test) 뿐만 아니라 고주파 신호처리가 필요한 반도체 디바이스를 비롯한 어떠한 반도체 디바이스의 종류 및 형태에도 테스트를 할 수 있으며, 극소형화하고 정교화하여 다양화, 규격화, 양산화, 집적화 및 재현성이 쉽고 저가격화할 수 있는 저피치, 고밀도, 고주파수, 저압력, 초소형, 고성능 테스트 소켓을 제공할 수 있다. In addition to burn-in tests, it is possible to test any type and shape of semiconductor devices, including semiconductor devices requiring high frequency signal processing, and to miniaturize and refine, diversification, standardization, mass production, integration and reproducibility Low pitch, high density, high frequency, low pressure, compact and high performance test sockets are available for easy and low cost.

그리고, 별도의 테스트 소켓의 제작 없이 테스트 소켓의 기능만을 가지는 메쉬(mesh)구조의 다층 PCB 기판을 본래의 마더보드 또는 로드보드 다층 PCB 기판에 그대로 PCB제조기법으로 접합 또는 임베디드(embedded)하여 PCB보드 일체형으로 제작하여, 종래의 테스트 소켓의 고 제작비용을 완전히 없앨 뿐만 아니라 임피던스 및 인덕턴스 등과 같은 각종 전기적인 문제를 혁신적으로 개선하며, 총 테스트 장비의 구성체를 간단히 하여 반도체 소자의 테스트 생산단가를 대폭 감소시키는 효과를 제공할 수 있다. Then, the PCB board is bonded or embedded by the PCB manufacturing method as it is on the original motherboard or the load board multilayer PCB board without the manufacture of a separate test socket, the mesh PCB multilayer structure having only the function of the test socket. Integral manufacturing eliminates the high manufacturing costs of conventional test sockets, and innovatively improves electrical problems such as impedance and inductance, and greatly reduces test production costs for semiconductor devices by simplifying the composition of total test equipment. Can provide an effect.

이하 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

실시예1Example 1

도 2는 본 발명에 따른 반도체 디바이스 테스트 소켓의 구성을 나타내는 측면도이다. 본 발명에 따른 테스트 소켓은 반도체 디바이스의 처리수행 성능검사 및 전류흐름을 테스트 하기 위해 검사 시스템과 연결되는 마더보드 또는 로드보드 PCB(Printed Circuit Board)(300), 마더보드 또는 로드보드(300) 상부에 위치하고 중앙부에 소정 깊이의 공간을 형성한 기판(100), 기판(100) 상부에 위치하고 상기 공간 위에서 반도체 디바이스와 접촉하도록 유동하는 메쉬 구조의 탄성층(150), 상기 탄성층 상측에 복수개가 분포되어 반도체 디바이스의 전극단자와 접촉하는 전기 접촉부를 포함하여 구성된다.2 is a side view illustrating a configuration of a semiconductor device test socket according to the present invention. The test socket according to the present invention is a motherboard or a load board PCB (Printed Circuit Board) 300, the motherboard or load board 300 is connected to the inspection system to test the performance performance test and current flow of the semiconductor device A substrate 100 having a space having a predetermined depth at a central portion thereof, an elastic layer 150 having a mesh structure positioned on the substrate 100 and flowing in contact with the semiconductor device on the space, and a plurality of the plurality of the substrates disposed above the elastic layer And an electrical contact portion in contact with the electrode terminal of the semiconductor device.

여기서, 탄성층(150)은 실리콘층(110)을 기반으로 하여 산화규소막(SiO2) 또는 질화규소막(Si3N4)(120) 등으로 적층하여 형성하는 것이 바람직하다. 일반적으로 단결정 실리콘은 방향성을 가지고 있으나 스테인레스 스틸보다 더 강하며, 파괴 전에는 변형이 일어나지 않고, 취성이 크고 낮은 이력 현상을 지니며, 비례적인 한계는 거의 파괴점까지 확장되므로 많은 미세 기계소자에 사용된다. 또한, 실리콘은 탄성력이 높아 외부에 가해진 압력에 의한 변형에서도 쉽게 복원하는 성질이 있으며. 게이지 팩터(gauge factor)는 금속 스트레인 게이지(strain gauge) 보다 훨씬 더 크다.Here, the elastic layer 150 is preferably formed by laminating a silicon oxide film (SiO 2 ) or a silicon nitride film (Si 3 N 4 ) 120 or the like based on the silicon layer 110. In general, single crystal silicon is oriented but stronger than stainless steel. It does not deform before breaking, has brittle and low hysteresis, and its proportional limit extends almost to break point, so it is used in many micromechanical devices. . In addition, silicone has high elasticity and easily recovers from deformation caused by external pressure. The gauge factor is much larger than the metal strain gauge.

이처럼, 탄성력이 높고 내구성이 강하며, 기계적 성질이 좋은 실리콘과 같은 재질의 기판(100)위에 실리콘층(110), 실리콘 에피층(110), 산화규소막층 또는 질화규소막층(120)을 형성함으로써, 반도체 디바이스의 솔더볼(solder-ball)(210) 전극단자와 기계적 접촉을 탄성적으로 유도하는 탄성층(150)으로 작용하게 된다.As such, by forming the silicon layer 110, the silicon epitaxial layer 110, the silicon oxide film layer or the silicon nitride film layer 120 on the substrate 100 of a material such as silicon having high elasticity, strong durability and good mechanical properties, It serves as an elastic layer 150 to elastically induce mechanical contact with the solder-ball (210) electrode terminal of the semiconductor device.

또한, 탄성층(150)은 세라믹, 강화 플라스틱, 유리, 복합 에폭시수지, 강화 고분자 화합물, 강화 아크릴수지, 강화 폴리에스터 등의 절연체를 재질로 하는 것 일 수 있고, 절연피막으로 처리된 금속 재질도 될 수 있으며, 상기 기판 하부에 우레탄 폴리머, 폴리이미드, 에폭시, 테프론, 실리콘 라버(silicon rubber) 등의 각종 합성고무(rubber)류 및 수지류로 제조된 완충을 위한 버퍼(buffer)층이 형성된 것일 수 있다.In addition, the elastic layer 150 may be made of an insulator such as ceramics, reinforced plastics, glass, composite epoxy resins, reinforced polymer compounds, reinforced acrylic resins, reinforced polyesters, and the metal material treated with an insulating coating The buffer layer for the buffer made of various synthetic rubbers and resins such as urethane polymer, polyimide, epoxy, Teflon, silicon rubber, etc. may be formed under the substrate. Can be.

상술한 바와 같이, 탄성층(150)은 플라스틱 또는 세라믹 등 탄성력이 있는 재질이면 모두 가능하다. 이러한 재질을 사용하게 되면 전기 접촉부 외의 절연성을 확보할 수 있는 장점이 있을 뿐만 아니라 가공이 용이하고 필요에 따라 제조단가를 낮출 수 있는 장점이 있다.As described above, the elastic layer 150 may be any material having an elastic force such as plastic or ceramic. Using such a material not only has the advantage of ensuring insulation other than the electrical contact, but also has the advantage of easy processing and lowering the manufacturing cost as needed.

그리고, 상술한 테스트 소켓의 기판(100)으로 사용하는 실리콘 기판은 검사할 반도체 디바이스와 같은 재질이므로 모든 물성적 특성이 일치한다. 따라서 테스트를 실시할 경우 검사할 반도체 디바이스와 검사하는 테스트 소켓 상호간의 연계성이 우수하여 다양한 테스트에 응용 가능하며, 동일 재질을 이용하여 집적(integration)하는 것이 가능하기 때문에 신호대 잡음 특성이 우수한 장점이 있다.In addition, since the silicon substrate used as the substrate 100 of the test socket described above is the same material as the semiconductor device to be inspected, all physical properties match. Therefore, when the test is performed, the connection between the semiconductor device to be inspected and the test socket to be inspected is excellent, so that it can be applied to various tests, and the signal-to-noise characteristic is excellent because it can be integrated using the same material. .

또한 그 제조방법이 기존의 반도체 제조공정을 그대로 이용하므로 제조가 간단하고, 자동적인 생산체제를 갖출 수 있으므로 생산성을 향상시키며, 생산원가를 절감할 수 있다. 더하여, 본 발명은 테스트의 공정을 완전 자동화 및 단순화로 발전시킬 수 있으며, 테스트 생산원가를 대폭 절감할 수 있다.In addition, since the manufacturing method uses an existing semiconductor manufacturing process as it is, the manufacturing is simple and an automatic production system can be provided, thereby improving productivity and reducing production costs. In addition, the present invention can advance the process of testing to full automation and simplification, and can greatly reduce the test production cost.

더하여, 종래의 포고핀 타입의 테스트 소켓은 포고핀을 스프링 등의 탄성부재를 이용해서 반도체 디바이스에 접촉하게 하는 방식으로, 그 구성으로 인하여 피 치(pitch)를 줄이는데 한계가 있고, 제작하기 어렵다는 단점이 있었지만, 본 발명의 실시예에서는 마더보드 또는 로드보드 PCB(300)와 반도체 디바이스(200)를 전기적으로 연결하는 중간 매개체(Interposer) 역할로 테스트 소켓을 일체화하고, 수직 방향의 개별적 핀을 조립하는 형태가 아닌 수평방향의 판상에 일괄적으로 접촉을 유도하고, 기판에 전기 접촉부가 상하로 유동할 수 있도록 소정 깊이의 공간을 형성하며, 그 위에 메쉬 형태의 탄성층(150)을 형성하게 하여, 메쉬 구조상의 탄성력 강화 및 재질 특성의 장점으로 인하여 안정적이고, 고집적, 고효율의 테스트 소켓을 제공할 수 있게 된다.In addition, the conventional pogo pin type test socket is a method in which the pogo pin is in contact with the semiconductor device by using an elastic member such as a spring. Due to its configuration, there is a limit in reducing the pitch and it is difficult to manufacture. However, in the embodiment of the present invention, the test socket is integrated and serves to assemble individual pins in the vertical direction as an interposer that electrically connects the motherboard or the load board PCB 300 and the semiconductor device 200. By inducing contact collectively on a horizontal plate rather than a shape, and forming a space of a predetermined depth so that the electrical contact portion can flow up and down on the substrate, to form the elastic layer 150 in the form of a mesh thereon, Due to the resilience of the mesh structure and the advantages of material properties, it is possible to provide a stable, highly integrated and highly efficient test socket.

여기서, 소정 깊이의 공간은 비어 있는 공간(cavity)일 수도 있고, 보조 탄성체를 충진할 수 있음은 물론이다. 보조 탄성체를 충진하는 경우는 빈 공간에서 올 수 있는 각 전기 접촉부의 불균일한 탄성력을 보완하고 일정한 접촉력을 유지할 수 있는 장점이 있다.In this case, the space having a predetermined depth may be an empty space, and of course, the auxiliary elastic body may be filled. In the case of filling the auxiliary elastic body, there is an advantage that it is possible to compensate for the non-uniform elastic force of each electrical contact portion that can come from the empty space and maintain a constant contact force.

보조 탄성체는 고절연성, 고탄성, 고복원성, 저열팽창계수, 저열수축성을 가지고 녹는 점이 높아 형태를 잘 형성 유지하는 우레탄 폴리머, 폴리이미드, 에폭시, 테프론, 페놀, 폴리에스터, 실리콘 라버(silicon rubber) 등의 각종 합성고무(rubber)류 및 수지류가 바람직하며, 절연물로 피막 처리된 금속 재질로 제조된 코일(coil)스프링, 판스프링 및 갭(gap)스프링 등의 각종 스프링 종류도 바람직하다. Auxiliary elastomers have high insulation, high elasticity, high resilience, low coefficient of thermal expansion, low thermal shrinkage, and have high melting point, thus forming urethane polymer, polyimide, epoxy, Teflon, phenol, polyester, silicone rubber, etc. Various synthetic rubbers and resins are preferable, and various spring types such as coil springs, plate springs, and gap springs made of a metal material coated with an insulator are also preferable.

그리고, 상기 기판(100) 또는 탄성층(150)은 세라믹, 강화 플라스틱, 유리, 복합 에폭시수지, 강화 고분자 화합물, 강화 아크릴수지, 강화 폴리에스터 등의 절 연체를 재질로 하는 것일 수 있고, 절연피막으로 처리된 금속 재질도 될 수 있으며, 상기 기판 하부에 우레탄 폴리머, 폴리이미드, 에폭시, 테프론, 실리콘 라버(silicon rubber) 등의 각종 합성고무(rubber)류 및 수지류로 제조된 버퍼(buffer)층이 형성된 것일 수 있다.The substrate 100 or the elastic layer 150 may be made of an insulator such as ceramics, reinforced plastics, glass, composite epoxy resins, reinforced polymer compounds, reinforced acrylic resins, reinforced polyesters, and the like. It may also be a metal material which is treated with a buffer layer made of various synthetic rubbers and resins such as urethane polymer, polyimide, epoxy, Teflon, silicon rubber, etc., under the substrate. It may be formed.

또한, 상기 탄성층(150)은 소정 두께의 실리콘층(110), 실리콘 에피층(120), 산화규소막(SiO2), 질화규소막(Si3N4)(130) 중 적어도 어느 하나를 포함하는 것일 수 있고, 상기 탄성층(150)은 원형, 삼각형, 사각형, 오각형, 육각형(hexagonal) 모양 중 어느 하나의 메쉬 구조인 것일 수 있으며, 그 외에도 다양한 모양의 메쉬구조를 형성할 수 있음은 물론이다. 그리고, 상술한 메쉬(mesh)는 ㎛ ~ ㎜ 단위의 다양한 두께 및 선 폭 과 홀(hole) 크기를 가질 수 있으며, 그들을 조합적으로 제어 조절하여 다양한 탄성과 성능을 구현할 수도 있다.In addition, the elastic layer 150 includes at least one of a silicon layer 110, a silicon epi layer 120, a silicon oxide film (SiO 2 ), and a silicon nitride film (Si 3 N 4 ) 130 having a predetermined thickness. The elastic layer 150 may be any one of a mesh structure of a circular, triangular, square, pentagonal, hexagonal shape, and in addition, may form various mesh structures. to be. In addition, the above-described mesh may have various thicknesses, line widths, and hole sizes in the unit of μm˜mm, and various elasticity and performance may be realized by controlling and controlling them in combination.

도 2에 나타낸 바와 같이, 디바이스(BGA Device Package)(200)에는 회로 연결부위에 솔더볼(210)이 있고, 디바이스의 성능 및 회로의 결함 등을 테스트하기 위해서는 상기 솔더볼(210)에 전기적으로 외부의 테스트 시스템과의 연결이 필요한데, 본 발명에 따른 테스트 소켓의 전기 접촉부를 디바이스의 솔더볼에 일대일 접촉시켜 시스템을 동작하게 되어, 검사과정을 수행할 수 있게 된다.As shown in FIG. 2, the device (BGA Device Package) 200 has solder balls 210 at the circuit connection portions, and is electrically external to the solder balls 210 to test the performance of the device and the defects of the circuits. The connection with the test system is required, and the electrical contact portion of the test socket according to the present invention contacts the solder balls of the device one-to-one to operate the system, thereby performing the inspection process.

반도체 디바이스의 경우, 고 집적화 되면서 선폭이 미세하게 줄어들고 회로의 전기 접촉점인 솔더볼(210)의 간격도 점점 줄어듦에 따라 반도체 디바이스의 검사장비의 구성이 용이하지 않을 뿐만 아니라, 정확성 및 신뢰성이 떨어지는 문제점 이 있었다.In the case of a semiconductor device, the line width is finely reduced and the spacing of the solder balls 210, which are electrical contact points of the circuit, is becoming less and less, and the inspection equipment of the semiconductor device is not easy to configure, and the accuracy and reliability are poor. there was.

이런 문제점에 착안하여 본 발명에서는 BGA 형태에서 수직형 포고핀을 이용한 소켓이 아니라 판형 탄성층(150)이 전기 접촉부를 확보하기 위해, 기판 중앙부에 유동을 위한 소정 공간을 형성하고, 그 상부에 메쉬 형태의 판형 탄성층(150)이 형성된 구조로 이루어진다. 이러한 구조는 탄성력을 확보하기 위해 종래에는 스프링 등의 탄성부재를 사용해야 하기 때문에 포고핀 사이의 간격(피치)을 줄이는데 한계가 있었지만, 본 발명의 테스트 소켓은 메쉬형 탄성층(150)의 두께와 선 폭, 홀 크기 및 간격을 조절하여 전기 접촉부 사이의 간격을 상당부분 줄일 수 있다.In view of the above problems, in the present invention, in order to secure the electrical contact portion of the plate-shaped elastic layer 150 instead of the socket using the vertical pogo pin in the BGA form, a predetermined space for flow is formed in the center of the substrate, and the mesh is formed thereon. It has a structure in which the plate-shaped elastic layer 150 is formed. This structure has a limitation in reducing the gap (pitch) between the pogo pin, because the conventional elastic member such as a spring must be used to secure the elastic force, the test socket of the present invention is the thickness and the line of the mesh-type elastic layer 150 By adjusting the width, hole size and spacing, the spacing between electrical contacts can be significantly reduced.

또한, 본 발명의 실시예는 전기 접촉부의 길이 및 두께가 약 100㎛~500㎛ 이하로 정의될 수가 있으므로, 고주파 신호처리가 필요한 디바이스를 비롯한 어떠한 디바이스의 종류 및 형태에도 테스트를 할 수 있다는 장점이 있으며, 집적회로 기술 및 마이크로 머시닝 기술로 제작되므로 극소형화하고 정교화하여 규격화, 다양화, 양산화, 집적화 및 재현성이 쉽고 저가격화할 수 있다.In addition, the embodiment of the present invention, since the length and thickness of the electrical contact can be defined as about 100㎛ ~ 500㎛ or less, there is an advantage that can be tested on any device type and shape, including devices that require high frequency signal processing In addition, since it is manufactured by integrated circuit technology and micromachining technology, it can be miniaturized and refined and can be easily and inexpensively standardized, diversified, mass-produced, integrated, and reproducible.

도 3은 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정을 예시한 도면이다. 도 3에 나타낸 바와 같이, n형 실리콘 기판(100) 중앙부에 소정공간을 형성하기 위해, 약 20 ~ 50㎛ 깊이의 n+ 확산층(105)을 형성하고(도 3의 (a)), 상기 실리콘 기판(100)과 n+ 확산층(105) 상부에 약 수~수십㎛의 실리콘 에피층(110)을 성장시키고(도 3의 (b)), 상기 에피층(110) 상부에 절연층으로서 산화규소막 또는 질화규소막(120)을 형성하며(도 3의 (c)), 외부의 테스트 시스템과 전기 접촉부를 전기적으로 연결시키기 위한 신호연결선으로서, 미리 디자인된 복수개의 금속 재질의 신호연결선(130)을 형성한다.(도 3의 (d))3 is a view illustrating a manufacturing process of a semiconductor device test socket according to the present invention. As shown in FIG. 3, in order to form a predetermined space in the center of the n-type silicon substrate 100, an n + diffusion layer 105 having a depth of about 20 to 50 μm is formed (FIG. 3A), and the silicon substrate is formed. A silicon epitaxial layer 110 of about several to several tens of micrometers is grown on the (100) and n + diffusion layers 105 (FIG. 3B), and a silicon oxide film or an insulating layer is formed on the epitaxial layer 110. A silicon nitride film 120 is formed ((c) of FIG. 3), and as a signal connection line for electrically connecting an external test system and an electrical contact portion, a signal connection line 130 of a plurality of metal materials designed in advance is formed. ((D) of FIG. 3)

그리고 나서, 상기 n+ 확산층(105) 상부에 메쉬 형태의 탄성층(150)을 형성하기 위해서, 상기 산화규소막 또는 질화규소막(120) 상부에 포토레지스트(PR)를 코팅하고, 사진식각방법으로 메쉬형태의 마스크 패턴을 형성한 다음, 소정 모양의 복수개의 전기 접촉부를 갖는 메쉬 형태의 탄성층(150)을 형성하기 위해 습식 식각 또는 건식 식각법으로 산화규소막 또는 질화규소막을 선택적으로 식각하여 n+ 확산층(105)을 노출시킨다.(도 3의 (e))Then, in order to form the elastic layer 150 having a mesh shape on the n + diffusion layer 105, the photoresist (PR) is coated on the silicon oxide film or silicon nitride film 120, the mesh by a photolithography method After forming a mask pattern in the form of a shape, the silicon oxide film or silicon nitride film is selectively etched by a wet etching method or a dry etching method to form an elastic layer 150 having a plurality of electrical contacts having a predetermined shape. 105) (FIG. 3 (e)).

다음으로, 상기의 구조물을 고농도 HF용액에서 정전압 또는 정전류원을 사용하여 적절한 시간동안 양극반응시켜 n+ 확산층(105)을 다공질 실리콘층(106)으로 변성시킨다.(도 3의 (f)(PSL 공정)) 그리고 최종적으로, 상기 다공질 실리콘층(106)을 약 5% NaOH 용액 등의 식각용액에서 식각한 후, 전기 접촉부의 유동을 위한 메쉬형 탄성층(150)을 형성하게 된다.(도 3의 (g))Next, the structure is anodized for a suitable time using a constant voltage or constant current source in a high concentration HF solution to denature the n + diffusion layer 105 to the porous silicon layer 106. (FIG. 3f) (PSL process Finally, after the porous silicon layer 106 is etched in an etching solution such as about 5% NaOH solution, a mesh-shaped elastic layer 150 for the flow of the electrical contact part is formed. (g))

도 4는 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정의 또 다른 예를 나타낸 도면이다.4 is a view showing still another example of the manufacturing process of the semiconductor device test socket according to the present invention.

도 4에 나타낸 바와 같이, 2개의 실리콘 재질의 기판(100,200)에 산화규소막(110,210)을 형성하고(도 4의 (a)), 상기 양쪽의 기판(100,200)에서 산화규소막이 형성된 면을 서로 부착시켜(SDB; Silicon Direct Bonding)(도 4의 (b)), 상부 기판(200)을 소정 두께의 실리콘층(201)이 형성되도록 랩핑(lapping) 공정을 통해 깍아낸다.(도 4의 (c)) (CMP공정; chemical mechanical polishing) As shown in FIG. 4, silicon oxide films 110 and 210 are formed on two silicon substrates 100 and 200 (FIG. 4A), and the silicon oxide films are formed on both substrates 100 and 200. By attaching (SDB; Silicon Direct Bonding) (FIG. 4B), the upper substrate 200 is scraped off by a lapping process to form a silicon layer 201 having a predetermined thickness. c)) (CMP process; chemical mechanical polishing)

그리고 나서, 상기 CMP 공정에 의해 깍여진 실리콘층(201) 상부에 산화규소 막 또는 질화규소막(220)을 형성하고(도 4의 (d)), 미리 디자인되어 배치되는 복수개의 금속 재질의 신호연결선(230)을 형성한다. 여기서, 신호연결선(230)은 메쉬 구조의 탄성층(150)의 모양이나 형태에 따라 적절히 배치되고, 전기 전도성이 우수한 금, 은, 백금, 구리, 텅스텐, 니켈, 알루미늄 등을 재질로 하는 것이 바람직하다.(도 4의 (e)) Then, a silicon oxide film or a silicon nitride film 220 is formed on the silicon layer 201 cut by the CMP process (FIG. 4 (d)), and the signal connection lines of a plurality of metal materials are designed and arranged in advance. To form 230. Here, the signal connection line 230 is appropriately disposed according to the shape or shape of the elastic layer 150 of the mesh structure, it is preferable to be made of gold, silver, platinum, copper, tungsten, nickel, aluminum and the like excellent in electrical conductivity. ((E) of FIG. 4).

그리고, 반도체 디바이스와의 접촉을 위한 메쉬 구조의 탄성층(150)을 형성하기 위해, 사진식각 방법으로 메쉬 모양의 마스크 패턴을 형성하여 상부 실리콘층(201), 산화규소막층 또는 질화규소막층(220)을 식각하고(도 4의 (f)), 건식 또는 습식 식각 방법으로 메쉬 모양의 탄성층(150) 하부에 있는 산화규소막(115)을 식각하여 최종적으로 본 발명에 따른 반도체 디바이스 테스트 소켓을 제조한다.(도 4의 (g))In order to form the elastic layer 150 having a mesh structure for contact with the semiconductor device, a mask pattern having a mesh shape is formed by a photolithography method to form the upper silicon layer 201, the silicon oxide film layer, or the silicon nitride film layer 220. (F) of FIG. 4 and etching the silicon oxide film 115 under the mesh-shaped elastic layer 150 by a dry or wet etching method to finally manufacture a semiconductor device test socket according to the present invention. ((G) of FIG. 4)

여기서, 상부 기판과 하부기판을 SDB 방법으로 부착할 때, 중간에 산화규소막(115) 대신에 SOG(silicon on glass)필름을 형성하는 것도 바람직하다. 왜냐하면 기판에 특정 두께로 산화규소막을 형성하기 위해서는 PECVD 등과 같은 고가의 증착 장비가 필요하기 때문이다.Here, when attaching the upper substrate and the lower substrate by the SDB method, it is also preferable to form a silicon on glass (SOG) film in place of the silicon oxide film 115 in the middle. This is because expensive deposition equipment such as PECVD is required to form the silicon oxide film on the substrate to a specific thickness.

도 5는 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정의 또 다른 예를 나타낸 도면이다.5 is a view showing still another example of the manufacturing process of the semiconductor device test socket according to the present invention.

도 5에 나타낸 바와 같이, 도 5의 (a) 공정 내지 도 5의 (e)의 공정과 도 4의 (a) 공정 내지 도 4의 (e) 공정은 동일하므로 설명을 생략하고, 도 5의 (f) 및 도 4의 (g) 공정을 설명하면, 상기 탄성층(150)의 유동 간격을 확보하기 위한 공간 은 상기 산화규소막 또는 실리콘 기판을 소정 깊이까지 식각하는 방법이 아닌, 탄성층(150) 부위의 하부기판(100) 후면을 DRIE(Deep Reaction Ion Etching) 방법으로 개방된 공간(cavity)을 형성하고, 반도체 디바이스와의 접촉을 위한 메쉬 형태의 탄성층(150)을 형성하기 위해, 사진식각 방법으로 메쉬 모양의 마스크 패턴을 형성하여 상부 실리콘층(201), 산화규소막층 또는 질화규소막층(220)을 식각하여(도 5의 (f)), 최종적으로 반도체 디바이스 소켓을 제조한다.As shown in FIG. 5, the process of FIG. 5 (a)-FIG. 5 (e) and the process of FIG. 4 (a)-FIG. 4 (e) are the same, and abbreviate | omit description and FIG. Referring to (f) and (g) of FIG. 4, the space for securing the flow interval of the elastic layer 150 is not a method of etching the silicon oxide film or the silicon substrate to a predetermined depth, but the elastic layer ( 150 to form an open cavity on the back surface of the lower substrate 100 of the region by a Deep Reaction Ion Etching (DRIE) method, and to form the elastic layer 150 having a mesh shape for contact with the semiconductor device, A mask pattern having a mesh shape is formed by a photolithography method to etch the upper silicon layer 201, the silicon oxide film layer, or the silicon nitride film layer 220 (FIG. 5 (f)) to finally manufacture a semiconductor device socket.

도 6은 본 발명에 따른 또 다른 실시예로써, 반도체 디바이스 테스트 소켓의 구성 및 전체 구성을 예시한 도면이다. 도 6의 (a)에 나타낸 바와 같이, 실리콘 재질의 기판(100) 상부에 실리콘층, 실리콘 에피층(110), 산화규소막 또는 질화규소막(120) 및 신호연결선(130)이 적층 되고, 상기 기판(100)의 중앙부에 소정 깊이의 공간(107)을 형성하고, 상기 공간의 상부에는 소정 모양의 복수개의 홀로 구성된 메쉬 형태의 탄성층(150)이 형성되어 있으며, 상기 탄성층(150) 상부의 신호 연결선의 끝 부분에 전도성 범프(155)가 형성되어 반도체 디바이스와의 접촉을 시도하는 전기 접촉부의 역할을 한다.6 is a diagram illustrating the configuration and overall configuration of a semiconductor device test socket according to another embodiment of the present invention. As shown in FIG. 6A, a silicon layer, a silicon epitaxial layer 110, a silicon oxide film or a silicon nitride film 120, and a signal connection line 130 are stacked on the silicon substrate 100. A space 107 having a predetermined depth is formed in the center of the substrate 100, and an elastic layer 150 having a mesh shape formed of a plurality of holes having a predetermined shape is formed on the upper portion of the space, and the upper portion of the elastic layer 150 is formed. A conductive bump 155 is formed at the end of the signal connection line of the to serve as an electrical contact to attempt to contact with the semiconductor device.

이처럼, 도 3에 예시된 실시예와는 달리 도 6의 (a)에 나타난 발명은 탄성층(150) 상부에 복수개의 신호연결선(130) 끝에 반도체 디바이스와의 접촉을 위한 전기 접촉부로서 전도성 범프(155)가 형성된다는 점에서, 보다 접촉을 용이하게 하여 테스트 효율을 높일 수 있는 효과가 있게 된다.As such, unlike the embodiment illustrated in FIG. 3, the invention illustrated in FIG. 6A illustrates a conductive bump as an electrical contact for contacting a semiconductor device at the ends of a plurality of signal connection lines 130 on the elastic layer 150. 155) is formed, there is an effect that can facilitate the contact to increase the test efficiency.

즉, 상기 전기 접촉부 상측에 상기 반도체 디바이스의 볼(ball) 전극이나 리드(lead) 전극과의 전기적, 물리적 접촉을 용이하도록 하는 전도성 범 프(bump)(155)가 형성된 것이 바람직한데, 여기서, 전도성 범프(bump)(155) 재료로는 전도성이 우수한 몰리브덴, 텅스텐, 베릴륨-구리 합금, 티타늄, 오스뮴, 펠리니-7(paliney-7), 로듐, 니켈 합금, 백금, 금 합금, 은 합금 등의 강성 금속이나 금 따위의 전도성이 좋고 산화가 잘 안되는 금속으로 도금된 강성 금속이 바람직하다.That is, it is preferable that a conductive bump 155 is formed above the electrical contact to facilitate electrical and physical contact with a ball electrode or a lead electrode of the semiconductor device. As the bump 155 material, rigidity such as molybdenum, tungsten, beryllium-copper alloy, titanium, osmium, paliney-7, rhodium, nickel alloy, platinum, gold alloy, and silver alloy, which are excellent in conductivity, are used. Rigid metals that are plated with metals or metals with good conductivity and poor oxidation are preferred.

또한, 전도성 범프(bump)(155)의 모양은 크라운(crown)형 및 원뿔형, 피라미드형, 볼막대형 등으로 접촉 저항과 접촉 압력을 낮게 유지하면서도 접촉력을 최대한 향상시킨 형태가 바람직하다. In addition, the shape of the conductive bump 155 is preferably in the form of a crown, a cone, a pyramid, a ball bar, and the like, in which contact resistance and contact pressure are kept low while the contact force is improved as much as possible.

도 6의 (b)는 본 발명에 따른 반도체 디바이스 테스트 소켓의 전체 구성의 측면도를 예시한 도면이다. 도 6의 (b)에 나타낸 바와 같이, 소켓의 측면 일부 복수개의 지점에 하부기판을 관통하는 홀(360)을 형성하고, 상기의 신호연결선을 관통하게 하여 기판 하부에 장착되는 마더보드 또는 로드보드 PCB 기판과 연결함으로써, 전기신호를 소통하게 된다. 그리고, 기판의 더 외곽 측면에도 홀을 형성하게 되는데, 이는 가이드 홀(375)로서, 마더보드 또는 로드보드 PCB와 상기 기판을 접촉시키고, 관통된 가이드 홀(375)을 따라 나사와 같은 핀을 삽입하여 부착시킴으로써, 신뢰성 및 재현성이 높은 반도체 디바이스 테스트 소켓을 제공할 수 있게 된다. 그리고, 마더보드 또는 로드보드 PCB와 상기 기판(100) 사이에 버퍼층(350)을 형성하는 것이 바람직한데, 이는 상기 전기 접촉부와 상기 반도체 디바이스 전극의 잦은 접촉으로 수직으로 받는 압력을 완화하여 상기 기판이나 마더보드 또는 로드보드 PCB의 손상을 방지하는 완충 층의 역할을 수행하기 때문이다.6B is a diagram illustrating a side view of the entire configuration of a semiconductor device test socket according to the present invention. As shown in (b) of FIG. 6, a motherboard or a load board is formed at a plurality of points on the side surfaces of the sockets to penetrate the lower substrate and penetrate the signal connection line to be mounted below the substrate. By connecting with the PCB substrate, the electrical signal is communicated. Further, a hole is formed in a further outer side of the substrate, which is a guide hole 375, which contacts the motherboard or the load board PCB with the substrate, and inserts a pin such as a screw along the penetrated guide hole 375. By attaching it, it is possible to provide a semiconductor device test socket with high reliability and reproducibility. In addition, it is preferable to form a buffer layer 350 between the motherboard or the load board PCB and the substrate 100, which relieves the vertical pressure due to frequent contact between the electrical contact portion and the semiconductor device electrode. This is because it acts as a buffer layer to prevent damage to the motherboard or loadboard PCB.

도 7은 본 발명에 따른 반도체 디바이스 테스트 소켓의 전체 구성을 예시한 사시도이다. 도 7에 나타낸 바와 같이, 기판 중앙부에 유동거리를 확보하기 위한 공간(153)이 형성되고 그 상부에 메쉬 형태의 탄성층(150)이 형성되며, 탄성층(150) 상부에 복수개의 전기 접촉부(125)가 배치되고, 전기 접촉부(125)와 기판 하부에 위치한 마더보드 또는 로드보드 PCB와 전기적으로 연결하기 위한 신호연결선(120)이 배치되어 있는 구조이다.7 is a perspective view illustrating the overall configuration of a semiconductor device test socket according to the present invention. As shown in FIG. 7, a space 153 is formed in the center of the substrate to secure a flow distance, and an elastic layer 150 having a mesh shape is formed thereon, and a plurality of electrical contacts are formed on the elastic layer 150. 125 is disposed, and the signal contact line 120 for electrically connecting the electrical contact 125 and the motherboard or the load board PCB located below the substrate is disposed.

신호연결선(120) 및 전기 접촉부(125)의 배치는 반도체 디바이스의 회로 구조 또는 패키지 형태에 맞추어 미리 디자인된 형태에 따라 다양하게 구성할 수 있고, 전기 접촉부(125)는 메쉬 구조의 교차점에 놓일 수도 있고, 메쉬의 홀(153)에 형성할 수도 있다. 신호연결선은(120) 상기 기판의 측면에 관통된 홀을 통해 하부에 있는 마더보드 또는 로드보드 PCB와 연결할 수 있다. The arrangement of the signal connection line 120 and the electrical contact 125 may be variously configured according to a predesigned form according to the circuit structure or package form of the semiconductor device, and the electrical contact 125 may be placed at the intersection of the mesh structure. It may be formed in the hole 153 of the mesh. The signal connection line 120 may be connected to the motherboard or the load board PCB at the bottom through a hole through the side of the substrate.

그리고, 도 7에 나타낸 바와 같이 기판의 모서리 부분에 가이드 홀을 형성하고 하부의 마더보드와 핀으로 연결시켜 안정적인 디바이스 테스트를 실행할 수 있게 된다. 또한, 기판(100) 및 마더보드 또는 로드보드 PCB 사이에는 버퍼층(350)이 형성되어 수많은 테스트 접촉에 의한 기판의 하방 압력을 완화 시키는 역할을 수행한다.As shown in FIG. 7, a guide hole is formed in an edge portion of the substrate, and a stable device test can be executed by connecting to the lower motherboard and a pin. In addition, a buffer layer 350 is formed between the substrate 100 and the motherboard or the load board PCB to relieve the downward pressure of the substrate due to numerous test contacts.

도 8은 본 발명에 따른 반도체 디바이스 테스트 소켓의 구성으로, 탄성층(150), 신호연결선(130) 및 전기 접촉부에 형성된 전도성 범프(bump)(155)의 다양한 형태를 나타낸 도면이다. 도 8의 (a)에 나타낸 바와 같이, 메쉬 구조에서 육각형(hexagonal) 모양은 구조의 모양 중 가장 안정한 모양이어서, 탄성층(150) 상 부에 위치한 각 전기 접촉부에서 탄성력의 균일도 향상에 유리하고, 그 밖에 원형(도 6의 (b)), 사각형(도 6의 (c)), 삼각형(도 6의 (d)) 등 필요에 따라 다양하게 메쉬의 홀(153) 모양을 형성할 수 있다.FIG. 8 is a view illustrating a configuration of a semiconductor device test socket according to an exemplary embodiment of the present invention and showing various forms of conductive bumps 155 formed on the elastic layer 150, the signal connection line 130, and the electrical contact. As shown in (a) of FIG. 8, the hexagonal shape in the mesh structure is the most stable shape among the shapes of the structure, which is advantageous in improving the uniformity of the elastic force at each electrical contact located on the elastic layer 150. In addition, the shape of the hole 153 of the mesh may be formed in various ways, such as a circle (FIG. 6B), a rectangle (FIG. 6C), a triangle (FIG. 6D), and the like.

그리고, 전기 접촉부는 반도체 디바이스의 솔더볼과 여러번 접촉하게 되는데 판형일 수 있고, 판형의 전기 접촉부에 전도성 범프(155)를 형성할 수도 있다. 범프(155)의 접촉 끝 부분은 볼막대형(도 8의 (a)), 크라운형(도 8의 (b)), 피라미드형(도 8의 (c)), 원뿔형(도 8의 (d)) 등 다양하게 형성할 수 있다. 이렇게 다양한 형태의 범프(155)는 솔더볼과의 보다 안정적인 접촉을 유도하고, 수 마이크로 단위의 미세한 반도체 디바이스의 테스트를 위해서 팁(tip)형태의 마이크로 구조로 형성하는 것이 훨씬 유리하다.In addition, the electrical contact may be in contact with the solder ball of the semiconductor device several times, and may be plate-shaped, and the conductive bump 155 may be formed in the plate-shaped electrical contact. The contact ends of the bumps 155 are ball bar type (FIG. 8A), crown type (FIG. 8B), pyramid shape (FIG. 8C), and cone shape (FIG. 8D). Can be formed in various ways. These various types of bumps 155 are more advantageous to induce a more stable contact with the solder ball, and to form a microstructure in the form of a tip (tip) for the test of a fine semiconductor device of several micro units.

실시예2Example 2

도 9는 본 발명에 따른 또 다른 실시예로써, 반도체 디바이스 테스트 소켓의 구성을 예시한 도면이다. 도 9의 (a)에 나타낸 바와 같이, 상술한 실시예와는 달리 기판(105)은 다층 PCB 기판을 이용하고, 탄성층(155) 또한 PCB 기판을 이용하는 구조이다. 먼저, 마더보드 또는 로드보드 다층 PCB 기판(105) 중앙부에 소정 깊이의 공간(107)을 형성한 후, 상기 공간(107)에 보조 탄성체를 충진시키고, 상부에 일정 두께의 PCB 기판(153)을 부착한다. 물론 상기 공간은 비어있는 공간(cavity)일 수도 있다.9 is a diagram illustrating the configuration of a semiconductor device test socket according to another embodiment of the present invention. As shown in FIG. 9A, unlike the above-described embodiment, the substrate 105 uses a multilayer PCB substrate, and the elastic layer 155 also uses a PCB substrate. First, after forming a space 107 of a predetermined depth in the center of the motherboard or a load board multilayer PCB substrate 105, an auxiliary elastic body is filled in the space 107, the PCB substrate 153 of a predetermined thickness on the top Attach. Of course, the space may be an empty cavity.

도 9의 (b)에 나타낸 바와 같이, 상기 소정공간(107) 상부에 부착되는 PCB 기판에 미리 디자인된 메쉬 구조를 형성하기 위해 마이크로 머시닝 기술로 복수개의 홀을 형성하여 메쉬형 탄성층(155)을 형성한다. 여기서, PCB 기판은 일반적으로 세라믹, 테프론, 에폭시 수지, 폴리이미드 필름, 페놀 수지(FR-1,2,3,4,5), Glass cloth 수지(CEM-1), Glass paper 수지(CEM-3), 폴리에스터(PET) 등의 강성재질을 사용하기 때문에 비교적 높은 탄성력이 있고, 전기 회로가 없는 부분은 절연체의 역할을 할 수 있으며, 다층 PCB구조로 제조할 수 있기 때문에 신호 연결이 용이하다는 점에서 장점이 있다.As shown in FIG. 9 (b), the mesh type elastic layer 155 is formed by forming a plurality of holes using a micromachining technique to form a predesigned mesh structure on a PCB substrate attached to the predetermined space 107. To form. Here, the PCB substrate is generally a ceramic, teflon, epoxy resin, polyimide film, phenol resin (FR-1,2,3,4,5), glass cloth resin (CEM-1), glass paper resin (CEM-3 ), Because it uses rigid materials such as polyester (PET), it has a relatively high elastic force, the part without electric circuit can act as an insulator, and can be manufactured in a multilayer PCB structure, so signal connection is easy. There is an advantage in

또한, 도 9에 나타난 실시예는 상부기판 즉, 탄성층(155) 상부에 하부의 마더보드(105)와 연결되는 별도의 신호연결선을 형성할 필요가 없다. 이는 다층 PCB 기판 자체는 일정한 간격으로 전기신호를 연결하는 전기신호 네트워크가 층층이 쌓여 형성된 것이어서, 각 층의 수직방향으로 관통홀(through hole 또는 via hole)을 뚫어 전도성 재질로 연결하기만 하면 되는 구성이다. 즉, 탄성층(155) 상부에 복수개의 전기 접촉부를 형성하고 기판의 외측면에 특정 시점에서 수직으로 관통홀(105)을 형성하여 기판(100)인 마더보드 또는 로드보드 PCB와 연결되면, 전기 접촉부가 전기적으로 루프(loop)회로로 접속이 이루어지는 구조이다. 또한, 기판(105) 하부에는 버퍼층을 형성할 수도 있는데, 이는 상술한 바와 같이 상기 접촉부의 수많은 전기 접촉에 의해 발생되는 기판의 하방 압력을 완화 시키기 위함이다.In addition, the embodiment illustrated in FIG. 9 does not need to form a separate signal connection line connected to the lower motherboard 105 on the upper substrate, that is, the elastic layer 155. This is because the multilayer PCB substrate itself is formed by stacking layers of electrical signals that connect electrical signals at regular intervals, and simply connect through conductive holes and through holes in the vertical direction of each layer. . That is, when the plurality of electrical contacts are formed on the elastic layer 155 and the through holes 105 are vertically formed on the outer surface of the substrate at a specific point in time, the substrate 100 is connected to the motherboard or the load board PCB. The contact part is electrically connected to the loop circuit. In addition, a buffer layer may be formed below the substrate 105, as described above, to alleviate the downward pressure of the substrate generated by numerous electrical contacts of the contact portion.

이처럼, 도 9에 나타난 본 발명의 실시예는 PCB 기판을 사용한다는 점에서, 독립적으로 증착 등의 공정이 필요하지 않고, PCB 자체에 탄성력이 있어서, 전기 접촉부의 유동을 유도하는 탄성층의 역할을 할 수 있을 뿐만 아니라, 다른 실시예에서처럼 탄성층 상부에 복수개의 복잡한 신호 연결선을 배치할 필요없이 특정 지점에서 수직으로 관통홀을 형성하여 연결하기만 되는 구조라는 점에서 큰 장점이 있다.As such, the embodiment of the present invention shown in FIG. 9 uses a PCB substrate, and does not require a process such as deposition independently, and has an elastic force on the PCB itself, thus serving as an elastic layer that induces flow of electrical contacts. In addition, as in other embodiments, there is a great advantage in that it is a structure in which only through holes are vertically formed at a specific point and connected without the need to arrange a plurality of complicated signal connection lines on the elastic layer.

이상과 같이, 본 발명은 종래의 포그핀 형태의 테스트 소켓보다 그 두께를 혁신적으로 줄일 수 있을 뿐만 아니라, 전기 접촉부의 간격을 상당히 줄여 고주파 신호처리가 필요한 디바이스를 비롯한 어떠한 디바이스의 종류 및 형태에도 테스트를 할 수 있다는 장점이 있으며, 집적회로 기술 및 마이크로 머시닝 기술로 제작되므로 극소형화하고 정교화하여 규격화, 양산화, 다양화, 집적화 및 재현성이 쉽고 저가격화할 수 있다. 또한, 마이크로(micro) 시스템과 매크로(macro) 시스템 간의 전기적 연결 및 보드 간 전기신호 연결 등을 원활히 해주는 '인터포저(Interposer)' 분야에 광범위하게 적용할 수 있는 장점이 있다.As described above, the present invention not only can innovatively reduce the thickness of the test socket in the form of a conventional fog pin, but also significantly reduce the distance between electrical contacts, and test any type and form of devices, including devices requiring high frequency signal processing. In addition, since it is manufactured by integrated circuit technology and micromachining technology, it can be miniaturized and refined, and can be easily and cheaply standardized, mass-produced, diversified, integrated, and reproducible. In addition, there is an advantage that can be widely applied to the field of 'Interposer' that facilitates the electrical connection between the micro system and the macro system and the electrical signal connection between the boards.

이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 본질과 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 기술분야 및 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다. While the invention has been shown and described in connection with specific embodiments thereof, it will be appreciated that various modifications and variations can be made without departing from the spirit, spirit and scope of the invention as indicated by the claims. Anyone with ordinary knowledge in Esau will readily know.

도 1은 종래의 반도체 디바이스의 테스트 소켓의 구성을 예시한 도면,1 is a diagram illustrating a configuration of a test socket of a conventional semiconductor device;

도 2는 본 발명에 따른 반도체 디바이스 테스트 소켓의 구성을 나타내는 측면도,2 is a side view showing the configuration of a semiconductor device test socket according to the present invention;

도 3은 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정을 예시한 도면,3 is a view illustrating a manufacturing process of a semiconductor device test socket according to the present invention;

도 4는 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정의 또 다른 예를 나타낸 도면,4 is a view showing still another example of the manufacturing process of the semiconductor device test socket according to the present invention;

도 5는 본 발명에 따른 반도체 디바이스 테스트 소켓의 제조공정의 또 다른 예를 나타낸 도면,5 is a view showing still another example of the manufacturing process of the semiconductor device test socket according to the present invention;

도 6은 본 발명에 따른 또 다른 실시예로서, 반도체 디바이스 테스트 소켓의 구성 및 전체 구성을 예시한 도면,6 is a view illustrating the configuration and overall configuration of a semiconductor device test socket according to another embodiment of the present invention;

도 7은 본 발명에 따른 반도체 디바이스의 테스트 소켓의 전체 구성을 예시한 사시도,7 is a perspective view illustrating the overall configuration of a test socket of a semiconductor device according to the present invention;

도 8은 본 발명에 따른 반도체 디바이스 소켓의 구성으로, 탄성층, 신호연결선 및 전기 접촉부의 다양한 형태를 나타낸 도면,8 is a configuration of a semiconductor device socket according to the present invention, which shows various forms of an elastic layer, a signal connection line, and an electrical contact;

도 9는 본 발명에 따른 또 다른 실시예로서, 반도체 디바이스 테스트 소켓의 구성을 예시한 도면이다.9 is a diagram illustrating the configuration of a semiconductor device test socket as another embodiment according to the present invention.

Claims (17)

중앙부에 소정 깊이로 공간이 형성된 기판;A substrate having a space formed at a predetermined depth in a central portion thereof; 상기 기판의 공간 상부에 상기 공간을 덮는 메쉬(mesh)구조 형태의 탄성층;An elastic layer having a mesh structure covering the space above the space of the substrate; 상기 탄성층의 메쉬 상측에 적어도 반도체 디바이스의 전극 수만큼 복수개가 분포되어 있고, 상기 탄성층의 유동으로 상기 반도체 디바이스의 전극과 접촉하는 전기 접촉부; 및 A plurality of electrical contacts disposed on at least the number of electrodes of the semiconductor device on the mesh upper side of the elastic layer, the electrical contacts being in contact with the electrodes of the semiconductor device by the flow of the elastic layer; And 상기 전기 접촉부와 상기 기판 하부에 위치하는 로드보드 PCB 또는 마더보드 PCB와 전기적으로 연결하는 복수개의 신호 연결선을 포함하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And a plurality of signal connection lines electrically connected to the electrical contact portion and a load board PCB or a motherboard PCB positioned below the substrate. 제1항에 있어서,The method of claim 1, 상기 전기 접촉부 상측에 상기 반도체 디바이스의 전극과의 전기적 또는 물리적 접촉을 용이하도록 하는 전도성 범프(bump)가 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And a conductive bump formed above the electrical contact to facilitate electrical or physical contact with an electrode of the semiconductor device. 제2항에 있어서,The method of claim 2, 상기 전도성 범프(bump)는 금, 은, 몰리브덴, 텅스텐, 베릴륨, 구리, 티타 늄, 오스뮴, 펠리니-7(paliney-7), 로듐, 니켈, 알루미늄 군에서 선택된 적어도 어느 하나를 재질로 하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.The conductive bump is made of at least one material selected from the group consisting of gold, silver, molybdenum, tungsten, beryllium, copper, titanium, osmium, paliny-7, rhodium, nickel, and aluminum. Semiconductor device test socket. 제2항에 있어서,The method of claim 2, 상기 전도성 범프의 형상은 볼막대형, 원뿔형, 피라미드형, 크라운형 중 어느 하나인 것을 특징으로 하는 반도체 디바이스 테스트 소켓.The shape of the conductive bump is a semiconductor device test socket, characterized in that any one of the ball, cone, pyramid, crown type. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 공간에 보조 탄성체가 충진된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And a secondary elastic body is filled in the space. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 기판은 실리콘을 재질로 하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And the substrate is made of silicon. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 기판 또는 탄성층은 절연체를 재질로 하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.The substrate or the elastic layer is a semiconductor device test socket, characterized in that the insulating material. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 기판 또는 탄성층은 절연피막으로 처리된 금속 재질로 하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.The substrate or the elastic layer is a semiconductor device test socket, characterized in that the metal material treated with an insulating coating. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 기판 하부에 버퍼(buffer)층이 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And a buffer layer is formed under the substrate. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 탄성층은 소정 두께의 실리콘층, 실리콘 에피층, 산화규소막(SiO2), 질화규소막(Si3N4) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.The elastic layer includes at least one of a silicon layer, a silicon epi layer, a silicon oxide film (SiO 2 ), and a silicon nitride film (Si 3 N 4 ) having a predetermined thickness. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 탄성층은 원형, 삼각형, 사각형, 오각형, 및 육각형(hexagonal) 모양 중 어느 하나의 메쉬 구조인 것을 특징으로 하는 반도체 디바이스 테스트 소켓.The elastic layer is a semiconductor device test socket, characterized in that the mesh structure of any one of circular, triangular, square, pentagonal, and hexagonal (hexagonal) shape. 중앙부에 소정 깊이로 공간이 형성된 마더보드 또는 로드보드 다층 PCB 기판 ;Motherboard or load board multi-layer PCB board | substrate with space formed in the center in predetermined depth; 상기 PCB 기판의 공간 상부에 상기 공간을 덮는 메쉬 구조의 탄성층;An elastic layer of a mesh structure covering the space above the space of the PCB substrate; 상기 탄성층의 메쉬 상측에 복수개가 분포되어 있고, 상기 탄성층의 유동으로 상기 전극과 접촉하는 전기 접촉부; 및A plurality of electrical contacts disposed on the mesh upper side of the elastic layer and contacting the electrodes by the flow of the elastic layer; And 상기 메쉬의 회로 트레이스(circuit trace)를 따라 상기 공간 외부 측면에 연장되고, 상기 전기 접촉부와 상기 PCB 기판을 전기적으로 연결하는 복수개의 신호 연결선을 포함하는 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And a plurality of signal connection lines extending along the circuit traces of the mesh and extending outwardly of the space and electrically connecting the electrical contacts and the PCB substrate. 제12항에 있어서,The method of claim 12, 상기 탄성층은 PCB 기판인 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And the elastic layer is a PCB substrate. 제12항에 있어서,The method of claim 12, 상기 탄성층은 실리콘 및 세라믹인 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And the elastic layer is silicon and ceramic. 제12항에 있어서,The method of claim 12, 상기 전기 접촉부 상측에 상기 전극과 접촉을 용이하도록 하는 전도성 범프(bump)가 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And a conductive bump formed on the electrical contact to facilitate contact with the electrode. 제12항 내지 제15항 중 어느 한 항에 있어서,The method according to any one of claims 12 to 15, 상기 공간에 보조 탄성체가 충진된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And a secondary elastic body is filled in the space. 제12항 내지 제15항 중 어느 한 항에 있어서, The method according to any one of claims 12 to 15, 상기 기판 하부에 버퍼(buffer)층이 형성된 것을 특징으로 하는 반도체 디바이스 테스트 소켓.And a buffer layer is formed under the substrate.
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