KR20100120224A - 다층 금속배선 구조물, 집적 회로 및 그 제조 방법 - Google Patents

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Abstract

마이크로전자 디바이스를 위한 두꺼운 다층 금속배선 구조물은 제 1 배리어층(111), 제 1 배리어 층 위의 제 1 금속층(112), 상기 제 1 금속층 위의 제 1 패시베이션층(113), 상기 제 1 패시베이션층을 관통하는 비아 구조(114), 상기 제 1 패시베이션층 위에 그리고 상기 비아 구조 내에 형성되는 제 2 배리어층(115), 상기 제 2 배리어 층 위의 제 2 금속층(116), 상기 제 2 금속층 및 상기 제 1 패시베이션층 위의 제 2 패시베이션층(117)을 포함한다.

Description

다층 금속배선 구조물, 집적 회로 및 그 제조 방법{MULTI-LAYER THICK METALLIZATION STRUCTURE FOR A MICROELECTRONIC DEVICE, INTEGRATED CIRCUIT CONTAINING SAME, AND METHOD OF MANUFACTURING AN INTEGRATED CIRCUIT CONTAINING SAME}
본 발명은 전반적으로 집적 회로 및 그 제조에 관한 것으로서, 특히 집적 회로 금속배선 스택(integrated circuit metallization stacks)에 관한 것이다.
집적 회로 패키지는 전통적으로 금속배선 스택이라고 불릴 수 있는 것을 형성하는 비아 구조물 사이에 배치되는 다수의 금속층을 포함한다. 금속배선 스택은 트랜지스터 등과 같은 하부의 능동 소자에 전력을 공급하고 해당 소자로의 다른 필요한 전기적 접속을 제공한다. 마이크로프로세서 설계에서 현재 부상중인 경향은 칩셋으로부터의 부가적인 기능을 중앙처리장치(CPU)상으로 가져오는 것인데, 이러한 경향은 CPU의 성능 요구에 추가적인 요소를 부가할 뿐만 아니라, 다이 상의 신호 접속의 개수를 증가시키는 것을 필요로 한다. 이러한 증가는 다이 사이즈의 감소와 더불어, 모든 신호 접속을 다이의 외주 부근에 배치시키는 것이 더이상 실제적이지 않게 되고 이에 따라 적어도 몇몇 신호 접속은 다이 중간에 배치되어야 하는 상황에 기술이 빠르게 다가가고 있음을 의미한다.
다이 중간에 몇몇 필요한 신호 접속을 형성하는 방법으로서, 금속배선 스택에 기존 두꺼운 금속층을 형성하는 데에 현재 사용되고 있는 동일한 공정을 사용하여 금속 배선 스택에 추가의 두꺼운 금속층을 형성하는 방법이 있다. 이러한 기존 두꺼운 금속층 공정 플로우는 예컨대, K. Mistry et al., 45nm Logic Technology with High-k+ Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging, Electron Devices Meeting 2007, IEDM 2007, IEEE international, 10-12 Dec. 2007, pp.247-250에 개시되어 있다. 하지만, 이러한 공정 플로우를 사용하여 또다른 두꺼운 금속층을 부가하는 것은 두꺼운 금속층을 패시베이팅하기 위한 최대 공정 온도 제약 및 웨이퍼 휨 문제 때문에 대량 제조에 대해 실질적이지 못하다.
본 명세서에 개시된 실시예는 이하의 상세한 설명을 도면과 함께 읽으면 더 잘 이해될 것이다.
도 1은 본 발명의 실시예에 따라, 두꺼운 다층 금속배선 구조를 포함하는 집적 회로에 대한 단면도,
도 2는 본 발명의 실시예에 따라 집적 회로를 제조하는 방법을 도시하는 흐름도,
도 3~6은 본 발명의 실시예에 따라 제조 공정의 여러 지점에서의 도 1의 집적 회로의 단면도.
설명의 단순 명료화를 위해, 도면은 구성의 일반적인 방식을 도시하고, 주지의 특징 및 기술의 설명 및 세부 내용은 본 발명의 실시예의 설명을 불필요하게 불명료하게 하는 것을 피하기 위해 생략될 수 있다. 또한, 도면의 요소는 실제 축적대로 도시된 것은 아니다. 예컨대, 도면의 어떤 요소들의 치수는 본 발명의 실시예의 이해를 돕기 위해 다른 요소들에 비해 과장될 수 있다. 상이한 도면의 동일한 참조 부호는 동일한 요소를 나타내지만, 유사한 참조 부호는 유사한 요소를 나타낼 수 있지만 반드시 그러한 것은 아니다.
본 명세서 내의 용어 "제 1", "제 2", "제 3", "제 4" 등은 유사한 요소들 간을 구분하기 위해 사용되고, 특정한 순차적 혹은 시간적 순서를 기술하기 위한 것이 아니다. 본 명세서에 기술되는 실시예가 여기에 도시되고 기술되는 것과 다른 순서로 동작할 수 있도록 적절한 상황 하에서 이들 용어들은 교환가능하다는 점을 이해해야 한다. 유사하게, 방법이 본 명세서에 일련의 단계를 포함하는 것으로서 설명되면, 본 명세서에 기술된 그러한 단계들의 순서는 그러한 단계가 수행될 수 있는 반드시 유일한 방법인 것이 아니며, 기술된 단계 중 일부가 생략될 수 있고, 본 명세서에 기술되지 않은 어떤 다른 단계가 본 방법에 부가될 수 있다. 더욱이, 용어 "구비하다", "포함하다", "갖는다" 및 이들의 변형은 비배타적 포함을 커버하도록 의도된 것이므로, 일련의 요소들을 포함하는 공정, 방법, 물품, 혹은 장치는 이들 요소에 반드시 한정되는 것이 아니고, 명시적으로 열거되지 않거나 그러한 공정, 방법, 물품 혹은 장치에 내재하는 다른 요소을 포함할 수 있다.
상세한 설명 및 청구항의 용어 "좌", "우", "앞", "뒤", "상부", "하부", "위", "아래" 등은 기술적 목적을 위해 사용된 것이고, 영구적인 상대적 위치를 반드시 기술하기 위한 것이 아니다. 본 명세서에 기술된 실시예은 여기에 도시되고 기술된 것과 다른 배향으로 동작할 수 있음을 이해해야 한다. 여기에 사용되는 용어"결합된"는 전기적 혹은 비전기적 방식으로 직접 혹은 간접으로 접속되는 것을 정의한다. 서로 "인접하는" 것으로 기술되는 대상들은 해당 용어가 사용되는 문맥에 대해 적합하게, 서로 근접한 상태로 서로 물리적으로 접촉하고 있거나, 서로 동일한 일반적인 지역 혹은 영역 내에 있을 수 있다. "일실시예에서"라는 용어는 반드시 동일한 실시예를 지칭하는 것이 아니다.
더욱이, 본 발명에 따른 두꺼운 금속배선 구조는 기존 구조보다 양호한 하부의 로우-k 층간 유전체(ILD) 보호를 제공하는데, 왜냐하면 추가의 두꺼운 금속층 및 추가의 질화물 층의 존재 때문이다. 이러한 구조는 이하에 더욱 설명될 것이다. 로우-k 재료와 관련하여, 과거에 게이트 유전체로서 사용되었던 실리콘 이산화물(SiO2)은 대략 3.9의 유전상수 k(이를 종종 "k"라고 칭함)를 갖는다는 점에 유의하자. 본 명세서에서 "로우-k" 재료라는 것은 SiO2에 비해 낮은 유전상수를 갖는 재료를 의미하는데, 예컨대 이에 제한되는 것은 아니지만, 카본-도핑된 실리콘 산화물(CDO), 오르가노실리게이트 글래스(OSG) 및 수소화 실리콘 옥시카바이드(흔히 SiOC:H라고 칭함)와 같은 대략 3.5 미만의 유전 상수를 갖는 재료이다.
이제 도면을 참조해 보면, 도 1은 본 발명의 실시예에 따른 두꺼운 다층 금속배선 스택(110)을 포함하는 집적 회로(100)에 대한 단면도이다. 도 1에 도시된 바와 같이, 두꺼운 다층 금속배선 구조(110)는 배리어층(111), 배리어층(111) 상의 금속층(112), 금속층(112) 상의 패시베이션층(113), 패시베이션층(113)을 관통하는 비아 구조(114)를 포함한다. 두꺼운 다층 금속배선 구조(110)는 또한, 패시베이션층(113) 상에 그리고 비아 구조(114) 내에 형성된 배리어층(115), 배리어층(115) 상의 금속층(116), 금속층(116) 및 패시베이션층(113) 상의 패시베이션층(117)을 구비한다.
예로서, 배리어층(111)은 티탄(Ti), 탄탈(Ta), 탄탈 질화물(TaN), 티탄 질화물(TiN), 티탄 텅스텐(TiW) 등을 포함할 수 있다. 어떤 실시예에서, 티탄이 선호되는데, 티탄이 공정 플로우에 통합되기에 가장 쉽고 적합한 배리어 재료이기 때문이다.
다른 예로서, 금속층(112,116)은 구리 등을 포함할 수 있다. 구리는 우수한 도전성 때문에 적어도 부분적으로 금속층(112,116)에 사용될 수 있다. 일실시예에서, 금속층(112)은 약 2.5 미크론 이하의 두께를 갖고, 당해 실시예의 특정 구현에서는 약 2.0 미크론의 두께를 갖는다. 동일한 혹은 다른 실시예에서, 금속층(116)은 최소 약 2 미크론의 두께를 갖고, 해당 실시예의 특정 구현에서는 약 7미크론의 두께를 갖는다. 다른 가능한 고려 사항 중에서, 스퍼터링 및 도금 공정의 제조 제약은 최소한 어느 정도까지는 금속층(112, 116)의 두께를 결정할 수 있다.
또다른 예로서, 패시베이션층(113,117)은 SiO2, 실리콘 옥시니트라이드, 실리콘 질화물(Si3N4) 등을 포함할 수 있다. 일실시예에서, 패시베이션층(113)은 약 0.5미크론과 약 1 미크론 사이의 두께를 갖는다. 위에서 언급한 바와 같이, 금속층(112) 및 패시베이션층(113)은 하부의 로우-k 층간 유전체(ILD)에 대한 보호 기능을 제공한다. 이러한 보호는 이러한 층들이 패키지 유도 스트레스(package-induced stress)를 보다 넓은 영역에 걸쳐 분산시킴으로써 스트레스 버퍼로서 기능한다는 사실로부터 부분적으로 기인한다. 패키지 유도 스트레스는 패키지 재료와 다이 간의 열팽창계수(CTE) 불일치로 인해 발생한다. 이러한 스트레스 버퍼링 효과는 하부 로우-k ILD 층의 깨지기 쉬운 성질인 경우 중요할 수 있는 특징이다.
다시 도 1을 보면, 집적 회로(100)는 복수의 배선층(130)이 형성된 반도체 기판(120)을 더 포함한다. 일실시예에서, 반도체 기판(120)은 실리콘 등을 포함한다. 기판(120)에 인접하여, 다수의 프론트엔드 필름(131) 및 백엔드 필름(132)이 위치하고, 이에 이어서 복수의 배선층(130)이 위치한다. 복수의 배선층(130) 내의 최상층은 층(137)이다. 층(137)은 달리 부르지 않으면 여기서는 "제 1 배선층"이라고 칭하고, 두꺼운 다층 금속배선 구조(110)의 최하위 부분, 즉 배리어층(111) 바로 아래에 위치한다. 일실시예에서, 층들(133,134,135,136)중 하나 이상이 로우-k ILD 재료를 포함하는 한편, 또다른 실시예에서 층(136)은 실리콘 산화물을 포함한다. 동일한 혹은 다른 실시예에서, 층(137)은 실리콘 질화물을 포함한다.
도시되고, 또한 위에서 방금 언급한 바와 같이, 두꺼운 다층 금속배선 구조(110)는 복수의 배선층(130) 위에 위치하고, 배리어층(111)은 층(137)에 인접하고 있다. 집적회로(110)는 또한, 패시베이션층(117) 위의 전기적 절연 재료(140)와, 전기적 절연층(140) 및 패시베이션층(117)을 관통하는 비아 구조(150)와, 전기적 절연층(140) 위이고 비아 구조(150) 내에 위치하는 배리어층(160)과, 배리어층(160) 위의 전기적 도전 범프(170)를 더 포함한다. 예컨대, 전기적 절연층(140)은 스핀온 폴리머 절연 재료 등을 포함할 수 있고, 배리어층(160)은 배리어층(111,115)과 유사할 수 있고, 전기적 도전 범프(170)는 구리 등을 포함할 수 있다.
도시된 실시예에서, 금속층(112)은 제 1 방향으로 배향되어 있고, 금속층(116)은 상기 제 1 방향과 실질적으로 수직한 제 2 방향으로 배향되어 있다. 도 1의 좌표계에서, 금속층(112)은 x-방향으로 가장 긴 치수를 갖고, 금속층(116)은 z-방향으로 가장 긴 치수를 갖는다. (z-방향은 지면으로 바로 들어가고 나오는 방향임을 유의해야 한다. 도 1의 좌표계가 z-방향에 대해 상이한 어떠한 것을 나타내는 것처럼 보인다면, 이는 순전히 도시를 위해 그러한 것이다) 이러한 배향은, 금속 라인이 두개의 상이한 차원에 교차하여 연장하기 때문에, 집적회로(100)의 두개의 직교하는 방향으로 양호한 파워 분배를 제공한다. 이는 다시, IR 강하를 적게 하고, 파워 소비를 줄이고, 다른 회로 설계 이점을 제공한다.
도 2는 본 발명에 따른 집적 회로의 제조 방법(200)을 도시하는 흐름도이다. 예컨대, 방법(200)은 도 1에 도시된 집적 회로(100)와 유사한 집적 회로을 형성할 수 있다.
방법(200)의 단계(205)는 제 1 배선층을 포함하는 복수의 배선층이 형성된 반도체 기판을 제공하는 것이다. 예컨대, 복수의 배선층은 도 1에 도시된 복수의 배선층(130)에 유사할 수 있고, 제 1 배선층은 도 1에 또한 도시된 층(137)에 유사할 수 있다.
도 3은 방법(200)의 단계(205)의 실행에 후속하는 제조 공정의 지점에서의 집적 회로(100)를 도시하는 것이다. 도 3에 도시되고 위에서 언급된 바와 같이, 제조 공정의 도시된 단계에서의 집적 회로(100)는 반도체 기판(120) 및 복수의 배선층(130)을 포함한다. 층(137)은 비아 구조(310)를 포함하도록 패터닝되어 있다.
방법(200)의 단계(210)는 제 1 배선층 위에 제 1 배리어층을 증착하는 것이다. 예컨대, 제 1 배리어층은 도 1에 도시된 배리어층(111)에 유사할 수 있다.
방법(200)의 단계(215)는 제 1 배리어층 위에 제 1 금속층을 증착하는 것이다. 예컨대, 제 1 금속층은 도 1에 도시된 금속층(112)에 유사할 수 있다. 따라서, 일실시예에서 제 1 금속층은 약 2미크론의 두께를 갖는다. 도 4는 방법(200)의 단계(215)의 실행 이후의 제조 공정에서의 한 지점에서의 집적 회로(100)를 도시하는 것이다. 일실시예에서, 단계(210,215)는 본 기술분야에 널리 알려진 물리적 기상 증착(PVD) 혹은 유사한 박막 증착 공정을 사용하여 배리어층 및 제 1 금속층을 구비하는 스택을 증착함으로써 동시에 수행될 수 있다. 동일한 또는 다른 실시예에서, 단계(215)는 제 1 방향으로 제 1 금속층을 배향시키는 것을 포함한다.
방법(200)의 단계(220)는 제 1 금속층의 일부를 제거하는 것이다. 도 5에 도시된 바와 같이, 금속층(112)는 도시된 패턴을 제공하도록 패터닝되고 에칭되어 있다. 일실시예에서, 단계(220)는 스핀-노광-현상 공정을 사용하여 제 1 금속층의 상기 일부를 노출시키는 레지스트 층을 형성하고, 습식 에칭 공정을 사용하여 제 1 금속층의 상기 일부를 에칭하고, 다음에 레지스트층을 벗겨내는(strip) 것을 포함한다. 예컨대, 제 1 금속층이 구리를 포함하는 경우, 제 1 금속층은 염화제2철(ferric chloride)과 같은 Fe+3을 포함하는 에칭제(etch chemistry), 황산/과산화수소 혼합을 포함하는 에칭제 등을 사용하여 에칭될 수 있다. 다른 예로서, 레지스트층은 습식 화학적 레지스트 스트리퍼 용액(wet chemical-type stripper solution)을 사용하여 벗겨낼 수 있다.
방법(200)의 단계(225)는 배리어층의 일부를 제거하는 것이다. 도 5는 방법(200)의 단계(225)의 실행 이후의 제조 공정에서의 한 지점에서의 집적회로(100)를 도시하는 것이다. 습식에칭 혹은 건식 에칭이 이 공정에 대해 사용될 수 있다. 적어도 하나의 실시예에서 이러한 습식 에칭은 제 1 금속층의 구리 혹은 다른 금속 및 (단계(230)에서 아래에 기술되는) 제 1 패시베이션층의 질화물 혹은 다른 재료에 실질적으로 영향을 주지 않고서 (제 1 배리어층의) 배리어 재료를 선택적으로 에칭할 필요가 있음을 주의해야 한다. 일실시예에서, 위에서 언급한 바와 같이, 제 1 배리어층은 Ti을 포함하고, 희석 하이드로플로릭산(dilute hydrofluoric acid) 혹은 불소계 플라즈마(fluorine based plasma)를 사용하여 제 1 배리어층의 일부를 제거한다. 제 1 금속층이 배리어층 에칭 마스크로서 기능하기 때문에, 배리어층 에칭은 제 1 금속층의 하부 금속에 대해 자기정렬된다.
방법(200)의 단계(230)는 제 1 금속층 위에 제 1 패시베이션층을 증착하는 것이다. 예컨대, 제 1 패시베이션층은 도 1에 도시된 패시베이션층(113)에 유사할 수 있다. 일실시예에서, 단계(230)는 플라즈마 강화 화학적 기상 증착(PECVD) 공정을 사용하여 제 1 금속층 위에 실리콘 질화물 패시베이션 막을 블랭킷 증착(blanket deposit)하는 것을 포함한다.
방법(200)의 단계(235)는 제 1 패시베이션층 내에 비아 구조를 에칭하는 것이다. 예컨대, 비아 구조는 도 1에 도시된 비아 구조(114)에 유사할 수 있다. 도 6은 방법(200)의 단계(235)의 실행 이후의 제조 공정의 한 지점에서의 집적 회로(100)를 도시하는 것이다. 도6은 단계(235)의 실행 동안 일실시예에서 사용될 수 있는 레지스트(610)를 또한 도시한다. 레지스트(610)는 습식 화학적 스트리퍼(wet chemical stripper) 혹은 플라즈마 애쉬 공정 등을 사용하여 제거될 수 있다. 일실시예에서, 단계(235)는 불소계 플라즈마 에칭 공정을 사용하여 수행된다.
방법(200)의 단계(240)는 제 1 패시베이션층 위에 그리고 비아 구조 내에 제 2 배리어층을 증착하는 것이다. 예로서, 제 2 배리어층은 도 1에 도시된 배리어층(115)에 유사할 수 있다. 단계(240)에서 시작해서, 기존의 두꺼운 금속배선 제조 처리를 사용하여, 두꺼운 금속배선 구조(110)의 나머지 부분을 잔여 집적 회로(100) 구조 부분과 함께 형성할 수 있는데, 이는 아래에 추가로 설명된다. 하부 구조(예컨대, 금속층(112) 및 패시베이션층(113))의 부분들은 금속층(116)이 겪어야만 하는 어떠한 토폴로지(topology)를 형성하지만, 기존의 두꺼운 금속배선 제조 공정의 능력(특히, 험한 토폴로지 위에 평탄한 막을 형성할 수 있는 능력)이라면, 이는 문제가 되지 않을 것임에 유의해야 한다.
방법(200)의 단계(245)는 제 2 배리어층 위에 제 2 금속층을 증착하는 것이다. 예로서, 제 2 금속층은 도 1에 도시된 금속층(116)에 유사할 수 있다. 따라서, 일실시예에서, 제 2 금속층은 약 7 미크론의 두께를 갖는다. 동일한 혹은 다른 실시예에서, 단계(245)는 제 1 금속층이 배향되어 있는(단계(215)를 참조) 제 1 방향과 실질적으로 수직한 제 2 방향으로 제 2 금속층을 배향시키는 것을 포함하는데, 그 결과로서 (일실시예에서) 집적 회로는 직교하는 파워 라인을 포함하게 된다.
방법(200)의 단계(250)는 제 2 금속층 및 제 1 패시베이션층 위에 제 2 패시베이션층을 증착하는 것이다. 예로서, 제 2 패시베이션층은 도 1에 도시된 패시베이션층(117)에 유사할 수 있다.
방법(200)의 단계(255)는 제 2 패시베이션층 위에 전기적 절연 재료를 증착하는 것이다. 예로서, 전기적 절연 재료는 도 1에 도시된 전기적 절연 재료에 유사할 수 있다. 일실시예에서, 단계(255)는 다음과 같은 광규정가능 스핀온 유전 재료(photodefinable spin-on dielectric material)를 증착하는 것을 포함한다. 광 규정가능 스피온 재료에는, 롬앤드하스 사의 InterVia™ 800-시리즈 광규정가능 유전 재료, 다우케미컬 사의 Cyclotene™ 4000-시리즈 광규정가능 유전 재료, 마이크로켐(Microchem) 사의 SU-8 광규정가능 에폭시 재료, 다우코닝 사의 WL-5000 시리즈 광규정가능 실리콘 유전 재료, 프로메루스(Promerus) 사의 Avatrel® 광규정가능 유전 재료, 신에츠마이크로에스아이(ShinEtsuMicroSi) 사의 SINR-시리즈 광규정가능 유전 재료, 수미트모 베이클라이트(Sumitomo Bakelite) 사의 SUMIRESIN EXCEL® CRC-8600 시리즈 광규정가능 유전 재료, 후지필름 사의 AP2210, AN-3310, Durimide 7000-시리즈 광규정가능 폴리이미드 재료, 도레이(Toray) 사의 Photoneece™ 광규정가능 폴리이미드 재료, 아사히 카세이 EMD 사의 Pimel™ 광규정가능 폴리이미드 재료, HD Microsystems 사의 광규정가능 폴리이미드 재료, 도쿄오카 고교 사의 TMMR S2000 광규정가능 유전 재료, 혹은 JSR Micro 사의 WPR-시리즈 광규정가능 유전 재료가 있다.
방법(200)의 단계(260)는 전기적 절연 재료 및 제 2 패시베이션 층 내에 제 2 비아 구조를 에칭하는 것이다. 예로서, 제 2 비아 구조는 도 1에 도시된 비아 구조(150)에 유사할 수 있다. 일실시예에서, 전기적 절연 재료는 광규정가능 유전 재료를 포함하고, 단계(260)는 특정의 광규정가능 유전 재료 공급업체에 의해 추천되는 현상제(developer chemical)를 사용하여 비아 구조를 에칭하는 것을 포함한다.
방법(200)의 단계(265)는 전기적 절연 재료 위에 그리고 제 2 비아 구조 내에 제 3 배리어층을 증착하는 것이다. 예로서, 제 3 배리어층은 도 1에 도시된 배리어층(160)에 유사할 수 있다.
방법(200)의 단계(270)는 제 3 배리어층 위에 전기적 도전 범프를 형성하는 것이다. 예로서, 전기적 도전 범프는 도 1에 도시된 전기적 도전 범프와 유사할 수 있다. 방법(200)의 단계(270)의 실행에 후속하여, 집적 회로(100)는 적어도 일시예에서, 도 1에 도시된 형태를 갖는다.
본 발명이 특정 실시예를 참조하여 설명되었지만, 당업자라면 본 발명의 사상 혹은 범위로부터 벗어나지 않는 범위 내에서 다양한 변형이 가능함을 이해야 할 것이다. 따라서, 본 발명의 실시예의 개시는 본 발명의 범위를 예시적으로 보여주려는 의도이지 제한하려는 의도가 아니다. 본 발명의 범위는 첨부된 청구범위에 의해서만 제한되는 것임을 유의해야 한다. 예컨대, 본 명세서에 기술된 두꺼운 다층 금속배선 구조 및 관련 구조 및 방법은 다양한 실시예로 구현될 수 있고, 이들 실시예의 어떤 실시예에 대한 상술한 논의는 모든 가능한 실시예들의 완전한 설명을 반드시 나타내는 것이 아님은 당업자에게 쉽게 이해될 것이다.
게다가, 이점, 기타 장점 및 문제에 대한 솔루션은 특정 실시예와 관련하여 기술되었다. 하지만, 임의의 이점, 장점 혹은 솔루션이 발생하거나 보다 확연하게 될 이점, 장점, 문제에 대한 솔루션 및 임의의 요소 혹은 요소들은 임의의 청구항 혹은 모든 청구항의 중요하고, 필요하고, 필수적인 특징 혹은 요소라고 인식되어서는 안된다.
더욱이, 본 명세서에 기술된 실시예 및 한정사항은 청구항에 명시적으로 청구되지 않고, 균등론 하에서 청구항의 명시적인 요소 및/또는 한정 사항의 등가물 혹은 잠재적 등가물인 경우 헌정 이론(doctrine of dedication) 하에서 공중에 헌정된 것이 아니다.

Claims (21)

  1. 마이크로전자 디바이스를 위한 두꺼운 다층 금속배선 구조물로서,
    제 1 배리어층과,
    상기 제 1 배리어층 위의 제 1 금속층과,
    상기 제 1 금속층 위의 제 1 패시베이션 층과,
    상기 제 1 금속층을 관통하는 비아 구조와,
    상기 제 1 패시베이션 층 위에 그리고 상기 비아 구조 내에 형성되는 제 2 배리어 층과,
    상기 제 2 배리어층 위의 제 2 금속층과,
    상기 제 2 금속층 및 상기 제 1 패시베이션층 위의 제 2 패시베이션층
    을 포함하는 다층 금속배선 구조물.
  2. 제 1 항에 있어서,
    상기 제 1 배리어층은 티탄을 포함하는 다층 금속배선 구조물.
  3. 제 2 항에 있어서,
    상기 제 1 금속층 및 상기 제 2 금속층은 구리를 포함하는 다층 금속배선 구조물.
  4. 제 3 항에 있어서,
    상기 제 1 패시베이션 층은 실리콘 질화물을 포함하는 다층 금속배선 구조물.
  5. 제 4 항에 있어서,
    상기 제 1 금속층은 약 2 미크론의 두께를 갖고, 상기 제 2 금속층은 약 7 미크론의 두께를 갖는 다층 금속배선 구조물.
  6. 제 5 항에 있어서,
    상기 제 1 패시베이션 층은 약 0.5 미크론과 약 1 미크론 사이의 두께를 갖는 다층 금속배선 구조물.
  7. 집적 회로로서,
    제 1 배선층을 갖는 복수의 배선층이 형성된 반도체 기판과,
    상기 제 1 배선층 위의 제 1 배리어층과,
    상기 제 1 배리어층 위의 제 1 금속층과,
    상기 제 1 금속층 위의 제 1 패시베이션 층과,
    상기 제 1 금속층을 관통하는 제 1 비아 구조와,
    상기 제 1 패시베이션 층 위에 그리고 상기 제 1 비아 구조 내에 형성되는 제 2 배리어 층과,
    상기 제 2 배리어층 위의 제 2 금속층과,
    상기 제 2 금속층 및 상기 제 1 패시베이션층 위의 제 2 패시베이션층과,
    상기 제 2 패시베이션 층 위의 전기적 절연 재료와,
    상기 전기적 절연 재료 및 상기 제 2 패시베이션 층을 관통하는 제 2 비아 구조와,
    상기 전기적 절연 재료 위에 그리고 상기 제 2 비아 구조 내에 형성되는 제 3 배리어층과,
    상기 제 3 배리어층 위의 전기적 도전 범프
    를 포함하는 집적 회로.
  8. 제 7 항에 있어서,
    상기 전기적 절연 재료는 스핀온 폴리어 유전 재료인 집적 회로.
  9. 제 8 항에 있어서,
    상기 제 1 배리어층은 티탄을 포함하고,
    상기 제 1 금속층 및 상기 제 2 금속층은 구리를 포함하고,
    상기 제 1 패시베이션층 및 상기 제 2 패시베이션층은 실리콘 질화물을 포함하는 집적 회로.
  10. 제 9 항에 있어서,
    상기 제 1 금속층은 약 2 미크론 이하의 두께를 갖고,
    상기 제 2 금속층은 적어도 약 2 미크론의 두께를 갖고,
    상기 제 1 패시베이션 층은 약 0.5 미크론과 약 1 미크론 사이의 두께를 갖는 집적 회로.
  11. 제 7 항에 있어서,
    상기 제 1 금속층은 제 1 방향으로 배향되고,
    상기 제 2 금속층은 상기 제 1 방향과 실질적으로 수직하는 제 2 방향으로 배향되는 집적 회로.
  12. 집적 회로의 제조 방법으로서,
    제 1 배선층을 포함하는 복수의 배선층을 갖는 반도체 기판을 제공하는 단계와,
    상기 제 1 배선층 위에 제 1 배리어층을 증착하는 단계와,
    상기 제 1 배리어층 위에 제 1 금속층을 증착하는 단계와,
    상기 제 1 금속층의 일부를 제거하는 단계와,
    상기 제 1 배리어층의 일부를 제거하는 단계와,
    상기 제 1 금속층 위에 제 1 패시베이션층을 증착하는 단계와,
    상기 제 1 패시베이션층 내에 비아 구조를 에칭하는 단계
    를 포함하는 집적 회로의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 패시베이션층 위에 그리고 상기 비아 구조 내에 제 2 배리어층을 증착하는 단계와,
    상기 제 2 배리어 층 위에 제 2 금속층을 증착하는 단계와,
    상기 제 2 금속층 및 상기 제 1 패시베이션층 위에 제 2 패시베이션 층을 증착하는 단계와,
    상기 제 2 패시베이션 층 위에 전기적 절연 재료를 증착하는 단계와,
    상기 전기적 절연 재료 및 상기 제 2 패시베이션 층 내에 제 2 비아 구조를 에칭하는 단계를 더 포함하는 집적 회로의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 2 금속층을 증착하는 단계는 상기 제 2 금속층이 약 7 미크론의 두께를 갖도록 하는 것인 집적 회로의 제조 방법.
  15. 제 13 항에 있어서,
    상기 전기적 절연 재료를 증착하는 단계는 스핀온 폴리머 유전 재료를 형성하는 것을 포함하는 집적 회로의 제조 방법.
  16. 제 13 항에 있어서,
    상기 제 1 금속층을 제 1 방향으로 배향시키는 단계와,
    상기 제 1 방향과 실질적으로 수직한 제 2 방향으로 상기 제 2 금속층을 배향시키는 단계를 더 포함하는 집적 회로의 제조 방법.

  17. 제 12 항에 있어서,
    상기 제 1 배리어층을 증착하는 단계와 상기 제 1 금속층을 증착하는 단계는 상기 제 1 배리어층 및 상기 제 1 금속층 양자를 갖는 스택을 증착함으로써 동시에 수행되는 집적 회로의 제조 방법.
  18. 제 12 항에 있어서,
    상기 제 1 금속층의 일부를 제거하는 단계는,
    스핀-노광-현상 공정을 사용하여, 상기 제 1 금속층의 일부를 노출시키는 레지스트 층을 형성하는 단계와,
    습식 혹은 건식 에칭 공정을 사용하여 상기 제 1 금속층의 일부를 에칭하는 단계와,
    상기 레지스트 층을 벗겨내는 단계를 포함하는 집적 회로의 제조 방법.
  19. 제 12 항에 있어서,
    상기 비아 구조를 에칭하는 단계는 불소계 플라즈마 에칭 공정을 사용하여 수행되는 집적 회로의 제조 방법.
  20. 제 12 항에 있어서,
    상기 제 1 배리어층을 증착하는 단계는 티탄을 증착하는 것을 포함하고,
    상기 제 1 금속층을 증착하는 단계는 구리를 증착하는 것을 포함하고,
    상기 제 1 패시베이션층을 증착하는 단계는 실리콘 질화물을 증착하는 것을 포함하는 집적 회로의 제조 방법.
  21. 제 12 항에 있어서,
    상기 제 1 금속층을 증착하는 단계는 상기 제 1 금속층이 약 2 미크론의 두께를 갖도록 하는 것인 집적 회로의 제조 방법.
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