KR20100112899A - 적층 반도체 패키지 - Google Patents

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KR20100112899A
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Abstract

적층 반도체 패키지는 접속 패드들이 상면 에지를 따라 배치된 기판, 페이스-다운 방식으로 배치된 제1 본딩 패드들을 갖고 상기 제1 본딩 패드들이 상기 기판으로부터 노출된 제1 반도체 칩 및 상기 제1 반도체 칩의 상면 상에 배치되며 상기 제1 본딩 패드들과 엇갈리게 페이스-업 방식으로 배치된 제2 본딩 패드들을 갖는 제2 반도체 칩을 포함하는 반도체 칩 모듈, 상기 제2 반도체 칩 상에 배치된 제1 단자 및 상기 제1 단자로부터 상기 제2 반도체 칩의 외부로 연장된 제2 단자를 갖는 연결 부재 및 상기 접속 패드, 상기 제2 본딩 패드 및 상기 제1 단자를 연결하는 제1 도전 부재 및 상기 제2 단자 및 상기 제1 본딩 패드를 연결하는 제2 도전 부재를 갖는 도전 부재를 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위해서 적어도 2 개의 반도체 칩을 적층한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 구현하기 위해서는 수직으로 적층된 반도체 칩들은 도전성 와이어를 이용하여 상호 전기적으로 연결된다. 도전성 와이어를 이용하여 수직으로 적층된 반도체 칩들을 전기적으로 연결할 경우, 적층 반도체 패키지의 부피가 증가되는 문제점을 갖는다.
본 발명은 부피를 크게 감소시킬 뿐만 아니라 적층되는 반도체 칩의 개수를 보다 향상 및 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킨 적층 반도체 패키지를 제공한다.
본 발명에 따른 적층 반도체 패키지는 접속 패드들이 상면 에지를 따라 배치된 기판, 페이스-다운 방식으로 배치된 제1 본딩 패드들을 갖고 상기 제1 본딩 패드들이 상기 기판으로부터 노출된 제1 반도체 칩 및 상기 제1 반도체 칩의 상면 상에 배치되며 상기 제1 본딩 패드들과 엇갈리게 페이스-업 방식으로 배치된 제2 본딩 패드들을 갖는 제2 반도체 칩을 포함하는 반도체 칩 모듈, 상기 제2 반도체 칩 상에 배치된 제1 단자 및 상기 제1 단자로부터 상기 제2 반도체 칩의 외부로 연장된 제2 단자를 갖는 연결 부재 및 상기 접속 패드, 상기 제2 본딩 패드 및 상기 제1 단자를 연결하는 제1 도전 부재 및 상기 제2 단자 및 상기 제1 본딩 패드를 연결하는 제2 도전 부재를 갖는 도전 부재를 포함한다.
적층 반도체 패키지의 상기 반도체 칩 모듈은 상기 제1 및 제2 반도체 칩들을 상호 부착하는 접착 부재를 포함한다.
적층 반도체 패키지의 상기 제1 및 제2 반도체 칩들은 동일한 사이즈를 갖는다..
적층 반도체 패키지는 적어도 2 개의 상기 반도체 칩 모듈들을 포함하며, 상 기 반도체 칩 모듈들은 적어도 2 개가 계단 형태로 적층된다.
적층 반도체 패키지의 상기 제1 및 제2 본딩 패드들은 서로 다른 방향으로 어긋나게 적층된다.
적층 반도체 패키지의 상기 제1 및 제2 도전 부재들은 각각 도전성 와이어를 포함한다.
적층 반도체 패키지의 상기 기판은 상기 제2 도전 부재와 대응하는 부분에 형성되어 상기 제2 도전 부재를 수납하는 수납홈을 포함한다.
적층 반도체 패키지의 상기 기판은 상기 제2 도전 부재와 대응하는 부분에 형성되어 상기 제2 본딩 패드, 상기 제2 단자를 노출하는 개구를 포함한다.
적층 반도체 패키지의 상기 제1 도전 부재는 도전성 와이어를 포함하고, 상기 제2 도전 부재는 스트라이프 형상을 갖는 도전성 테이프를 포함한다.
적층 반도체 패키지의 상기 제1 및 제2 도전 부재들은 각각 스트라이프 형상을 갖는 도전성 테이프를 포함한다.
적층 반도체 패키지의 상기 제1 및 제2 도전 부재들은 각각 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 리얼러지컬 파티클들이 전기적으로 연결된 배선부 및 상기 배선부를 감싸는 절연몸체를 포함한다.
적층 반도체 패키지의 상기 기판은 전원 접속 단자를 포함하고, 상기 전원 접속 단자는 및 상기 제1 단자는 상기 도전 부재에 의하여 전기적으로 접속된다
적층 반도체 패키지의 상기 연결 부재는 상기 제1 및 제2 단자를 노출하는 개구를 갖는 절연막을 포함한다.
본 발명에 따른 적층 반도체 패키지는 접속 패드들이 상면 에지를 따라 배치된 기판, 페이스-다운 방식으로 배치된 제1 본딩 패드들을 갖고 상기 제1 본딩 패드들이 상기 기판으로부터 노출된 제1 반도체 칩 및 상기 제1 반도체 칩의 상면 상에 배치되며 상기 제1 본딩 패드들과 엇갈리게 페이스-업 방식으로 배치된 제2 본딩 패드들을 갖는 제2 반도체 칩을 포함하는 반도체 칩 모듈, 상기 제2 반도체 칩 상에 배치된 제1 단자 및 상기 제1 단자로부터 상기 제2 반도체 칩의 외부로 연장된 제2 단자를 갖는 연결 부재, 상기 접속 패드, 상기 제2 본딩 패드 및 상기 제1 단자를 연결하는 도전 부재 및 상기 기판 상에 배치되며, 상기 제1 반도체 칩의 하면 및 상기 하면과 연결된 측면과 평행한 계단 형상의 몸체 및 상기 몸체 상에 배치되며 상기 제2 단자와 상기 제1 본딩 패드를 연결하는 연결 패턴을 갖는다.
적층 반도체 패키지의 상기 연결 패턴은 스트라이프 형상을 갖는 도전성 테이프이다.
적층 반도체 패키지의 상기 제1 및 제2 반도체 칩들의 상기 제1 및 제2 본딩 패드들은 서로 다른 방향으로 어긋나게 적층된다.
본 발명에 따른 적층 반도체 패키지는 접속 패드들이 상면 에지를 따라 배치된 기판, 페이스-다운 방식으로 배치된 제1 본딩 패드들을 갖고 상기 제1 본딩 패드들이 상기 기판으로부터 노출된 제1 반도체 칩 및 상기 제1 반도체 칩의 상면 상에 배치되며 상기 제1 본딩 패드들과 엇갈리게 페이스-업 방식으로 배치된 제2 본딩 패드들을 갖는 제2 반도체 칩을 포함하는 반도체 칩 모듈 및 상기 접속 패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드들과 연속하여 접속된 연결 부재를 포함 한다.
적층 반도체 패키지의 상기 연결 부재는 플랙시블 몸체 및 상기 플랙시블 몸체 상에 배치되며 상기 접속 부재, 상기 제1 본딩 패드 및 상기 제2 본딩 패드들과 접속되는 도전 패턴을 포함한다.
적층 반도체 패키지의 상기 제1 및 제2 본딩 패드들은 서로 다른 방향으로 어긋나게 적층된다.
적층 반도체 패키지의 상기 연결 부재는 리드 프레임을 포함한다.
본 발명에 따르면, 단위 부피에 보다 많은 반도체 칩들을 실장하여 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 반도체 패키지(600)는 기판(100), 반도체 칩 모듈(200), 연결 부재(300) 및 도전 부재(400)를 포함한다. 기판(100) 상에는 반도체 칩 모듈(200)이 배치되고, 반도체 칩 모듈(200) 상에는 연결 부재(300)가 배치된 다. 도전 부재(400)는 기판(100), 반도체 칩 모듈(200) 및 연결 부재(300)를 전기적으로 연결한다.
기판(100)은 플레이트 형상을 갖는 인쇄회로기판일 수 있다. 기판(100)은 접속 패드(130), 볼 랜드(140) 및 접속 부재(150)를 포함한다. 본 실시예에서, 기판(100)의 평면적은 반도체 칩 모듈(200)에 포함된 제1 및 제2 반도체 칩들과 실질적으로 동일하다.
접속 패드(130)들은 기판(100)의 상면(110)의 에지를 따라 복수개가 배치되고, 볼 랜드(140)들은 기판(100)의 상면(110)과 대향하는 하면(120)에 복수개가 배치된다. 접속 패드(130) 및 볼 랜드(140)들은 상호 전기적으로 연결된다. 접속 부재(150)는 각 볼 랜드(140)에 전기적으로 접속된다.
도 2는 도 1의 반도체 칩 모듈의 평면도이다.
도 1 및 도 2를 참조하면, 반도체 칩 모듈(200)은 제1 반도체 칩(210), 제2 반도체 칩(220) 및 접착 부재(230)를 포함한다. 본 실시예에서, 제1 반도체 칩(210), 제2 반도체 칩(220) 및 접착 부재(230)를 포함하는 반도체 칩 모듈(200)은, 예를 들어, 4 개가 기판(100)의 상면(110) 상에 계단 형태로 적층된다.
제1 반도체 칩(210)은 회로부(미도시)와 전기적으로 연결된 제1 본딩 패드(215)들을 포함한다. 제1 본딩 패드(215)들은 제1 반도체 칩(210)의 상면 상에 배치되며 제1 본딩 패드(215)들은 단변(SL)의 에지를 따라 복수개가 배치된다.
제2 반도체 칩(220)은 회로부(미도시)와 전기적으로 연결된 제2 본딩 패드(225)들을 포함한다. 제2 본딩 패드(225)들은 제2 반도체 칩(220)의 상면 상에 배치되며 제2 본딩 패드(225)들은 단변(SL1)의 에지를 따라 복수개가 배치된다.
본 실시예에서, 제1 및 제2 반도체 칩(210,220)들은 서로 동일한 형상, 동일한 사이즈 및 동일한 기능을 수행하는 동종 반도체 칩일 수 있다.
접착 부재(230)는 제1 반도체 칩(210) 및 제2 반도체 칩(220)의 사이에 개재된다. 본 실시예에서, 접착 부재(230)는 제1 반도체 칩(210)의 후면 및 제2 반도체 칩(220)의 후면에 부착된다.
접착 부재(230)에 의하여 부착된 제1 및 제2 반도체 칩(210,220)들의 제1 및 제2 본딩 패드(215,225)들은 서로 다른 방향으로 배치된다. 예를 들어, 제1 및 제2 반도체 칩(210,220)들의 제1 및 제2 본딩 패드(215,225)들은 상호 반대 방향으로 배치 또는 상호 직각 방향으로 배치될 수 있다. 본 실시예에서, 제1 및 제2 반도체 칩(210,220)들의 제1 및 제2 본딩 패드(215,225)들은 상호 반대 방향으로 배치된다.
반도체 칩 모듈(200)의 제1 반도체 칩(210) 중 제1 본딩 패드(215)가 형성된 상면은 기판(100)의 상면(110)과 마주하고, 제1 본딩 패드(215)는 기판(100)의 외부에 배치되고, 이로 인해 제1 본딩 패드(215)는 기판(100)으로부터 노출된다. 따라서, 제2 반도체 칩(220)의 제2 본딩 패드(225)는 기판(100)의 접속 패드(130)와 인접하게 배치된다.
도 2에 도시된 반도체 칩 모듈(200)은 도 1에 도시된 바와 같이 복수개가 계단 형태로 배치되고 이로 인해 제1 및 제2 반도체 칩(210,220)들의 제1 및 제2 본딩 패드(215,225)들은 외부에 노출된다.
제1 반도체 칩(210)의 각 제1 본딩 패드(215)들은 기판(100)의 상면(110)에 대하여 페이스-업 방식으로 배치되고, 제2 반도체 칩(220)의 각 제2 본딩 패드(225)들은 기판(100)의 상면(110)에 대하여 페이스-다운 방식으로 배치된다. 계단 형태로 적층된 각 반도체 칩 모듈(200)들은 접착 부재에 의하여 상호 부착된다.
도 1을 다시 참조하면, 연결 부재(300)는 최상부 반도체 칩 모듈(200)의 제2 반도체 칩(220) 상에 배치된다.
연결 부재(300)는, 예를 들어, 스트립 형상을 갖는 금속판일 수 있다. 연결 부재(300)는 제2 반도체 칩(220) 상에 배치된 접착 부재에 의하여 부착된다. 연결 부재(300)는 제1 단자(310) 및 제1 단자(310)와 대향 하는 제2 단자(320)를 포함한다. 연결 부재(300)의 제1 단자(310)는 제2 반도체 칩(220) 상에 배치되고, 제2 단자(320)는 제2 반도체 칩(220)의 외부에 배치된다.
본 실시예에서, 연결 부재(300)는 절연막(330)을 포함할 수 있다. 절연막(330)은 연결 부재(300)의 양쪽면에 각각 형성되고, 절연막(330)에는 제1 및 제2 단자(310,320)들을 노출하는 개구들을 갖는다.
도 1을 다시 참조하면, 도전 부재(400)는 제1 도전 부재(410) 및 제2 도전 부재(420)를 포함한다.
제1 도전 부재(410)는 기판(100)의 접속 패드(130), 각 제2 반도체 칩(220)의 각 제2 본딩 패드(225) 및 연결 부재(300)의 제1 단자(310)와 전기적으로 연결된다.
제2 도전 부재(420)는 각 제1 반도체 칩(210)의 각 제1 본딩 패드(215) 및 연결 부재(300)의 제2 단자(320)와 전기적으로 연결된다.
본 실시예에서, 제1 및 제2 도전 부재(410,420)들은 각각 도전성 와이어일 수 있다. 도 1에 도시된 적층 반도체 패키지(700)의 반도체 칩 모듈(200)의 제1 반도체 칩(210)이 기판(100)의 외부로 노출되고 제2 도전 부재(420)가 도전성 와이어일 경우, 기판(100)과 제2 도전 부재(420)는 상호 간섭되지 않는다.
몰딩 부재(500)는 반도체 칩 모듈(200), 연결 부재(300) 및 도전 부재(400)를 감싸 외부의 충격 및 진동으로부터 반도체 칩 모듈(200), 연결 부재(300) 및 도전 부재(400)의 파손을 방지한다. 본 실시예에서, 몰딩 부재(500)는 에폭시 수지를 포함할 수 있다.
도 1에 도시된 적층 반도체 패키지(700)의 각 반도체 칩 모듈(200)에 포함된 제1 반도체 칩(210)들로부터 발생된 신호는 제2 도전 부재(420), 연결 부재(300), 제1 도전 부재(410)를 통해 접속 패드(130)로 입력된다. 또한, 접속 패드(130)로부터 출력된 신호는 제1 도전 부재(410), 연결 부재(300) 및 제2 도전 부재(420)를 통해 각 반도체 칩 모듈(200)의 제1 반도체 칩(210)으로 인가된다.
도 1에 도시된 적층 반도체 패키지(700)를 제조하기 위해서, 먼저 접속 패드(130)를 갖는 기판(100), 제1 및 제2 반도체 칩(210,220)들을 포함하는 반도체 칩 모듈(200), 연결 부재(300)가 마련된다.
이어서, 기판(100)의 상면(110) 상에는 반도체 칩 모듈(200)이 부착된다. 이때, 반도체 칩 모듈(200)의 상면(110) 및 제1 반도체 칩(210)은 상호 마주하며, 제1 반도체 칩(210)의 제1 본딩 패드(215)는 기판(100)의 외부에 배치된다. 반도체 칩 모듈(200)은 적어도 2 개가 계단 형태로 배치된다.
반도체 칩 모듈(200)의 제2 반도체 칩(220) 상에는 연결 부재(300)가 배치되며, 연결 부재(300)의 제1 단자(310)는 제2 반도체 칩(220) 상에 배치되며, 연결 부재(300)의 제2 단자(320)는 제2 반도체 칩(220)의 외부에 배치된다.
이어서, 제1 도전 부재(410)에 의하여 접속 패드(130), 제2 본딩 패드(225)들 및 제1 단자(310)들이 전기적으로 연결된다. 본 실시예에서, 제1 도전 부재(410)는 도전성 와이어일 수 있다.
이후, 기판(100)이 상부로 향하도록 반도체 칩 모듈(200)을 뒤집은 후, 제2 도전 부재(420)에 의하여 연결 부재(300)의 제2 단부(320) 및 제1 본딩 패드(215)들은 전기적으로 연결된다. 본 실시예에서, 제2 도전 부재(420)는 도전성 와이어일 수 있다.
이후, 몰딩 부재(500)에 의하여 몰딩이 수행되어 도 1에 도시된 적층 반도체 패키지(700)가 제조된다.
도 3은 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. 도 3에 도시된 적층 반도체 패키지는 기판을 제외하면 앞서 도 1을 통해 설명한 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
적층 반도체 패키지(600)는 기판(100), 반도체 칩 모듈(200), 연결 부재(300) 및 도전 부재(400)를 포함한다. 기판(100) 상에는 반도체 칩 모듈(200)이 배치되고, 반도체 칩 모듈(200) 상에는 연결 부재(300)가 배치된다. 도전 부재(400)는 기판(100), 반도체 칩 모듈(200) 및 연결 부재(300)를 전기적으로 연결한다.
기판(100)은 플레이트 형상을 갖는 인쇄회로기판일 수 있다. 기판(100)은 접속 패드(130), 볼 랜드(140), 접속 부재(150) 및 개구(160)를 포함한다. 본 실시예에서, 기판(100)의 평면적은 반도체 칩 모듈(200)의 평면적 보다 큰 면적을 갖는다.
접속 패드(130)들은 기판(100)의 상면(110)의 에지를 따라 복수개가 배치되고, 볼 랜드(140)들은 기판(100)의 상면(110)과 대향하는 하면(120)에 복수개가 배치된다. 접속 패드(130) 및 볼 랜드(140)들은 상호 전기적으로 연결된다. 접속 부재(150)는 각 볼 랜드(140)에 전기적으로 접속된다.
기판(100)의 개구(160)는 반도체 칩 모듈(200)의 제1 반도체 칩(210)의 제1 본딩 패드(215) 및 제2 단자(320)를 노출한다. 도전성 와이어와 같은 제2 도전 부재(420)는 개구(160)를 통해 제1 본딩 패드(215) 및 제 2 단자(320)와 쉽게 전기적으로 연결된다.
도 3에 도시된 적층 반도체 패키지(700)를 제조하기 위해서, 먼저 접속 패드(130) 및 개구(160)를 갖는 기판(100), 제1 및 제2 반도체 칩(210,220)들을 포함하는 반도체 칩 모듈(200), 연결 부재(300)가 마련된다.
이어서, 기판(100)의 상면(110) 상에는 반도체 칩 모듈(200)이 부착된다. 이때, 반도체 칩 모듈(200)의 상면(110) 및 제1 반도체 칩(210)은 상호 마주하며, 제 1 반도체 칩(210)의 제1 본딩 패드(215)는 기판(100)의 외부에 배치된다. 반도체 칩 모듈(200)은 적어도 2 개가 계단 형태로 배치된다. 기판(100)과 접촉된 반도체 칩 모듈(200)의 제1 본딩 패드(215) 및 연결 부재(300)의 제2 단자(320)는 기판(100)의 개구(160)에 의하여 노출된다.
이어서, 제1 도전 부재(410)에 의하여 접속 패드(130), 제2 본딩 패드(225)들 및 제1 단자(310)들이 전기적으로 연결된다. 본 실시예에서, 제1 도전 부재(410)는 도전성 와이어일 수 있다.
이후, 기판(100)이 상부로 향하도록 반도체 칩 모듈(200)을 뒤집은 후, 기판(100)의 개구(160)를 통해 제2 도전 부재(420)는 연결 부재(300)의 제2 단부(320) 및 제1 본딩 패드(215)들을 전기적으로 연결한다. 본 실시예에서, 제2 도전 부재(420)는 도전성 와이어일 수 있다.
이후, 몰딩 부재(500)에 의하여 몰딩이 수행되어 도 3에 도시된 적층 반도체 패키지(700)가 제조된다.
도 4는 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. 도 4에 도시된 적층 반도체 패키지는 기판을 제외하면 앞서 도 1을 통해 설명한 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
적층 반도체 패키지(600)는 접속 패드(130) 및 수납홈(165)을 갖는 기판(100), 반도체 칩 모듈(200), 연결 부재(300) 및 도전 부재(400)를 포함한다. 기 판(100) 상에는 반도체 칩 모듈(200)이 배치되고, 반도체 칩 모듈(200) 상에는 연결 부재(300)가 배치된다. 도전 부재(400)는 기판(100), 반도체 칩 모듈(200) 및 연결 부재(300)를 전기적으로 연결한다.
기판(100)은 플레이트 형상을 갖는 인쇄회로기판일 수 있다. 기판(100)은 접속 패드(130), 볼 랜드(140), 접속 부재(150) 및 수납홈(165)을 포함한다. 본 실시예에서, 기판(100)의 평면적은 반도체 칩 모듈(200)의 평면적 보다 큰 면적을 갖는다.
접속 패드(130)들은 기판(100)의 상면(110)의 에지를 따라 복수개가 배치되고, 볼 랜드(140)들은 기판(100)의 상면(110)과 대향하는 하면(120)에 복수개가 배치된다. 접속 패드(130) 및 볼 랜드(140)들은 상호 전기적으로 연결된다. 접속 부재(150)는 각 볼 랜드(140)에 전기적으로 접속된다.
기판(100)의 수납홈(165)은 반도체 칩 모듈(200)의 제1 반도체 칩(210)의 제1 본딩 패드(215)와 연결된 제2 도전 부재(420)를 수납하여 상기 기판(100)의 상면(110)과 제2 도전 부재(420)의 간섭을 방지한다.
도 5는 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. 도 5에 도시된 적층 반도체 패키지는 제2 도전 부재를 제외하면 앞서 도 1을 통해 설명한 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
적층 반도체 패키지(600)는 접속 패드(130) 및 기판(100), 반도체 칩 모 듈(200), 연결 부재(300) 및 제1 및 제2 도전 부재(410,420)를 갖는 도전 부재(400)를 포함한다. 기판(100) 상에는 반도체 칩 모듈(200)이 배치되고, 반도체 칩 모듈(200) 상에는 연결 부재(300)가 배치된다. 도전 부재(400)는 기판(100), 반도체 칩 모듈(200) 및 연결 부재(300)를 전기적으로 연결한다.
본 실시예에서, 제1 도전 부재(410)는 기판(100)의 상면(110)에 순차적으로 배치된 접속 패드(130), 제2 반도체 칩(220)들의 제2 본딩 패드(225)들 및 제1 단자(310)를 전기적으로 연결하는 도전성 와이어이다.
한편, 제2 도전 부재(420)를 제1 도전 부재(410)와 같이 도전성 와이어로서 사용할 경우, 도 1에 도시된 바와 같이 기판(100)의 사이즈의 제약을 갖고, 도 3 및 도 4에 도시된 바와 같이 기판(100)에 개구(160) 또는 수납홈(165)를 형성해야 하는 제약을 갖는다.
본 실시예에서, 제2 도전 부재(420)는 도전성 와이어 대신 스트라이프 형상을 갖는 도전성 테이프를 포함한다. 도전성 테이프를 이용하여 제2 본딩 패드(225) 및 제2 단자(320)를 전기적으로 연결할 경우, 기판(100)의 사이즈 제약 및 기판(100)에 개구(160) 또는 수납홈(165)을 필요로 하지 않고, 따라서 기판(100)을 자유롭게 설계할 수 있다.
한편, 도 6에 도시된 바와 같이, 제2 도전 부재(425)뿐만 아니라 제1 도전 부재(415) 역시 스트라이프 형상을 갖는 도전성 테이프일 수 있다.
한편, 도 7에 도시된 바와 같이 제1 및 제 도전 부재(415,425)들은 배선부(415a,425a) 및 절연 몸체(415b,425b)들을 포함한다. 배선부(415a,425a)들은 각 각 제1 극성(+) 및 제1 극성(+)과 반대인 제2 극성(-)을 갖고 상호 전기적으로 연결된 도전성 리얼러지컬 파티클들을 포함한다. 절연몸체(415b,425b)들은 배선부(415a,415b)들을 전기적으로 감싼다.
도 8은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. 도 8에 도시된 적층 반도체 패키지는 제1 전원선(440) 및 제2 전원선(450)을 제외하면 앞서 도 3을 통해 설명한 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
적층 반도체 패키지(600)는 기판(100), 반도체 칩 모듈(200), 연결 부재(300), 도전 부재(400) 및 제1 및 제2 전원선(440,450)들을 포함한다.
기판(100) 상에는 반도체 칩 모듈(200)이 배치되고, 반도체 칩 모듈(200) 상에는 연결 부재(300)가 배치된다. 도전 부재(400)는 기판(100), 반도체 칩 모듈(200) 및 연결 부재(300)를 전기적으로 연결한다.
기판(100)은 플레이트 형상을 갖는 인쇄회로기판일 수 있다. 기판(100)은 접속 패드(130), 볼 랜드(140), 접속 부재(150), 개구(160) 및 전원 접속 단자(170,180)를 포함한다. 본 실시예에서, 기판(100)의 평면적은 반도체 칩 모듈(200)의 평면적 보다 큰 면적을 갖는다.
접속 패드(130)들은 기판(100)의 상면(110)의 에지를 따라 복수개가 배치되고, 볼 랜드(140)들은 기판(100)의 상면(110)과 대향하는 하면(120)에 복수개가 배치된다. 접속 패드(130) 및 볼 랜드(140)들은 상호 전기적으로 연결된다. 접속 부 재(150)는 각 볼 랜드(140)에 전기적으로 접속된다.
기판(100)의 개구(160)는 반도체 칩 모듈(200)의 제1 반도체 칩(210)의 제1 본딩 패드(215) 및 제2 단자(320)를 노출한다. 도전성 와이어와 같은 제2 도전 부재(420)는 개구(160)를 통해 제1 본딩 패드(215) 및 제 2 단자(320)와 쉽게 전기적으로 연결된다. 또한, 도전성 와이어와 같은 제1 도전 부재(410)는 접속 패드(130), 제2 본딩 패드(225)들 및 제1 단자(310)를 전기적으로 연결한다.
한편, 본 실시예에 의하면, 제1 본딩 패드(215)를 통해 제1 반도체 칩(210)들에 전원(power)을 제공하기 위해서는 접속 패드(130), 제2 본딩 패드(225), 연결 부재(300)를 경유해야 하고 이로 인해 제1 반도체 칩(210)에 충분한 전원이 제공되지 않을 수 있다.
본 실시예에서는 이와 같은 제1 반도체 칩(210)의 전원 부족을 방지하기 위하여 제1 반도체 칩(210)의 제1 본딩 패드(215)와 인접한 기판(100)에 전원 접속 패드(170)가 마련되고, 접원 접속 패드(170) 및 제2 단자(320)는 제1 전원선(440)에 의하여 전기적으로 연결되고 이로 인해 제1 반도체 칩(210)으로는 충분한 전원이 제공되어 제1 반도체 칩(210)의 전원 부족을 방지할 수 있다. 이와 다르게, 본 실시예에서, 전원 접속 패드(170)는 제1 전원선(440)에 의하여 제1 반도체 칩(210)의 제1 본딩 패드(215)와 전기적으로 접속될 수 있다.
또한, 제2 반도체 칩(220)의 전원 부족을 방지하기 위하여 제2 반도체 칩(220)의 제2 본딩 패드(225)와 인접한 기판(100)에 별도의 전원 접속 패드(180)가 마련되고, 접원 접속 패드(180) 및 제1 단자(310)는 제2 전원선(450)에 의하여 전기적으로 연결되고 이로 인해 제2 반도체 칩(220)으로는 충분한 전원이 제공되어 제2 반도체 칩(220)의 전원 부족을 방지할 수 있다.
본 실시예에서, 제1 전원선(440) 및 제2 전원선(450)들 중 제2 전원선(450)만으로 전원 접속 패드(180) 및 제1 단자(310)를 연결할 수 있다.
도 9는 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. 도 9에 도시된 적층 반도체 패키지는 연결 블록을 제외하면 앞서 도 1을 통해 설명한 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
적층 반도체 패키지(600)는 기판(100), 반도체 칩 모듈(200), 연결 부재(300), 도전 부재(400) 및 연결 블록(550)를 포함한다.
기판(100) 상에는 반도체 칩 모듈(200)이 배치되고, 반도체 칩 모듈(200) 상에는 연결 부재(300)가 배치된다.
도전 부재(400)는 기판(100), 반도체 칩 모듈(200)의 제2 반도체 칩(220)의 제2 본딩 패드(225) 및 연결 부재(300)의 제1 단자(310)를 전기적으로 연결한다. 본 실시에에서, 도전 부재(400)는 도전성 와이어일 수 있다. 이와 다르게, 도전 부재(400)는 도전성 테이프일 수 있다.
연결 블록(550)은 몸체(552) 및 연결 패턴(554)을 포함한다. 몸체(552)는 제1 반도체 칩(210)의 하면 및 하면과 연결된 측면과 평행한 계단 형상을 갖는다. 즉, 몸체(552)는 역 계단 형태로 배치된 반도체 칩 모듈(200)의 측면과 끼워 맞춤 되는 계단 형태를 갖는다. 연결 패턴(554)은 몸체(552) 상에 배치되며, 연결 패턴(554)은 제2 단자(320)와 제1 본딩 패드(215)를 연결한다.
도 10은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. 도 10에 도시된 적층 반도체 패키지의 반도체 칩 모듈 및 기판은 도 1에 도시된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 10을 참조하면, 적층 반도체 패키지(700)는 기판(100), 반도체 칩 모듈(200) 및 연결 부재(300)를 포함한다.
연결 부재(300)는 스트라이프 형상을 갖는 도전 패턴(340) 및 플랙시블 몸체(350)를 포함한다. 본 실시예에서, 도전 패턴(340)은 금속 패턴, 리드 프레임 또는 도전성 테이프일 수 있다.
도전 패턴(340)은 기판(100)의 접속 패드(130), 제2 반도체 칩(220)의 제2 본딩 패드(225), 제1 반도체 칩(210)의 제1 본딩 패드(215)들과 순차적으로 연결된다.
플랙시블 몸체(350)는 기판(100), 반도체 칩 몸체(200)를 따라 배치되며, 플랙시블 몸체(350)에는 도전 패턴(340)이 형성된다. 도전 패턴(340) 및 제1 본딩 패드(215), 도전 패턴(340) 및 제2 본딩 패드(225)는 솔더와 같은 접속 부재에 의하여 전기적으로 연결될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 단위 부피에 보다 많은 반도체 칩들 을 실장하여 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 반도체 칩 모듈의 평면도이다.
도 3은 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지의 제1 및 제2 도전 부재들을 도시한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.

Claims (20)

  1. 접속 패드들이 상면 에지를 따라 배치된 기판;
    페이스-다운 방식으로 배치된 제1 본딩 패드들을 갖고 상기 제1 본딩 패드들이 상기 기판으로부터 노출된 제1 반도체 칩 및 상기 제1 반도체 칩의 상면 상에 배치되며 상기 제1 본딩 패드들과 엇갈리게 페이스-업 방식으로 배치된 제2 본딩 패드들을 갖는 제2 반도체 칩을 포함하는 반도체 칩 모듈;
    상기 제2 반도체 칩 상에 배치된 제1 단자 및 상기 제1 단자로부터 상기 제2 반도체 칩의 외부로 연장된 제2 단자를 갖는 연결 부재; 및
    상기 접속 패드, 상기 제2 본딩 패드 및 상기 제1 단자를 연결하는 제1 도전 부재 및 상기 제2 단자 및 상기 제1 본딩 패드를 연결하는 제2 도전 부재를 갖는 도전 부재를 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 칩 모듈은 상기 제1 및 제2 반도체 칩들을 상호 부착하는 접착 부재를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩 모듈의 상기 제1 및 제2 반도체 칩들은 동일한 사이즈를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 칩 모듈은 적어도 2 개가 계단 형태로 적층된 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩들의 상기 제1 및 제2 본딩 패드들은 서로 다른 방향으로 어긋나게 적층된 것을 특징으로 하는 적층 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 및 제2 도전 부재들은 각각 도전성 와이어를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제6항에 있어서,
    상기 기판은 상기 제2 도전 부재와 대응하는 부분에 형성되어 상기 제2 도전 부재를 수납하는 수납홈을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제6항에 있어서,
    상기 기판은 상기 제2 도전 부재와 대응하는 부분에 형성되어 상기 제2 본딩 패드, 상기 제2 단자를 노출하는 개구를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 도전 부재는 도전성 와이어를 포함하고, 상기 제2 도전 부재는 스트라이프 형상을 갖는 도전성 테이프를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 및 제2 도전 부재들은 각각 스트라이프 형상을 갖는 도전성 테이프를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제1항에 있어서,
    상기 제1 및 제2 도전 부재들은 각각 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 리얼러지컬 파티클들이 전기적으로 연결된 배선부 및 상기 배선부를 감싸는 절연몸체를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  12. 제1항에 있어서,
    상기 기판은 전원 접속 단자를 포함하고, 상기 전원 접속 단자 및 상기 제1 단자는 상기 도전 부재에 의하여 전기적으로 접속된 것을 특징으로 하는 적층 반도체 패키지.
  13. 제1항에 있어서,
    상기 연결 부재는 상기 제1 및 제2 단자를 노출하는 개구를 갖는 절연막을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  14. 접속 패드들이 상면 에지를 따라 배치된 기판;
    페이스-다운 방식으로 배치된 제1 본딩 패드들을 갖고 상기 제1 본딩 패드들이 상기 기판으로부터 노출된 제1 반도체 칩 및 상기 제1 반도체 칩의 상면 상에 배치되며 상기 제1 본딩 패드들과 엇갈리게 페이스-업 방식으로 배치된 제2 본딩 패드들을 갖는 제2 반도체 칩을 포함하는 반도체 칩 모듈;
    상기 제2 반도체 칩 상에 배치된 제1 단자 및 상기 제1 단자로부터 상기 제2 반도체 칩의 외부로 연장된 제2 단자를 갖는 연결 부재;
    상기 접속 패드, 상기 제2 본딩 패드 및 상기 제1 단자를 연결하는 도전 부재; 및
    상기 기판 상에 배치되며, 상기 제1 반도체 칩의 하면 및 상기 하면과 연결된 측면과 평행한 계단 형상의 몸체 및 상기 몸체 상에 배치되며 상기 제2 단자와 상기 제1 본딩 패드를 연결하는 연결 패턴을 갖는 연결 블록을 포함하는 적층 반도체 패키지.
  15. 제14항에 있어서,
    상기 연결 패턴은 스트라이프 형상을 갖는 도전성 테이프를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제14항에 있어서,
    상기 제1 및 제2 반도체 칩들의 상기 제1 및 제2 본딩 패드들은 서로 다른 방향으로 어긋나게 적층된 것을 특징으로 하는 적층 반도체 패키지.
  17. 접속 패드들이 상면 에지를 따라 배치된 기판;
    페이스-다운 방식으로 배치된 제1 본딩 패드들을 갖고 상기 제1 본딩 패드들이 상기 기판으로부터 노출된 제1 반도체 칩 및 상기 제1 반도체 칩의 상면 상에 배치되며 상기 제1 본딩 패드들과 엇갈리게 페이스-업 방식으로 배치된 제2 본딩 패드들을 갖는 제2 반도체 칩을 포함하는 반도체 칩 모듈; 및
    상기 접속 패드, 상기 제1 본딩 패드 및 상기 제2 본딩 패드들과 연속하여 접속된 연결 부재를 포함하는 적층 반도체 패키지.
  18. 제17항에 있어서,
    상기 연결 부재는 플랙시블 몸체 및 상기 플랙시블 몸체 상에 배치되며 상기 접속 부재, 상기 제1 본딩 패드 및 상기 제2 본딩 패드들과 접속되는 도전 패턴을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  19. 제17항에 있어서,
    상기 제1 및 제2 반도체 칩들의 상기 제1 및 제2 본딩 패드들은 서로 다른 방향으로 어긋나게 적층된 것을 특징으로 하는 적층 반도체 패키지.
  20. 제17항에 있어서,
    상기 연결 부재는 리드 프레임을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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