KR20100111022A - Ｅｓｄ 보호회로 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000000694 effects Effects 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005596 ionic collisions Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
본 발명은 반도체 소자에 관한 것으로서, 특히 드레인 단을 변형하여 유지전압을 높임으로써 래치업 현상을 방지하는 ESD 보호회로 및 그 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 ESD 보호회로는 반도체 기판과, 반도체 기판내의 일부에 형성된 제1 도전형 웰과, 반도체 기판내의 일부에 제1 도전형 웰과 분리되어 형성된 제2 도전형 웰과, 제1 도전형 웰 내에 형성된 제1 드리프트 영역과, 제2 도전형 웰 및 제1 도전형 웰 내의 일부에 형성된 제2 드리프트 영역과, 제1 드리프트 영역 내에 형성된 제2 도전형의 소오스 영역과, 제2 드리프트 영역 내에 제1 도전형 웰에 접하는 끝단과 일정 거리 이격되어 형성된 제2 도전형의 드레인 영역 및 제2 도전형의 소오스 영역과 제2 드리프트 영역 사이의 반도체 기판 상에 형성된 게이트 전극을 포함하는 것을 특징으로 한다.
ESD, 유지전압
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 드레인 단을 변형하여 유지전압을 높임으로써 래치업 현상을 방지하는 ESD 보호회로 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 칩의 입/출력 패드 상에 가해지는 ESD(Electro-Static Discharge 이하, 'ESD'라 함)에 의하여 야기되는 서지 전압과 서지 전류에 대하여 내성이 요구되는 바, 일반적으로 반도체 칩의 입/출력 패드에는 ESD 보호회로가 접속된다.
도 1은 일반적인 고전압 집적회로의 ESD 보호를 위한 파워 클램프 회로도로써, 파워 클램프는 게이트를 그라운드와 연결하는 그라운디드-게이트 모스(grounded-gate MOS)의 구조를 갖는다.
ESD 보호회로는 기본적인 동작조건을 만족하여야하는데 이러한 ESD 보호회로의 기본적인 동작 조건을 도 2를 참조하여 설명하기로 한다.
먼저, 반도체 칩에 정상적인 동작전압(Operation Voltage, Vop)이 인가되는 경우 ESD 보호회로는 동작되지 않도록 설계되어야 한다. 이에 따라, ESD 보호회로의 항복전압(Avalanche Breakdown voltage, BV) 및 활성전압(Triggering voltage, Vt1)은 반도체 칩의 동작전압(Vop)보다 높아야 한다.
그리고, ESD 보호회로는 래치업(latch up)에 의해 비정상적으로 동작되지 않아야 한다. 이를 위해 ESD 보호회로는 충분한 안전 여유도(Safety Margin, ΔV)를 가지고, 유지전압(Snapback Holding Voltage, Vh)이 반도체 칩의 동작전압(Vop)보다 높아야 하거나, 활성전류(Triggering current, Itr)가 충분히 높아야 한다.
그러나, 상기 전술한 일반적인 ESD 보호회로는 동작 후에 유지전압이 낮은 상태로 바뀌기 때문에 래치업에 취약하게 된다. 유지 전압이 활성전압보다 낮을 경우 노이즈(noise)나 글리치(glitch) 등에 의해 파워 클램프가 켜지게 될 때 래치업 문제가 발생하게 된다.
즉, 글리치 등에 의해 파워 클램프가 켜지게 되면 파워 클램프가 다시 꺼지지 않는 문제가 발생하게 되는데, 이 현상은 칩의 파괴로 이어지는 위험성을 갖기 때문에 일반적인 그라운디드-게이트 모스를 고전압 파워 클램프로 사용하는데는 문제가 있다.
도 3은 일반적인 시메트릭(symmetric) 구조의 ESD 보호회로의 단면도이다. 예를 들어, ESD가 드레인 단(5)을 통하여 인가되면 드레인 단(5)의 전압이 높아지고, 드리프트 영역(3)과 P형 웰(2) 사이의 접합(A)에서 이온 충돌화(Impact-ionization)이 일어나서 결국 기생 바이폴라 현상이 발생되어 많은 전류가 흐르게 된다.
이때, 고전압 모스(HVMOS)의 경우 DDD(Double doped drain)를 기본적으로 채용하게 되고, 이에 따라 커크 이펙트가 발생하여 베이스 폭이 넓어지게 되어 결국 이온 충돌화 영역이 드리프트 영역(3)과 드레인 영역(5) 사이의 접합(B)에서 일어나게 된다. 이것은 드리프트 영역(3)과 P형 웰(2) 사이의 접합(A)에서 발생하는 이온 충돌화에 의한 전류보다 많은 기판 전류를 생성하게 되고, 이는 곧 낮은 유지전압을 만드는 문제점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 유지전압을 높이고, 래치업 위험을 방지하는 ESD 보호회로 및 그의 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 ESD 보호회로는 반도체 기판과, 반도체 기판내의 일부에 형성된 제1 도전형 웰과, 반도체 기판내의 일부에 제1 도전형 웰과 분리되어 형성된 제2 도전형 웰과, 제1 도전형 웰 내에 형성된 제1 드리프트 영역과, 제2 도전형 웰 및 제1 도전형 웰 내의 일부에 형성된 제2 드리프트 영역과, 제1 드리프트 영역 내에 형성된 제2 도전형의 소오스 영역과, 제2 드리프트 영역 내에 제1 도전형 웰에 접하는 끝단과 일정 거리 이격되어 형성된 제2 도전형의 드레인 영역 및 제2 도전형의 소오스 영역과 제2 드리프트 영역 사이의 반도체 기판 상에 형성된 게이트 전극을 포함하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시예에 따른 ESD 보호회로의 제조방법은 제1 도전형 웰, 제1 도전형 웰과 분리된 제2 도전형 웰이 형성된 반도체 기판이 제공되는 단계와, 제1 도전형 웰 내에 제1 드리프트 영역을 형성하는 단계와, 제2 도전형 웰 및 제1 도전형 웰 내의 일부에 제2 드리프트 영역을 형성하는 단계와, 제1 드리프트 영역 내에 제2 도전형의 소오스 영역을 형성하는 단계와, 제2 드리프트 영역 내에 제1 도전형 웰에 접하는 끝단과 일정 거리 이격된 제2 도전 형의 드레인 영역을 형성하는 단계 및 제2 도전형의 소오스 영역과 제2 드리프트 영역 사이의 반도체 기판 상에 게이트 전극을 형성하는 단계를 포함함을 특징으로 한다.
본 발명의 실시예에 따른 ESD 보호회로 및 그의 제조방법은 드레인 단에 N웰 영역을 더하고, P웰 영역을 제거함으로써 N타입 도핑 농도를 높여주고, 드레인 영역에 접하는 드리프트 영역을 확장시켜 커크 이펙트에 의한 베이스 폭이 넓어지는 현상을 지연시킴으로써, 유지 전압을 높이고 래치업 위험을 방지할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
이하, 도 4를 참조하여 본 발명의 실시예에 따른 ESD 보호회로에 대해서 설명하기로 한다.
ESD 보호회로는 반도체 기판 내에 P형 에피층(10), P형 웰(20), N형 웰(30), 제1 드리프트 영역(40), 제2 드리프트 영역(50), 드레인 영역(60), 소스 영역(70)을 포함하고, 반도체 기판 상에 게이트 유전체(미도시), 게이트 전극(80) 및 측벽 스페이서들(90)을 포함한다.
P형 웰(20)은 드레인 영역(60)의 하부에는 뻗치지 않도록 반도체 기판 내의 일부에 형성되며, N형 웰(30)이 드레인 영역(60)의 하부로 형성되어 드레인 단의 N 형 도핑 농도가 높게 된다.
이와 같이, 일반적인 ESD 보호회로와 다르게 본 발명은 드레인 단의 하부에는 P형 웰을 형성하지 않고, N형 웰(30)을 더하여 드레인 단의 N형 도핑 농도를 높임으로써 커크 이펙트를 감소시켜 유지전압을 높게 할 수 있다.
그리고, 제1 드리프트 영역(40)의 너비를 길게 형성하여, 드레인 영역(60)으로부터 P형 웰(20)과 N형 웰(30)이 접하는 영역을 종래보다 멀리 떨어뜨려 놓음으로써, 이온화 충돌 영역이 P형 웰(20)과 N형 웰(30)이 접하는 영역으로부터 N형 웰(30)과 드레인 영역(60)이 접하는 영역으로 이전되기 어렵도록 하여 커크 이펙트를 더 감소시키도록 한다.
이러한 방법으로 본 발명의 ESD 보호회로의 드레인 단의 N타입 도핑 농도는 일반적인 시메트릭 구조의 ESD 보호회로의 도핑 농도보다 높으며, 이러한 드레인 단의 높은 도핑 농도는 커크 이펙트를 감소시키게 하여 유지전압을 높게 하는 효과를 갖는다.
도 5는 본 발명의 실시예에 따른 ESD 보호회로를 TLP(Transmission Line Pulse)장비로 측정한 전류-전압 특성 곡선이다.
ESD 보호회로의 유지전압은 17V로 구동전압인 9V보다 크기 때문에 언급한 래치업 문제가 발생하지 않는 래치업 프리 구조를 나타낸다.
이와 같이 본 발명에서 제안된 역행-확장 드레인 구조를 사용한 래치업-프리 구조의 ESD 보호회로는 유지전압이 구동전압에 비해 크기 때문에 래치업 문제가 발생하지 않으면서 기존 구조를 크게 바꾸지 않기 때문에 면적 측면에서도 손실이 없 다.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 ESD 보호회로의 제조방법을 설명하기 위한 공정별 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판 상에 에피택셜(epitaxial, 이하 "에피"라 한다)층(10)을 성장시켜 P형 불순물인 붕소(Boron)를 약하게 도핑한다. 여기서 활성 영역을 분리시키기 위한 소자 분리막(shallow trench isolation, STI 미도시)을 형성할 수 있다.
다음, 도 6b에 도시된 바와 같이, 반도체 기판 상에 포토리소그래피(photolithography)를 사용하여 제1 포토 레지스트 패턴(15)을 형성한다. 형성된 제1 포토 레지스트 패턴(15)을 마스크로 사용하여 에피택셜층(10) 상에 P형 불순물을 주입하여 P형 웰(P-WELL, 20)을 형성한다.
여기서, P형 웰(20)은 반도체 기판 전면에 형성하는 것이 아니라 일부에만 형성함으로써, 후속 공정에서 형성될 드레인 영역 부근에는 상기 P웰 영역 대신 N웰 영역이 형성되도록 한다.
다음, 도 6c에 도시된 바와 같이, 제1 포토 레지스트 패턴(10)을 제거하고, P형 웰(20)은 덮고 나머지 반도체 기판을 노출시키는 제2 포토레지스트 패턴(25)을 형성하여 N형 불순물을 이온주입하여 N형 웰(N-WELL, 30)을 형성한다.
일반적으로는 드레인 영역 부근까지 P형 웰 영역이 형성되어 있어 N형 농도가 낮기 때문에 유지전압이 낮아지는데에 대해 대비할 수 없었지만, 본 발명에서는 드레인 영역 부근에 P형 웰 영역을 형성하지 않고 N형 웰을 더하여 드레인 단의 N 타입 도핑 농도를 높여줌으로써, 커크 이펙트에 의한 베이스 폭이 넓어지는 현상을 지연할 수 있게 되어 유지전압을 높게 유지할 수 있다.
다음, 도 6d에 도시된 바와 같이, 제3 포토 레지스트 패턴(35)을 반도체 기판 상의 소정 영역에 형성하고, 제3 포토 레지스트 패턴(35)을 마스크로 하여 N타입 임플란트 공정을 실시하여 제1 및 제2 드리프트 영역(40, 50)을 형성한다.
상기 N타입 불순물 예컨대 인 또는 비소를 사용할 수 있다.
여기서, 드레인 영역에 접하는 제1 드리프트 영역(40)을 후속 게이트 전극이 형성될 영역으로부터 종래보다 길게 형성하여 이온 충돌화 영역이 제1 드리프트 영역(40)과 드레인 영역의 접합 영역까지 이동하기 어렵도록 한다.
다음, 도 6e에 도시된 바와 같이, 드레인 영역(60)이 제1 드리프트 영역(40) 내에 형성된다. 소스 영역(70)은 제2 드리프트 영역(50) 내에 형성된다. 드레인 영역(60) 및 소스 영역(70)은 제1 및 제2 드리프트 영역(40, 50)과 동일한 도전형을 갖지만, 보다 높은 도펀트 농도를 갖는다.
그리고, 게이트 유전층(미도시), 측벽들(90) 및 게이트 전극(80)을 포함하는 게이트 구조가 웰 영역(20) 상에 형성된다. 일반적으로, 게이트 구조는 드레인 영역(60) 및 소스 영역(70)의 형성 이전에 형성된다.
통상적으로, 게이트 유전층(미도시)은 웰 영역(20) 상에 형성되고, 게이트 전극(80)은 게이트 유전층 상에 형성된다. 이어서, 게이트 유전층 및 게이트 전극이 패터닝되고, 측벽 스페이서들(90)이 형성된다.
따라서, 본 발명의 ESD 보호회로는 면적의 증가 없이, 낮은 유지전압의 원인 이 되는 커크 이펙트를 줄이기 위해 드레인 영역(60) 부근에 N웰 영역(30)을 더하고, P웰 영역을 제거함으로써 N타입 도핑 농도를 높여주고, 드레인 영역(60)에 접하는 제1 드리프트 영역(40)을 확장시켜 커크 이펙트에 의한 베이스 폭이 넓어지는 현상을 지연시킴으로써, 유지 전압을 높이고 래치업 위험을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변경 및 변형이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 고전압 집적회로의 ESD 보호를 위한 파워 클램프 회로도.
도 2는 일반적인 ESD 보호회로의 동작특성을 도시한 도면.
도 3은 일반적인 시메트릭(symmetric) 구조의 ESD 보호회로의 단면도.
도 4는 본 발명의 실시예에 따른 고전압 집적회로의 ESD 보호회로의 단면도.
도 5는 본 발명의 ESD 보호회로의 동작특성을 도시한 도면.
도 6a 내지 도 6e는 본 발명의 ESD 보호회로의 제조를 위한 공정 단면도.
Claims (6)
- 반도체 기판;상기 반도체 기판내의 일부에 형성된 제1 도전형 웰;상기 반도체 기판내의 일부에 상기 제1 도전형 웰과 분리되어 형성된 제2 도전형 웰;상기 제1 도전형 웰 내에 형성된 제1 드리프트 영역;상기 제2 도전형 웰 및 제1 도전형 웰 내의 일부에 형성된 제2 드리프트 영역;상기 제1 드리프트 영역 내에 형성된 제2 도전형의 소오스 영역;상기 제2 드리프트 영역 내에 상기 제1 도전형 웰에 접하는 끝단과 일정 거리 이격되어 형성된 제2 도전형의 드레인 영역; 및상기 제2 도전형의 소오스 영역과 상기 제2 드리프트 영역 사이의 상기 반도체 기판 상에 형성된 게이트 전극;을 포함하는 것을 특징으로 하는 ESD 보호회로.
- 제 1 항에 있어서,상기 제2 도전형 웰과 겹치게 형성된 제2 드리프트 영역의 도즈는 상기 제1 드리프트 영역의 도즈보다 높은 것을 특징으로 하는 ESD 보호회로.
- 제 1 항에 있어서,상기 드레인 영역은상기 게이트 전극에 인접하게 위치된 상기 제2 도전형의 드리프트 영역의 끝단과 일정거리 이격되게 형성됨을 특징으로 하는 ESD 보호회로.
- 제1 도전형 웰, 상기 제1 도전형 웰과 분리된 제2 도전형 웰이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전형 웰 내에 제1 드리프트 영역을 형성하는 단계;상기 제2 도전형 웰 및 제1 도전형 웰 내의 일부에 제2 드리프트 영역을 형성하는 단계;상기 제1 드리프트 영역 내에 제2 도전형의 소오스 영역을 형성하는 단계;상기 제2 드리프트 영역 내에 상기 제1 도전형 웰에 접하는 끝단과 일정 거리 이격된 제2 도전형의 드레인 영역을 형성하는 단계; 및상기 제2 도전형의 소오스 영역과 상기 제2 드리프트 영역 사이의 상기 반도체 기판 상에 게이트 전극을 형성하는 단계;를 포함함을 특징으로 하는 ESD 보호회로의 제조방법.
- 제 4 항에 있어서,상기 제2 드리프트 영역은상기 제2 도전형 웰과 겹치게 형성하고, 상기 제2 도전형 웰은 상기 제1 도 전형 웰과 분리되게 형성하여 상기 제1 드리프트 영역의 도즈보다 높은 것을 특징으로 하는 ESD 보호회로의 제조방법.
- 제 4 항에 있어서,상기 드레인 영역은상기 게이트 전극에 인접하게 위치된 상기 제2 도전형의 드리프트 영역의 끝단과 일정거리 이격되게 형성함을 특징으로 하는 ESD 보호회로의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090029377A KR20100111022A (ko) | 2009-04-06 | 2009-04-06 | Ｅｓｄ 보호회로 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090029377A KR20100111022A (ko) | 2009-04-06 | 2009-04-06 | Ｅｓｄ 보호회로 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100111022A true KR20100111022A (ko) | 2010-10-14 |
Family
ID=43131404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090029377A KR20100111022A (ko) | 2009-04-06 | 2009-04-06 | Ｅｓｄ 보호회로 및 그 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20100111022A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103050512A (zh) * | 2011-10-13 | 2013-04-17 | 上海华虹Nec电子有限公司 | 非外延的高压绝缘n型ldmos器件结构 |
| KR20140057993A (ko) * | 2012-11-05 | 2014-05-14 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
-
2009
- 2009-04-06 KR KR1020090029377A patent/KR20100111022A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| CN103050512A (zh) * | 2011-10-13 | 2013-04-17 | 上海华虹Nec电子有限公司 | 非外延的高压绝缘n型ldmos器件结构 |
| KR20140057993A (ko) * | 2012-11-05 | 2014-05-14 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
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