KR20100111010A - 전압 제공 회로 및 이를 구비한 반도체 장치 - Google Patents

전압 제공 회로 및 이를 구비한 반도체 장치 Download PDF

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Abstract

본 발명은 외부전압을 이용하여 제 1 전압을 생성하여 출력단자로 제공하는 제 1 전압 생성부; 상기 외부전압을 이용하여 상기 제 1 전압보다 낮은 제 2 전압을 생성하는 제 2 전압 생성부; 및 상기 제 1 전압과 상기 제 2 전압의 차에 응답하여 상기 외부전압을 상기 출력단자로 제공하기 위한 스위칭 소자를 포함하는 전압 제공 회로 및 이를 구비한 반도체 장치를 제공한다.
VDC, 드롭, 내부전압

Description

전압 제공 회로 및 이를 구비한 반도체 장치{Voltage providing circuit and semiconductor device having the same}
본 발명은 전압 레벨을 낮추어 출력하는 전압 제공 회로 및 이를 구비한 반도체 장치에 관한 것이다.
반도체 메모리 장치, 특히 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 경우 메모리 셀에 저장된 데이터를 소거하기 위한 소거동작과 상기 메모리 셀에 데이터를 저장하기 위한 프로그램 동작을 수행하는데 있어서, F-N 터널링(Fowler-Nordheim tunneling)과 핫 일렉트론 인젝션(hot electron injection) 방식을 사용하고 있다.
현재 메모리 소자 및 모든 칩을 개발하는 부분에 있어서 크기(size)를 줄이는 문제가 큰 이슈가 되고 있다. 그런 이유로 테크(tech)의 전환도 빨라지고 있고, 구동 전압을 낮추어 저전력을 이용하는 방향으로 개발되고 있다.
불휘발성 메모리 소자는 안정적인 동작을 위해서 충분한 전력(Power)이 공급되어야 하므로 드라이버 사이즈를 크게 하는 작업들을 해왔다. 그리고 다른 한편으로는 동작을 위한 전류의 크기를 줄이기 위해서 전원전압(VDD)을 모두 공급하지 않 고 VDC(Voltage Down Converter)를 통해 전압레벨을 낮추어 저전력을 공급하여 구동되게 했다.
따라서 불휘발성 메모리 장치와 같이 저전력을 사용하는 장치는 외부에서 입력되는 외부전원의 전압 레벨을 낮추어 내부전압으로 출력하는 VDC 장치를 구비하고 있다.
불휘발성 메모리 장치의 동작이 정상적으로 수행되기 위해서는 VDC 장치의 성능이 중요한 역할을 한다. 예를 들어 불휘발성 메모리 장치가 동작을 하는 동안 내부 전원의 전압 레벨이 떨어진다면, VDC 장치는 이를 감지해서 다시 필요한 전압 레벨로 내부전원을 복구해야 한다.
따라서 VDC 장치의 성능이 떨어져서 전압 레벨 복구를 제대로 하지 않는다면 불휘발성 메모리 장치는 오동작을 하게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 전압 다운 변환장치의 출력을 확인하여 전압 드롭(Drop)을 빠르게 확인하여 복구시키는 전압 제공 회로 및 이를 구비한 반도체 장치를 제공하는데 있다.
본 발명의 특징에 따른 전압 제공 회로는,
내부전압을 생성하여 출력단자로 제공하는 내부전압 생성부; 및 상기 내부전압이 설정된 전압레벨까지 떨어지는 경우, 상기 출력단자로 상기 내부전압과 별도의 전압을 제공하는 보조전압 제공부를 포함한다.
상기 보조전압 제공부는, 상기 기준전압에 응답하여 상기 설정된 전압 레벨을 결정하기 위한 제어전압을 생성하는 제어전압 생성부; 및 상기 제어전압과 상기 출력단자의 전압 차에 응답하여, 상기 출력단자로 상기 내부전압과 별도의 전압을 제공하는 드라이버부를 포함한다.
상기 드라이버부는, 소오스단이 상기 출력단자와 연결되고, 드레인단이 상기 별도의 전압 입력단과 연결되며, 게이트 단으로 상기 제어전압을 입력받는 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제어전압은 상기 설정된 전압 레벨보다 상기 트랜지스터의 문턱전압 만큼 높은 전압인 것을 특징으로 한다.
상기 내부전압 생성부는, 상기 기준전압과 출력전압을 피드백하여 공급한 제 1 피드백 전압을 비교하고, 그 결과에 따라 외부전압을 출력하여 상기 제 1 노드의 전압을 변경시키는 제 1 비교기; 및 상기 제 1 피드백 전압을 생성하기 위해 상기 제 1 노드와 접지노드 사이에 연결되는 제 1 및 제 2 저항을 포함한다.
상기 제어전압 생성부는, 상기 기준전압과 출력전압을 피드백하여 공급한 제 2 피드백 전압을 비교하고, 그 결과에 따라 외부전압을 출력하여 상기 제어전압을 변경시키는 제 2 비교기; 및 상기 제 2 피드백 전압을 생성하기 위해 상기 제 2 비교기의 출력단과 접지노드 사이에 연결되는 제 3 및 제 4 저항을 포함한다.
본 발명의 특징에 따른 전압 제공 회로는,
외부전압을 이용하여 제 1 전압을 생성하여 출력단자로 제공하는 제 1 전압 생성부; 상기 외부전압을 이용하여 상기 제 1 전압보다 낮은 제 2 전압을 생성하는 제 2 전압 생성부; 및 상기 제 1 전압과 상기 제 2 전압의 차에 응답하여 상기 외부전압을 상기 출력단자로 제공하기 위한 스위칭 소자를 포함한다.
상기 스위칭 소자는, 소오스단이 상기 출력단자와 연결되고, 드레인단이 상기 외부전압 입력단과 연결되며, 게이트 단으로 상기 제 2 전압을 입력받는 트랜지스터를 포함하는 것을 특징으로 한다.
상기 스위칭 소자는 상기 출력단자의 전압이 상기 제 2 전압에서 상기 트랜지스터의 문턱전압을 뺀 전압 레벨까지 떨어지는 경우, 턴 온 되는 것을 특징으로한다.
상기 제 1 전압 생성부는, 상기 기준전압과 출력전압을 피드백하여 공급한 제 1 피드백 전압을 비교하고, 그 결과에 따라 상기 외부전압을 출력하여 상기 제 1 전압을 상기 출력단자로 제공하는 제 1 비교기; 및 상기 제 1 피드백 전압을 생성하기 위해 상기 출력단자와 접지노드 사이에 연결되는 제 1 및 제 2 저항을 포함한다.
상기 제 2 전압 생성부는, 상기 기준전압과 출력전압을 피드백하여 공급한 제 2 피드백 전압을 비교하고, 그 결과에 따라 상기 외부전압을 출력하여 상기 제 2 전압을 생성하는 제 2 비교기; 및 상기 제 2 피드백 전압을 생성하기 위해 상기 제 2 비교기의 출력단과 접지노드 사이에 연결되는 제 3 및 제 4 저항을 포함한다.
본 발명의 특징에 따른 반도체 장치는,
내부전압을 생성하여 출력단자로 제공하는 내부전압 생성부; 상기 내부전압이 설정된 전압레벨까지 떨어지는 경우, 상기 출력단자로 상기 내부전압과 별도의 전압을 제공하는 보조전압 제공부; 및 상기 출력단자에 제공되는 내부 전압에 의해 동작하는 내부 회로를 포함한다.
상기 보조전압 제공부는, 상기 기준전압에 응답하여 상기 설정된 전압 레벨을 결정하기 위한 제어전압을 생성하는 제어전압 생성부; 및 상기 제어전압과 상기 출력단자의 전압 차에 응답하여, 상기 출력단자로 상기 내부전압과 별도의 전압을 제공하는 드라이버부를 포함한다.
상기 드라이버부는, 소오스단이 상기 출력단자와 연결되고, 드레인단이 상기 별도의 전압 입력단과 연결되며, 게이트 단으로 상기 제어전압을 입력받는 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제어전압은 상기 설정된 전압 레벨보다 상기 트랜지스터의 문턱전압 만 큼 높은 전압인 것을 특징으로 한다.
상기 내부전압 생성부는, 상기 기준전압과 출력전압을 피드백하여 공급한 제 1 피드백 전압을 비교하고, 그 결과에 따라 외부전압을 출력하여 상기 출력단자의 전압을 변경시키는 제 1 비교기; 및 상기 제 1 피드백 전압을 생성하기 위해 상기 출력단자와 접지노드 사이에 연결되는 제 1 및 제 2 저항을 포함한다.
상기 제어전압 생성부는, 상기 기준전압과 출력전압을 피드백하여 공급한 제 2 피드백 전압을 비교하고, 그 결과에 따라 외부전압을 출력하여 상기 제어전압을 변경시키는 제 2 비교기; 및 상기 제 2 피드백 전압을 생성하기 위해 상기 제 2 비교기의 출력단과 접지노드 사이에 연결되는 제 3 및 제 4 저항을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 전압 제공 회로 및 이를 구비한 반도체 장치는 전압 다운 변환 회로에서 출력하는 전압이 드롭(Drop)되는 것을 빠르게 감지하여 전압을 복구해 줌으로써 반도체 장치가 오동작 하지 않게 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 저전력으로 구동되는 반도체 장치를 나타낸다.
도 1을 참조하면, 반도체 장치(100)는 VDC(Voltage Down Converter)(110)와 내부 회로(120)를 포함한다.
VDC(110)는 외부에서 입력되는 외부전원(EXT_VDD)의 전압 레벨을 낮추어 내부전원(INT_VDD)으로 출력한다.
내부회로(120)는 반도체 장치(100)의 동작을 위해 반도체 장치(100)에 포함되는 모든 회로들을 하나로 간략히 나타낸 것으로, VDC(110)가 제공하는 내부전원(INT_VDD)에 의해서 동작한다.
VDC(110)는 비교기(COM)와 제 1 및 제 2 저항(R1, R2)을 포함한다.
비교기(COM)에는 기준전압(Vref)과 피드백전압(Vf)이 입력된다. 제 1 및 제 2 저항(R1, R2)은 비교기(COM)의 출력단과 접지노드 사이에 직렬로 연결된다. 상기 피드백 전압(Vf)은 비교기(COM)의 출력전압이 제 1 및 제 2 저항(R1, R2)에 의해 분배된 전압이다.
VDC(110)가 출력하는 내부전원(INT_VDD)을 이용해서 내부회로(120)는 동작한다. 따라서 반도체 장치(100)의 성능은 VDC(110)의 성능에 의해 많은 영향을 받는다. 예를 들어 반도체 장치(100)의 내부 회로(120)의 동작으로 인해서 내부전원(INT_VDD)이 드롭(Drop)되는 경우 반도체 장치(100)의 오동작이 발생될 수 있다.
내부전원(INT_VDD)의 전압이 드롭 되면, 피드백 전압(Vf)이 드롭 된다. 피드백 전압(Vf)이 드롭 되면, 비교기(COM)가 동작하여 내부전원(INT_VDD)이 복구될 수 있도록 외부전원(EXT_VDD)을 출력하여 내부전원(INT_VDD)의 전압 레벨을 복구시킨다.
이때 비교기(COM)가 빠르게 전압 드롭을 감지해야 하지만, 피드백 전압(Vf)이 입력되는 타이밍에 따라서 전압 드롭을 감지하는 속도가 달라진다.
본 발명의 실시 예에 따른 전압을 제공하는 회로는 전압 다운 변환 회로뿐만 아니라 전압 다운 변환 회로가 출력하는 내부전원의 전압 드롭을 보다 빨리 감지하여 전압 레벨을 상승시킬 수 있는 회로를 포함한다.
도 2는 본 발명의 실시 예에 따른 전압 제공 회로를 구비한 반도체 장치를 나타낸다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 장치(200)는 전압 제공 회로(210)와 내부 회로(220)를 포함한다.
전압 제공 회로(210)는 외부전원(EXT_VDD)의 전압 레벨을 설정된 전압레벨로 낮추어서 내부전원(INT_VDD)으로 출력하고, 내부 회로(220)는 VDC 회로(210)에서 제공하는 내부전압(INT_VDD)을 이용해서 동작하는 반도체 장치(200)내의 나머지 회로들을 간략히 나타낸 것이다.
전압 제공 회로(210)는 VDC 회로(211)와 보조 전압 제공부(212)를 포함한다.
VDC 회로(211)는 외부전원(EXT_VDD)의 전압 레벨을 낮추어 내부전원(INT_VDD)으로 생성한다. 보조 전압 제공부(212)는 내부전원(INT_VDD)이 급격히 드롭(Drop)되어 설정된 전압 레벨 이하가 될 때 이를 감지하고, 내부전원(INT_VDD)이 회복되도록 전압을 제공한다.
특히 보조전압 제공부(212)는 제어전압 생성부(213)와 드라이버부(214)를 포함한다. 제어전압 생성부(213)는 내부전원(INT_VDD)이 드롭 되는 전압 레벨을 결정 하기 위한 제어전압(Vc)을 생성하고, 드라이버부(214)는 내부전원(INT_VDD)이 제어전압(Vc) 이하로 드롭 되면 이를 감지하여 내부전원(INT_VDD)이 제어전압(Vc) 이상으로 상승될 때까지 외부전원(EXT_VDD)을 제공한다.
VDC 회로(211)는 제 1 비교기(COM1)와 제 1 및 제 2 저항(R10, R20)을 포함한다. 제어전압 생성부(213)는 제 2 비교기(COM1)와 제 3 및 제 4 저항(R30, R40)을 포함하고, 드라이버부(214)는 제 1 NMOS 트랜지스터(NM1)를 포함한다.
제 1 비교기(COM1)는 기준전압(Vref)과 제 1 피드백 전압(Vf1)의 전압 레벨을 비교하고, 그 결과에 따라 외부전압(EXT_VDD)을 출력한다. 기준전압(Vref)은 비반전 단자(+)에 입력되고, 제 1 피드백 전압(Vf1)은 반전 단자(-)에 입력된다.
제 1 및 제 2 저항(R10, R20)은 제 1 비교기(COM1)의 출력단과 접지노드 사이에 직렬로 연결된다. 제 1 및 제 2 저항(R10, R20)의 접속점인 노드(K1)로부터 제 1 피드백 전압(Vf1)이 출력된다.
제 2 비교기(COM2)는 기준전압(Vref)과 제 2 피드백 전압(Vf2)의 전압 레벨을 비교하고, 그 결과에 따라 외부전압(EXT_VDD)을 출력한다. 기준전압(Vref)은 비반전 단자(+)에 입력되고, 제 2 피드백 전압(Vf2)은 반전 단자(-)에 입력된다.
제 3 및 제 4 저항(R30, R40)은 제 2 비교기(COM2)의 출력단과 접지노드 사이에 직렬로 연결된다. 제 3 및 제 4 저항(R30, R40)의 접속점인 노드(K2)로부터 제 2 피드백 전압(Vf2)이 출력된다.
제 1 NMOS 트랜지스터(NM1)의 소오스단은 내부전원(INT_VDD)의 출력단과 연결되고, 제 1 NMOS 트랜지스터(NM1)의 드레인단은 외부전원(EXT_VDD)의 입력단에 연결된다. 그리고 제 1 NMOS 트랜지스터(NM1)의 게이트에는 제어전압(Vc)이 입력된다.
전압 제공 회로(210)의 동작은 다음과 같다.
제 1 비교기(COM1)는 기준전압(Vref)이 제 1 피드백 전압(Vf1)보다 크면, 외부전원(EXT_VDD)을 출력한다. 외부전원(EXT_VDD)이 출력되기 시작하면 내부전원(INT_VDD)이 서서히 상승된다.
내부전원(INT_VDD)이 상승됨에 따라 제 1 피드백 전압(Vf1)도 상승된다. 그리고 기준전압(Vref)보다 제 1 피드백 전압(Vf1)이 높아지면 제 1 비교기(COM1)는 외부전원(EXT_VDD)의 출력을 중단한다.
제 1 비교기(COM1)가 외부전원(EXT_VDD)을 출력하지 않으면, 내부 전원(INT_VDD)의 전압 레벨은 서서히 떨어진다. 내부전원(INT_VDD)의 전압 레벨이 떨어지면 제 1 피드백 전압(Vf1)의 전압 레벨도 떨어진다.
제 1 피드백 전압(Vf1)이 기준전압(Vref)보다 낮아지면 제 1 비교기(COM1)는 외부전원(EXT_VDD)을 출력한다.
제 1 비교기(COM1)는 제 1 피드백 전압(Vf1)에 따라서 외부전원(EXT_VDD)을 출력하거나, 하지 않는 동작을 반복하고 내부전원(INT_VDD)은 일정 전압 레벨을 유지하도록 레귤레이팅 된다. 내부전원(INT_VDD)의 전압 레벨은 제 1 및 제 2 저항(R10, R20)의 저항값을 변경하여 제 1 피드백 전압(Vf1)을 변경함으로써 가능하다.
내부 회로(220)가 동작을 하는 동안 내부전원(INT_VDD)이 급격히 드롭 되면, 제 1 피드백 전압(Vf1)도 떨어진다. 따라서 제 1 비교기(COM1)는 외부전원(EXT_VDD)을 출력하여 내부전원(INT_VDD)의 전압 레벨을 상승시킨다. 그러나 갑자기 떨어지는 내부전원(INT_VDD)을 빠르게 복구하기 위해서는 제 1 피드백 전압(Vf1)이 제 1 비교기(COM1)에 입력되는 타이밍도 빨라야 한다.
따라서 보조 전압 생성부(212)에서 이를 보완한다. 즉, 내부전원(INT_VDD)이 급격히 드롭 되면 드라이버부(214)는 이를 감지하고, 외부전압(EXT_VDD)을 내부전원(INT_VDD)으로 제공한다.
이를 위해서 드라이버부(214)는 제 1 NMOS 트랜지스터(NM1)를 이용한다.
제 1 NMOS 트랜지스터(NM1)는 다음 수학식과 같은 특성을 갖는다.
Figure 112009020537325-PAT00001
Figure 112009020537325-PAT00002
이때, = Vc - INT_VDD.
따라서 제 1 NMOS 트랜지스터(NM1)의 게이트에 입력되는 제어전압(Vc)과 소오스단에 입력되는 내부전원(INT_VDD)간의 전압 차이가 문턱전압(Vth)보다 높으면 제 1 NMOS 트랜지스터(NM1)는 턴온 된다.
따라서 제어전압(Vc)은 보조전압 생성부(212)가 동작하기를 원하는 내부전원(INT_VDD)의 전압 레벨보다 제 1 NMOS 트랜지스터(NM1)의 문턱전압(Vth)만큼 큰 전압으로 정한다. 제어전압(Vc)은 제 3 및 제 4 저항(R30, R40)의 값을 변경하여 제어한다. 그리고 제어전압 생성부(213)의 동작은 내부전압 생성부(211)와 유사하므로 동작 설명은 생략한다.
상기와 같이 제어전압(Vc)을 설정하는 이유는 다음과 같다.
제 1 NMOS 트랜지스터(NM1)의 문턱전압(Vth)이 0.7V라고 가정하고, 내부전원(INT_VDD)이 1V 이하로 떨어지는 경우 보조 전압 생성부(212)가 동작하도록 하기 위해서 제어전압(Vc)은 1.7V로 설정된다.
만약 내부전압(INT_VDD)이 1.5V 이면,
Figure 112009020537325-PAT00003
=0.2V 가 된다. 따라서 제 1 NMOS 트랜지스터(NM1)는 턴온 되지 않고 턴 오프 상태를 유지한다.
그리고 내부전압(INT_VDD)의 전압 드롭이 급격히 발생하여 내부전압(INT_VDD)이 0.8V가 되면,
Figure 112009020537325-PAT00004
=0.9V가 된다. 앞서 가정한 바와 같이 제 1 NMOS 트랜지스터(NM1)의 문턱전압(Vth)은 0.7V 이므로 제 1 NMOS 트랜지스터(NM1)는 턴온 된다.
제 1 NMOS 트랜지스터(NM1)가 턴온 되면, 외부전원(EXT_VDD)이 내부전원(INT_VDD)으로 입력되어 내부전원(INT_VDD)의 전압을 상승시킨다. 따라서 내부회로(220)가 오동작을 일으키기 전에 내부전원(INT_VDD)이 회복될 수 있다.
도 3은 도 1 및 도 2에 나타난 전압 제공 회로에서 전압 드롭이 발생했을 때의 내부전원 회복을 나타내는 도면이다.
도 3에서 제 1 전압(V1)까지 내부전원(INT_VDD)이 드롭 되면 전압 회복 동작이 필요하다. 그리고 제 2 전압(V2)까지 내부전원(INT_VDD)이 드롭 되면 내부회로(220)의 동작에 영향을 주어 오동작을 일으킬 수 있다.
도 3에 나타난 바와 같이, 도 1의 VDC(110)는 내부전원(INT_VDD)이 제 1 전압(V1)까지 떨어진 이후에도 전압 회복을 위한 동작을 하는 타이밍이 느려서 내부회로(120)가 오동작을 일으킬 수 있는 제 2 전압(V2)까지 내부전원(INT_VDD)의 전 압 레벨이 떨어진다.
그러나 도 2의 전압 제공 회로(210)는 내부전원(INT_VDD)이 제 1 전압(V1)까지 떨어진 후 제 2 전압(V2)까지 떨어지기 전에 전압 회복을 하여 내부회로(220)의 오동작을 막을 수 있다.
도 3에 나타난 제 1 시간(t1)은 제 1 NMOS 트랜지스터(NM1)가 턴온 되기까지의 시간이고, 제 2 시간(t2)은 도 1의 VDC(110)의 비교기(COM)가 피드백 전압(Vf)에 의해 외부전압(EXT_VDD)을 출력하기까지의 시간이다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 저전력으로 구동되는 반도체 장치를 나타낸다.
도 2는 본 발명의 실시 예에 따른 전압 제공 회로를 구비한 반도체 장치를 나타낸다.
도 3은 도 1 및 도 2에 나타난 전압 제공 회로에서 전압 드롭이 발생했을 때의 내부전원 회복을 나타내는 도면이다.
*도면의 주요 부분의 간단한 설명*
200 : 반도체 장치 210 : 전압 제공부
211 : VDC 회로 212 : 보조전압 생성부
213 : 제어전압 생성부 214 : 드라이버부
220 : 내부회로

Claims (17)

  1. 내부전압을 생성하여 출력단자로 제공하는 내부전압 생성부; 및
    상기 내부전압이 설정된 전압레벨까지 떨어지는 경우, 상기 출력단자로 상기 내부전압과 별도의 전압을 제공하는 보조전압 제공부
    를 포함하는 전압 제공 회로.
  2. 제 1항에 있어서,
    상기 보조전압 제공부는,
    상기 기준전압에 응답하여 상기 설정된 전압 레벨을 결정하기 위한 제어전압을 생성하는 제어전압 생성부; 및
    상기 제어전압과 상기 출력단자의 전압 차에 응답하여, 상기 출력단자로 상기 내부전압과 별도의 전압을 제공하는 드라이버부
    를 포함하는 전압 제공 회로.
  3. 제 2항에 있어서,
    상기 드라이버부는,
    소오스단이 상기 출력단자와 연결되고,
    드레인단이 상기 별도의 전압 입력단과 연결되며,
    게이트 단으로 상기 제어전압을 입력받는 트랜지스터를 포함하는 것을 특징 으로 하는 전압 제공 회로.
  4. 제 3항에 있어서,
    상기 제어전압은 상기 설정된 전압 레벨보다 상기 트랜지스터의 문턱전압 만큼 높은 전압인 것을 특징으로 하는 전압 제공 회로.
  5. 제 1항에 있어서,
    상기 내부전압 생성부는,
    상기 기준전압과 출력전압을 피드백하여 공급한 제 1 피드백 전압을 비교하고, 그 결과에 따라 외부전압을 출력하여 상기 제 1 노드의 전압을 변경시키는 제 1 비교기; 및
    상기 제 1 피드백 전압을 생성하기 위해 상기 제 1 노드와 접지노드 사이에 연결되는 제 1 및 제 2 저항을 포함하는 전압 제공 회로.
  6. 제 2항에 있어서,
    상기 제어전압 생성부는,
    상기 기준전압과 출력전압을 피드백하여 공급한 제 2 피드백 전압을 비교하고, 그 결과에 따라 외부전압을 출력하여 상기 제어전압을 변경시키는 제 2 비교기; 및
    상기 제 2 피드백 전압을 생성하기 위해 상기 제 2 비교기의 출력단과 접지 노드 사이에 연결되는 제 3 및 제 4 저항을 포함하는 전압 제공 회로.
  7. 외부전압을 이용하여 제 1 전압을 생성하여 출력단자로 제공하는 제 1 전압 생성부;
    상기 외부전압을 이용하여 상기 제 1 전압보다 낮은 제 2 전압을 생성하는 제 2 전압 생성부; 및
    상기 제 1 전압과 상기 제 2 전압의 차에 응답하여 상기 외부전압을 상기 출력단자로 제공하기 위한 스위칭 소자
    를 포함하는 전압 제공 회로.
  8. 제 7항에 있어서,
    상기 스위칭 소자는,
    소오스단이 상기 출력단자와 연결되고,
    드레인단이 상기 외부전압 입력단과 연결되며,
    게이트 단으로 상기 제 2 전압을 입력받는 트랜지스터를 포함하는 것을 특징으로 하는 전압 제공 회로.
  9. 제 8항에 있어서,
    상기 스위칭 소자는 상기 출력단자의 전압이 상기 제 2 전압에서 상기 트랜지스터의 문턱전압을 뺀 전압 레벨까지 떨어지는 경우, 턴 온 되는 것을 특징으로 하는 전압 제공 회로.
  10. 제 7항에 있어서,
    상기 제 1 전압 생성부는,
    상기 기준전압과 출력전압을 피드백하여 공급한 제 1 피드백 전압을 비교하고, 그 결과에 따라 상기 외부전압을 출력하여 상기 제 1 전압을 상기 출력단자로 제공하는 제 1 비교기; 및
    상기 제 1 피드백 전압을 생성하기 위해 상기 출력단자와 접지노드 사이에 연결되는 제 1 및 제 2 저항을 포함하는 전압 제공 회로.
  11. 제 7항에 있어서,
    상기 제 2 전압 생성부는,
    상기 기준전압과 출력전압을 피드백하여 공급한 제 2 피드백 전압을 비교하고, 그 결과에 따라 상기 외부전압을 출력하여 상기 제 2 전압을 생성하는 제 2 비교기; 및
    상기 제 2 피드백 전압을 생성하기 위해 상기 제 2 비교기의 출력단과 접지노드 사이에 연결되는 제 3 및 제 4 저항을 포함하는 전압 제공 회로.
  12. 내부전압을 생성하여 출력단자로 제공하는 내부전압 생성부;
    상기 내부전압이 설정된 전압레벨까지 떨어지는 경우, 상기 출력단자로 상기 내부전압과 별도의 전압을 제공하는 보조전압 제공부; 및
    상기 출력단자에 제공되는 내부 전압에 의해 동작하는 내부 회로를 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 보조전압 제공부는,
    상기 기준전압에 응답하여 상기 설정된 전압 레벨을 결정하기 위한 제어전압을 생성하는 제어전압 생성부; 및
    상기 제어전압과 상기 출력단자의 전압 차에 응답하여, 상기 출력단자로 상기 내부전압과 별도의 전압을 제공하는 드라이버부
    를 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 드라이버부는,
    소오스단이 상기 출력단자와 연결되고,
    드레인단이 상기 별도의 전압 입력단과 연결되며,
    게이트 단으로 상기 제어전압을 입력받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제어전압은 상기 설정된 전압 레벨보다 상기 트랜지스터의 문턱전압 만큼 높은 전압인 것을 특징으로 하는 반도체 장치.
  16. 제 12항에 있어서,
    상기 내부전압 생성부는,
    상기 기준전압과 출력전압을 피드백하여 공급한 제 1 피드백 전압을 비교하고, 그 결과에 따라 외부전압을 출력하여 상기 출력단자의 전압을 변경시키는 제 1 비교기; 및
    상기 제 1 피드백 전압을 생성하기 위해 상기 출력단자와 접지노드 사이에 연결되는 제 1 및 제 2 저항을 포함하는 반도체 장치.
  17. 제 13항에 있어서,
    상기 제어전압 생성부는,
    상기 기준전압과 출력전압을 피드백하여 공급한 제 2 피드백 전압을 비교하고, 그 결과에 따라 외부전압을 출력하여 상기 제어전압을 변경시키는 제 2 비교기; 및
    상기 제 2 피드백 전압을 생성하기 위해 상기 제 2 비교기의 출력단과 접지노드 사이에 연결되는 제 3 및 제 4 저항을 포함하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101371247B1 (ko) * 2012-05-18 2014-03-27 주식회사 티엘아이 전압 보충 방식의 엘이디 조명 장치

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