JP3600396B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、例えばフラッシュEEPROM(Electrically Erasable Programmable ROM)に係わり、特に、外部電源電圧より高い電圧をチップ内部で発生させる内部昇圧回路を有する半導体記憶装置に関する。
【0002】
【従来の技術】
フラッシュEEPROMは、フローティングゲートとコントロールゲートを有するスタック型トランジスタをメモリセルとして使用している。このメモリセルはフローティングゲートに電子を注入したり、フローティングゲートから電子を放出することにより、しきい値を変化させ、データの書込み消去が行われる。
【0003】
従来、ホットエレクトロンを注入してデータを書込むフラッシュメモリの電源は読み出し用の電源Vcc=5Vと、書込み、消去用の電源Vpp=12Vの2種類を使用する2電源方式や、電源Vcc=5Vのみを使用する単一電源方式等がある。単一電源方式の場合、書込み、消去用の電源Vppは、昇圧回路を使用して生成されている。
【0004】
【発明が解決しようとする課題】
ところで、現在、低消費電力化のため、電源電圧の低電圧化が要求され、電源電圧は、3Vが一般的となりつつある。また、使用上の便利さという面では、単一電源方式の方が、2電源方式より優れている。
【0005】
従来のように、データの読み出し時、電源電圧を直接コントロールゲートに供給する方式の場合、電源電圧が5Vから3Vに低下されると、コントロールゲートに供給される電圧も3Vに低下する。すると、メモリセルに流れる電流の減少を招くこととなる。セル電流の減少は読み出し速度の低下をもたらすとともに、電源電圧に対するマージンを損なうこととなる。このため、読み出し用の電圧や書込み、消去用の電圧を内部で生成する必要がある。
【0006】
しかし、電源電圧が低下された場合、チップ内部で必要な電圧を発生するために複数の昇圧回路が必要となる。しかも、これら昇圧回路によって発生された電圧をデータの読み出しや書き込み、消去といったモードに応じて切り換える必要がある。この切り換え回路は、発生された電圧を低下させることなくそのままメモリセルのコントロールゲート等必要とする部分に供給しなければならない。従来、この切り換え回路は、発生された電圧がトランジスタのしきい値電圧分だけ低下しないよう、デプレーション型トランジスタを使用して構成されていた。しかし、デプレーション型トランジスタを使用する場合、製造工程が増加し、チップコストが高騰するため得策ではなかった。
【0007】
この発明は、上記課題を解決するものであり、その目的とするところは、デプレーション型トランジスタを使用することなく、発生された電圧を必要とする部分に切り換えて供給でき、チップコストの高騰を抑えることが可能な半導体記憶装置を提供しようとするものである。
【0008】
【課題を解決するための手段】
この発明は、上記課題を解決するため、第1、第2の出力端を有し、電源電圧を昇圧した第1の電圧を前記第1、第2の出力端から出力する第1の昇圧回路と、制御信号が第1のレベルであるとき、前記電源電圧を昇圧して前記第1の電圧より高い第2の電圧を前記第1の昇圧回路の第2の出力端に供給し、前記制御信号が第2のレベルのとき、昇圧動作を停止する第2の昇圧回路と、前記第1の昇圧回路の第1、第2の出力端相互間に接続され、ゲートに前記制御信号が供給され、前記制御信号が前記第2のレベルのとき、前記第1、第2の出力端を同電位とする第1のトランジスタを具備している。
【0012】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図2は、メモリセルの動作電圧を示している。昇圧回路のレイアウト面積を少なくするには、セルの動作電圧をなるべく低く抑え、セルに流れる動作電流を少なくする必要がある。データの読み出し時は、高速読み出しに十分なセル電流を得るため、コントロールゲートに昇圧した電圧5Vを供給する。データの書き込みはチャネルホットエレクトロンをドレイン側からフローティンゲートに注入する。書き込み時には、コントロールゲートに電圧10V、ドレインに電圧5Vを印加する。これらの電圧は昇圧回路で生成して供給する。この時、ドレインには大きな電流が流れる。データの消去は、F−Nトンネリングによりフローティングゲートからソースへ電子を引き抜く。この時、ソースからバックゲートにバンド間トンネル電流が流れる。読み出し時にコントロールゲートへ供給する電圧、書き込み時にコントロールゲートとドレイン間に供給する電圧、消去時にコントロールゲートとソース間に供給する電圧は昇圧回路により発生する。
【0013】
図3は、昇圧回路系を概略的に示している。書き込み時、ドレインに供給する電圧、消去時、ソースに供給する電圧、読み出し時にコントロールゲートへ供給する電圧を1つの昇圧回路から供給することにより、昇圧回路の数を3つにすることができ、昇圧回路系の構成を簡略化できる。
【0014】
すなわち、図3に示すように、この発明は3種類の昇圧回路を有している。中電圧系昇圧回路31は、5V程度の中位の電圧で数mA〜数十mAの大電流を供給する。高電圧系昇圧回路32は、10V程度の高電圧で数百マイクロA〜数mAの電流を供給する。負電圧系昇圧回路33は、−10V程度の負電圧を発生する。中電圧系昇圧回路31は、切り換え回路34を介して、読み出し時にメモリセル35のコントロールゲート、書き込み時にメモリセル35のドレイン、消去時にメモリセル35のソースに接続される。高電圧系昇圧回路32は、切り換え回路34を介して、書き込み時にメモリセル35のコントロールゲートに接続される。負電圧系昇圧回路33は、切り換え回路34を介して、消去時にメモリセル35のコントロールゲートに接続される。
【0015】
図1は、この発明の第1の実施の形態を示すものであり、図3に示す昇圧系を具体的に示している。中電圧系昇圧回路31は、中電圧VPを出力する第1、第2の出力端Vp1、Vp2を有するチャージポンプ回路31aと、第1の出力端Vp1のレベルを検出するレベル検出器31bと、このレベル検出器31bにより第1の出力端Vpのレベルの低下が検知された場合発振し、クロック信号φ1をチャージポンプ回路31aに供給する発振器(OSC)31cとにより構成されている。
【0016】
高電圧系昇圧回路32は、高電圧VHを出力する出力端VHを有するチャージポンプ回路32aと、出力端VHのレベルを検出するレベル検出器32bと、このレベル検出器32bにより出力端VHのレベルの低下が検知されるとともに、データ読み出し信号/RD(読み出し時ローレベル)がハイレベルとなった場合、発振し、クロック信号φ2をチャージポンプ回路32aに供給する発振器(OSC)32cとにより構成されている。チャージポンプ回路32aの出力端VHは、中電圧系昇圧回路31の第2の出力端Vp2に接続されている。
【0017】
図4は、前記チャージポンプ回路31aを示している。このチャージポンプ回路31aにおいて、電源Vccと前記第2の出力端Vp2間にはダイオード接続された複数のトランジスタ41a〜41dが直列接続されている。これらトランジスタの各接続ノードにはキャパシタ41e〜41gの一端が接続されている。キャパシタ41gとトランジスタ41dの接続ノードと前記第1の出力端Vp1間にはダイオード接続されたトランジスタ41hが接続されている。バッファ回路41iは前記発振器31cから出力されるクロック信号φ1を各キャパシタ41e〜41gの他端に供給する。発振器31cから供給されるクロック信号φ1がバッファ41iを介してキャパシタに供給され、このキャパシタがポンピングされて、電荷が転送される。前記トランジスタ41a〜41d、41hはしきい値電圧がほぼ0VのI(イントリンシック)‐タイプ、NチャネルMOSトランジスタである。
【0018】
図5は、チャージポンプ回路32aを示している。このチャージポンプ回路32aにおいて、電源Vccと前記出力端VH間にはダイオード接続された複数のトランジスタ51a〜51fが直列接続されている。これらトランジスタの各接続ノードにはキャパシタ51g〜51kの一端が接続されている。バッファ回路51lは前記発振器32cから出力されるクロック信号φ2を各キャパシタ51g〜51kの他端に供給する。発振器32cから供給されるクロック信号φ2がバッファ51lを介してキャパシタに供給され、このキャパシタがポンピングされて、電荷が転送される。前記トランジスタ51a〜51fはしきい値電圧がほぼ0VのI‐タイプ、NチャネルMOSトランジスタである。
【0019】
図6は、図1に示す中電圧系昇圧回路31、高電圧系昇圧回路32に接続され、中電圧VP、高電圧VHからワード線の電圧VSW、書き込み時のドレイン電圧、消去時のソース電圧を制御する電圧VSWBSを生成する回路を示している。
【0020】
中電圧系昇圧回路31の第1、第2の出力端Vp1、Vp2(VH)の相互間には、Pチャネルトランジスタ61が接続されている。このPチャネルトランジスタ61のゲートにはレベルシフタ62を介して、データ読み出し信号/RDが供給されている。レベルシフタ62は入力信号を高電圧VHレベルに変換する。第1の出力端Vp1は、読み出し時にワード線の電圧を生成する中間電圧発生回路63に接続され、第2の出力端Vp2は、Pチャネルトランジスタ65を介して、書き込み時にワード線の電圧を生成する中間電圧発生回路64に接続されている。Pチャネルトランジスタ65のバックゲートは第2の出力端Vp2(高電圧VH)に接続され、ゲートは第1の出力端Vp1に接続されている。中間電圧発生回路63、64の出力端はPチャネルトランジスタ66、67のソースに接続されている。トランジスタ66のゲートにはレベルシフタ68を介して、データ読み出し信号/RDが供給され、トランジスタ67のゲートにはインバータ69で反転されたレベルシフタ68の出力信号が供給される。レベルシフタ68は入力信号を高電圧VHレベルに変換する。トランジスタ66、67のドレインは互いに接続され、ここからワード線の電圧VSWが出力される。Pチャネルトランジスタ66、67のバックゲートは高電圧VHに接続されている。前記Pチャネルトランジスタ65と中間電圧発生回路64の接続点(高電圧VH’)には、書き込み時のドレイン電圧、消去時のソース電圧を制御する電圧VSWBSを生成する中間電圧発生回路70が接続されている。
【0021】
図1、図6において、高電圧系昇圧回路32の出力端VHは、中電圧系昇圧回路31の第2の出力端Vp2に接続されており、高電圧系昇圧回路32がデータの読み出し時に止まっていても出力端VHには、中電圧系昇圧回路31の第2の出力端Vp2の電位に保持されている。したがって、高電圧系昇圧回路32は停止している場合においても出力電位が不定となることがない。
【0022】
データの読み出し時、あるいはスタンドバイ状態のとき、信号/RDはローレベルとなり高電圧系昇圧回路32は動作しない。この時、第1、第2の出力端Vp1、Vp2(VH)の相互間にあるPチャネルトランジスタ61はオンとなり、電圧はVP=VHとなる。読み出し時やスタンドバイ以外のとき、高電圧系昇圧回路32は動作し、Pチャネルトランジスタ61はオフする。このとき、電圧はVP<VHとなる。第1、第2の出力端Vp1,Vp2の電位を上記のように制御するトランスファーゲートは、デプレーション型のトランジスタを用いれば容易に実現できるが、製造工程が増大する。そこで、この発明では、上記構成としている。
【0023】
図6に示す回路において、データの読み出し時、Pチャネルトランジスタ66がオン、Pチャネルトランジスタ67がオフとなり、中間電圧発生回路63は電圧VPを降圧してワード線の電圧VSWを生成し、書き込みやべリファイ時、Pチャネルトランジスタ67がオン、Pチャネルトランジスタ66がオフとなり、中間電圧発生回路64は電圧VHを降圧してワード線の電圧VSWを生成する。Pチャネルトランジスタ61のバックゲートバイアスは電圧VHであるため、電圧VHは電圧VPより常に高くなければならない。しかし、信号/RDがローレベルの状態で、電圧VSWを低い状態、例えばイレーズベリファイの電圧3.5Vから立ち上げようとした場合、電圧VSWにはワード線の大きな寄生容量があるため電圧VHは、3.5V程度に下がってしまう。トランジスタ65はこれを防止している。すなわち、このトランジスタ65は電圧VHが電圧VPとPチャネルトランジスタのしきい値電圧をたした電圧までしか下がらないようにしている。
【0024】
図7は、電圧VSWを生成する中間電圧発生回路63、64の一例を示し、図8は、電圧VSWBSを生成する中間電圧発生回路70の一例を示している。これら中間電圧発生回路は、特願平8−162753号に記載された回路であり、この回路に限定されない。図7に示す回路は、VP又はVH’が供給されるPチャネルトランジスタTP21,TP20,TP1と、基準電圧VREFと出力検出電圧VBとを比較する比較器71、72と、これら比較器71、72の出力に応じて前記PチャネルトランジスタTP21,TP20,TP1を制御するNチャネルトランジスタTN20、TN6、TN21、TN22と、出力電圧を制御するPチャネルトランジスタS1、S2〜Snと直列接続された複数の抵抗r1、r2〜rnとからなる抵抗分割回路40と前記出力検出電圧VBを生成する抵抗R1、R2と、出力安定用のキャパシタC1とにより構成されている。この回路は、複数のPチャネルトランジスタS1〜Snにより、抵抗分割回路40を制御して必要な電圧VSWを生成している。
【0025】
これに対して、図8は、PチャネルトランジスタS1のソースと出力端の間にドレインとゲートが接続されたNチャネルトランジスタ81を接続している。この構成は後述する図9において、ソースフォロワトランジスタのしきい値電圧をキャンセルする。図8において、図7と同一部分には同一符号を付している。
【0026】
図9は、図6乃至図8に示す回路で生成された電圧を使用した半導体記憶装置の概略構成を示している。書き込み制御信号Prog はレベルシフタ91、インバータ回路92、93を介してカラムセレクタとしてのNチャネルトランジスタ94のゲートに供給される。レベルシフタ91、インバータ回路92、93には中間電圧発生回路70の出力電圧VSWBSが供給され、Nチャネルトランジスタ94のゲートには、VSWBSレベルの信号が供給される。このトランジスタ94のドレインには電圧VPが供給され、ソースはメモリセル96のドレインに接続されている。このメモリセル96のコントロールゲート(ワード線)はローデコーダ95に接続されている。このローデコーダ95には中間電圧発生回路63、64の出力電圧VSWが供給されている。コントロールゲートはVSWレベルの信号により制御される。
【0027】
消去信号Ersはレベルシフタ97、インバータ回路98、99を介してNチャネルトランジスタ100のゲートに供給される。レベルシフタ97、インバータ回路98、99には中間電圧発生回路70の出力電圧VSWBSが供給され、Nチャネルトランジスタ100のゲートには、VSWBSレベルの信号が供給される。このトランジスタ100のドレインには電圧VPが供給され、ソースはメモリセル96のソースに接続されるとともに、Nチャネルトランジスタ101を介して接地される。このトランジスタ101のゲートにはインバータ回路102を介して消去信号Ersが供給される。
【0028】
上記のように、メモリセル96における書き込み時のドレイン電流と、消去時のソース電流は、ドレインに電圧VPが供給され、ゲートに所定の電圧よりしきい値電圧分高いVSWBSレベルの信号が供給されるソースフォロワのNチャネルトランジスタ94、100により制御されている。このような構成とすることにより、しきい値落ちすることなく所定の電圧、ここではVPを供給できる。
【0029】
また、Nチャネルトランジスタ94、100のドレイン電圧VPは、段数が少なく、電流容量が大きいチャージポンプ回路で構成された中電圧系昇圧回路31の出力電圧であるため、大電流を流すことができる。一方、Nチャネルトランジスタ94、100のゲートには直流電流が流れないため、段数が多く、電流容量が小さいチャージポンプ回路で構成された高電圧系昇圧回路32の出力電圧で駆動できる。この構成によれば、トランジスタの動作に必要な電圧を最適な昇圧回路から供給できる。尚、Nチャネルトランジスタ94、100のドレインは、電圧VPを変換して電位を調整した電圧を供給してもよい。
【0030】
図10は、図6の変形例を示すものであり、図6と同一部分には同一符号を付す。この例では、Pチャネルトランジスタ61に代えて、しきい値電圧がほぼ0VのI−タイプ、NチャネルMOSトランジスタ110を用い、Pチャネルトランジスタ65のゲートを中間電圧発生回路63の出力端とPチャネルトランジスタ66のソースとの接続ノードに接続している。尚、ここで、中間電圧発生回路64の出力端にバックゲートが電圧VHに接続されたPチャネルトランジスタ67を接続しているため、電圧VHが中間電圧発生回路63の出力端の電圧VDより低下した場合、ソースと基板間がフォワードバイアスされることとなる。すなわち、電圧VHは中間電圧発生回路63の出力端の電圧VDより低下してはならない。したがって、この例でも、Pチャネルトランジスタ65を設けることで、電圧VHの低下を防止し、トランジスタ66を保護している。
【0031】
【発明の効果】
以上、詳述したようにこの発明によれば、デプレーション型トランジスタを使用することなく、発生された電圧を必要とする部分に切り換えて供給でき、チップコストの高騰を抑えることが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態を示す構成図。
【図2】この発明の動作電圧を説明するために示す図。
【図3】この発明の概略構成を説明するために示す構成図。
【図4】図1の一部の構成を示す回路図。
【図5】図1の一部の構成を示す回路図。
【図6】図1に接続される中間電圧発生回路を示す回路図。
【図7】図6に示す中間電圧発生回路の一例を示す回路図。
【図8】図6に示す中間電圧発生回路の一例を示す回路図。
【図9】図6乃至図8に示す回路で生成された電圧を使用したこの発明の半導体記憶装置の概略を示す構成図。
【図10】図6に示す回路の変形例を示す回路図。
【符号の説明】
31…中電圧系昇圧回路、
32…高電圧系昇圧回路、
33…負電圧系昇圧回路、
31a,32a…第1、第2のチャージポンプ回路、
Vp1、Vp2…第1、第2の出力端、
61、65、66、67…Pチャネルトランジスタ、
63、64、70…中間電圧発生回路。
Claims (14)
- 第1、第2の出力端を有し、電源電圧を昇圧した第1の電圧を前記第1、第2の出力端から出力する第1の昇圧回路と、
制御信号が第1のレベルであるとき、前記電源電圧を昇圧して前記第1の電圧より高い第2の電圧を前記第1の昇圧回路の第2の出力端に供給し、前記制御信号が第2のレベルのとき、昇圧動作を停止する第2の昇圧回路と、
前記第1の昇圧回路の第1、第2の出力端相互間に接続され、ゲートに前記制御信号が供給され、前記制御信号が前記第2のレベルのとき、前記第1、第2の出力端を同電位とする第1のトランジスタを具備することを特徴とする半導体記憶装置。 - 前記第1のトランジスタは、ソースとバックゲートが前記第2の出力端に接続され、ドレインが前記第1の出力端に接続されたPチャネルトランジスタであることを特徴とする請求項1記載の半導体記憶装置。
- 前記第1のトランジスタは、Nチャネルトランジスタであることを特徴とする請求項1記載の半導体記憶装置。
- 前記第1のトランジスタは、しきい値電圧がほぼ0Vのトランジスタであることを特徴とする請求項3記載の半導体記憶装置。
- 前記第2の昇圧回路から出力される前記第2の電圧が供給され、前記制御信号の第1のレベルを前記第2の電圧のレベルに変換し、前記第1のトランジスタのゲートに供給するレベルシフタをさらに具備することを特徴とする請求項2記載の半導体記憶装置。
- 前記第1の出力端に接続され、前記第1の電圧を降圧して第1の内部電圧を生成する第1の降圧回路と、
前記第2の出力端に接続され、前記第2の電圧を降圧して第2の内部電圧を生成する第2の降圧回路と、
前記第1、第2の降圧回路の出力端に接続され、前記第2の内部電圧の信号レベルで動作されて前記第1、第2の降圧回路から出力される第1、第2の内部電圧の一方を出力する切り換え回路と
を具備することを特徴とする請求項1記載の半導体記憶装置。 - 前記切り換え回路は、PチャネルMOSトランジスタにより構成されていることを特徴とする請求項6記載の半導体記憶装置。
- 前記切り換え回路から出力される電圧は、メモリセルのワード線に供給される電圧であることを特徴とする請求項6記載の半導体記憶装置。
- 前記第2の出力端にソース及びバックゲートが接続され、ドレインが前記第2の降圧回路に接続され、ゲートが前記第1の出力端に接続されたPチャネルトランジスタを具備することを特徴とする請求項6記載の半導体記憶装置。
- 前記第2の出力端にソース及びバックゲートが接続され、ドレインが前記第2の降圧回路に接続され、ゲートが前記第1の降圧回路の出力端に接続されたPチャネルトランジスタを具備することを特徴とする請求項6記載の半導体記憶装置。
- 電流通路の一端部に書き込み時に前記第1の昇圧回路からの前記第1の電圧が供給され、前記電流通路の他端が前記メモリセルのドレイン側に接続された第2のトランジスタと、
電流通路の一端部に消去時に前記第1の昇圧回路からの前記第1の電圧が供給され、前記電流通路の他端が前記メモリセルのソース側に接続された第3のトランジスタと、
前記第2の昇圧回路から出力される第2の電圧を降圧して第3の内部電圧を生成する第3の降圧回路と、
データの書き込み時に、信号レベルを前記第3の降圧回路から出力される前記第3の内部電圧に応じたレベルに変換して前記第2のトランジスタのゲートに供給する第1の制御回路と、
データの消去時に、信号レベルを前記第3の降圧回路から出力される前記第3の内部電圧に応じたレベルに変換して前記第3のトランジスタのゲートに供給する第2の制御回路と
を具備することを特徴とする請求項1記載の半導体記憶装置。 - 前記第2、第3のトランジスタは、ソースフォロワとされたNチャネルトランジスタからなることを特徴とする請求項11記載の半導体記憶装置。
- 前記第2の昇圧回路から出力される第2の電圧から書き込み電圧を生成し、書き込み時に前記メモリセルのコントロールゲートに前記書き込み電圧を供給する生成回路を具備することを特徴とする請求項11記載の半導体記憶装置。
- 前記電源電圧から負電圧を生成し、消去時に前記メモリセルのコントロールゲートに前記負電圧を供給する第3の昇圧回路を具備することを特徴とする請求項11記載の半導体記憶装置。
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