KR20100104911A - 반도체 패키지 - Google Patents

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KR20100104911A
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conductive
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Abstract

본 발명은 반도체 패키지를 제공한다. 이 패키지는 서로 대향하는 전면 및 배면을 갖는 절연 기판, 절연 기판의 전면 상에 배치되는 제 1 신호 도전패턴과 서로 이격되어 배치되는 제 1 및 제 2 접지 도전패턴를 포함하는 회로 패턴, 제 1 신호 도전패턴을 덮되, 제 1 접지 도전패턴의 제 1 일부를 노출하며 제 2 접지 도전패턴의 일부를 노출하는 제 1 절연막 및 제 1 절연막을 덮어 상기 제 1 접지 도전패턴의 제 1 일부와 제 2 접지 도전패턴의 일부와 접촉하여 제 1 및 제 2 접지 도전패턴을 전기적으로 연결하고, 제 1 신호 도전패턴 상에 배치되는 제 1 도전 부재를 포함한다.
반도체 패키지, 배선, 반도체 칩

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 패키지 기술은 인쇄 회로 기판과 관계된 박형화 하는 기술을 포함한다.
인쇄 회로 기판(Printed Circuit Board:PCB)은 기판 및 기판 상에 형성되고 전기적 신호를 전달할 수 있는 도전배선을 포함할 수 있다. 인쇄회로기판의 도전배선은 전기회로를 구성하고, 전기회로를 이용하여 인쇄회로기판에 탑재된 전자부품이 구동될 수 있다.
본 발명은 인접한 신호 도전패턴 간의 간섭 현상이 저감된 반도체 패키지를 제공함에 있다.
본 발명은 높이가 낮은 반도체 패키지를 제공함에 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 패키지를 제공한다. 이 패키지는 서로 대향하는 전면 및 배면을 갖는 절연 기판; 상기 절연 기판의 전면 상에 배치되는 제 1 신호 도전패턴과 서로 이격되어 배치되는 제 1 및 제 2 접지 도전패턴를 포함하는 회로 패턴; 상기 제 1 신호 도전패턴을 덮되, 상기 제 1 접지 도전패턴의 제 1 일부를 노출하며 상기 제 2 접지 도전패턴의 일부를 노출하는 제 1 절연막; 및 상기 제 1 절연막을 덮어 상기 제 1 접지 도전패턴의 제 1 일부와 상기 제 2 접지 도전패턴의 일부와 접촉하여 상기 제 1 및 제 2 접지 도전패턴을 전기적으로 연결하고, 상기 제 1 신호 도전패턴 상에 배치되는 제 1 도전 부재를 포함한다.
본 발명의 제 1 실시예에 따르면, 상기 제 1 접지 도전패턴은 상기 전면의 일측의 가장 자리에 배치되고, 상기 제 2 접지 도전패턴은 상기 일측과 마주보는 다른 측의 가장 자리에 배치되거나 상기 전면의 중심부에 배치될 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 제 1 신호 도전패턴은 상기 전면의 가장 자리에 배치되며 상기 제 1 및 제 2 접지 도전패턴 사이로 연장되거나 상기 제 1 및/또는 제 2 접지 도전패턴에 따라 인접하여 연장될 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 전면 상에 상기 제 1 도전 부재의 개재 하에 실장되며 상기 회로 패턴과 전기적으로 연결되는 반도체 칩을 더 포함할 수 있다. 상기 제 1 도전 부재는 도전성 접착층을 포함하되, 상기 반도체 칩은 상기 제 1 도전 부재에 의해 상기 절연 기판에 고정될 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 회로 패턴은 상기 전면 상에 상기 제 1 신호 도전패턴과 이격되는 제 2 신호 도전패턴 및 서로 이격되어 배치되는 제 1 및 제 2 전원 도전패턴을 더 포함할 수 있다. 상기 제 1 절연막은 상기 제 2 신호 도전패턴을 덮되, 상기 제 1 전원 도전패턴의 제 1 일부를 노출하며 상기 제 2 전원 도전패턴의 일부를 노출할 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 제 1 절연막을 덮어 상기 제 1 전원 도전패턴의 제 1 일부와 상기 제 2 전원 도전패턴의 일부와 전기적으로 접촉하고, 상기 제 2 신호 도전패턴 상에 배치되는 제 2 도전 부재 및 상기 제 2 도전 부재를 덮어 상기 반도체 칩과 상기 제 2 도전 부재를 전기적으로 분리시키는 절연 부재를 더 포함할 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 제 1 도전 부재 및 상기 제 2 도전 부재는 서로 이격되어 전기적으로 분리되되, 상기 반도체 칩은 상기 반도체 칩은 상기 제 1 도전 부재 상 및 상기 절연 부재 상에 적층될 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 제 2 도전 부재는 도전성 접착층을 포함하고, 상기 절연 부재는 절연성 접착층을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 절연 기판을 관통하고, 상기 회로 패턴과 전기적으로 연결되는 관통 도전패턴; 및 상기 절연 기판의 배면 상에 배치되고, 관통 도전패턴과 전기적으로 연결되는 외부 연결부재를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 제 1 신호 도전패턴의 신호 리턴 패스의 길이 가 짧아 질 수 있다. 인접한 제 1 신호 도전패턴 간의 간섭 현상(cross talk)이 저감될 수 있다.
본 발명의 실시예들에 따르면, 레퍼런스 플레인의 형성을 위해 회로 패턴을 다층으로 갖는 인쇄회로기판을 사용할 필요가 없다. 이에 따라, 높이가 낮은 반도체 패키지를 제공할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제 1 실시예)
도 1 및 도 2를 참조하여, 본 발명의 제 1 실시예에 따른 반도체 패키지를 설명한다. 상기 반도체 패키지(500)는 절연 기판(100), 절연 기판(100) 상에 실장된 반도체 칩(200) 및 절연 기판(100)과 반도체 칩(200) 사이에 개재되는 도전 부재(140)를 포함한다.
절연 기판(100)은 서로 대향하는 전면(102) 및 배면(104)을 갖는다. 절연 기판(100)은 가령, 에폭시 수지 및 유리섬유를 포함할 수 있다. 관통 도전패턴(130)이 절연 기판(100)을 관통할 수 있다. 관통 도전패턴(130)은 복수개로 서로 이격되 어 배치될 수 있다. 관통 도전패턴(130)은 도전성이 좋은 금속 가령, 구리를 포함할 수 있다. 제 1 및 제 2 접지 도전패턴(112A, 112B), 제 1 신호 도전패턴(116), 및 제 1 전원 도전패턴(117)이 절연 기판(100)의 전면(102) 상에 배치될 수 있다. 제 1 및 제 2 접지 도전패턴(112A, 112B), 제 1 신호 도전패턴(116), 및 제 1 전원 도전패턴(117)은 제 1 회로 패턴을 구성할 수 있다. 제 1 회로 패턴은 전도성이 좋은 금속 가령, 구리를 포함할 수 있다.
제 1 및 제 2 접지 도전패턴(112A, 112B)은 서로 이격된다. 제 1 접지 도전패턴(112A)은 절연 기판(100)의 전면(102)의 양측의 가장자리 및/또는 다른 양측의 가장 자리에 배치될 수 있다. 제 2 접지 도전패턴(112B)은 절연 기판(100)의 전면(102)의 양측의 가장자리 및/또는 다른 양측의 가장 자리에 배치될 수 있다. 제 1 및 제 2 접지 도전패턴(112A, 112B) 각각은 전면의 중심부에 배치될 수 있다. 예를 들면, 제 1 접지 도전패턴(112A)은 절연 기판(100)의 전면(102)의 일측의 가장자리에 배치되고, 제 2 접지 도전패턴(112B)은 일측을 마주보는 다른 측의 가장자리에 배치될 수 있다. 제 1 접지 도전패턴(112A)은 절연 기판(100)의 전면(102)의 일측의 가장자리에 배치되고, 제 2 접지 도전패턴(112B)은 그 전면의 중심부에 배치될 수 있다. 제 1 및 제 2 접지 도전패턴(112A, 112B) 각각의 길이는 제 1 신호 도전패턴(116)의 길이에 비해 짧을 수 있다.
제 1 신호 도전패턴(116)은 절연 기판(100)의 전면(102)의 양측의 가장자리 및/또는 다른 양측의 가장 자리에 배치될 수 있다. 예를 들면, 제 1 신호 도전패턴(116)은 상기 가장자리에서 배치되며 제 1 및 제 2 접지 도전패턴(112A, 112B) 사이에 연장될 수 있다. 제 1 신호 도전패턴(116)은 제 1 또는/및 제 2 접지 도전패턴(112B)에 따라 인접하여 연장될 수 있다. 제 1 및 제 2 접지 도전패턴(112A, 112B)의 길이가 짧음에 따라, 제 1 신호 도전패턴(116)은 보다 많은 수로 또는 그 길이가 연장되어 배치될 수 있다. 제 1 전원 도전패턴(117)은 절연 기판(100)의 전면(102)의 양측의 가장자리 및/또는 다른 양측의 가장 자리에 배치될 수 있다.
제 1 절연막(106)이 절연 기판(100)의 전면(102)을 덮되, 제 1 접지 도전패턴(112A)의 제 1 일부(112AB), 제 1 신호 도전패턴(116)의 일부(116B) 및 제 1 전원 도전패턴(117)의 일부(117B)를 노출할 수 있다. 제 1 절연막(106)은 가령, 포토 솔더 레지스트(photo solder resist)막을 포함할 수 있다. 제 1 접지 도전패턴(112A)의 제 1 일부(112AB), 제 1 신호 도전패턴(116)의 일부(116B) 및 제 1 전원 도전패턴(117)의 일부(117B)는 절연 기판(100)의 전면(102)의 서로 마주보는 양측에 인접할 수 있다. 제 1 절연막(106)은 제 1 접지 도전패턴(112A)의 제 1 일부(112AB)와 이격되는 제 1 접지 도전패턴(112A)의 제 2 일부(112AC) 및 제 2 접지 도전패턴(112B)의 일부(112BC)를 노출한다. 제 1 접지 도전패턴(112A)의 제 2 일부(112AC)와 제 2 접지 도전패턴(112B)의 일부(112BC) 사이에 연장된 제 1 신호 도전패턴(116)이 배치될 수 있다.
도전 부재(140)가 제 1 절연막(106)을 덮어 제 1 접지 도전패턴(112A)의 제 2 일부(112AC) 및 제 2 접지 도전패턴(112B)의 일부(112BC)와 전기적으로 접촉한다. 도전 부재(140)는 도전성 접착층을 포함할 수 있다. 도전 부재(140)는 가령, 에폭시 계열의 고분자 물질 및 상기 고분자 물질에 첨가된 전도성 물질을 포함할 수 있다. 도전 부재(140)에 의해, 서로 이격된 제 1 및 제 2 접지 도전패턴(112A, 112B)이 전기적으로 연결된다. 도전 부재(140)는 넓은 면적을 가지며 제 1 절연막(106)의 개재 하에 제 1 신호 도전패턴(116)을 덮는다.
반도체 칩(200)은 도전 부재(140) 상에 적층된다. 제 1 반도체 칩(200)은 메모리 칩 또는 로직 칩일 수 있다. 적층된 반도체 칩(200)의 상면은 위를 향하고, 반도체 칩(200)의 배면은 절연 기판(100)의 전면(102)을 향한다. 반도체 칩(200)의 상면에 접지 패드, 전원 패드 및 신호 패드를 포함하는 칩 패드(미도시)가 배치될 수 있다. 반도체 칩(200)의 칩 패드는 도전성 연결부재(160) 가령, 본딩 와이어에 의해, 제 1 회로 패턴 가령, 제 1 접지 도전패턴(112A)의 제 1 일부(112AB), 제 1 신호 도전패턴(116)의 일부(116B) 및 제 1 전원 도전패턴(117)의 일부(117B)와 전기적으로 연결된다.
제 3 접지 도전패턴(122), 제 2 신호 도전패턴(126) 및 제 2 전원 도전패턴(미도시)이 절연 기판(100)의 배면(104) 상에 배치될 수 있다. 제 3 접지 도전패턴(122), 제 2 신호 도전패턴(126) 및 제 2 전원 도전패턴은 제 2 회로 패턴을 구성할 수 있다. 제 2 회로 패턴은 도전성이 좋은 금속 가령, 구리를 포함할 수 있다. 제 2 회로 패턴은 관통 도전패턴(130)에 의해 제 1 회로 패턴과 전기적으로 연결된다. 가령, 제 3 접지 도전패턴(122)은 관통 도전패턴(130)에 의해 제 1 접지 도전패턴(112A)과 전기적으로 연결될 수 있다. 제 2 신호 도전패턴(126)은 관통 도전패턴(130)에 의해 제 1 신호 도전패턴(116)과 전기적으로 연결될 수 있다.
제 2 절연막(108)이 절연 기판(100)의 배면(104)을 덮되, 제 3 접지 도전패 턴(122)의 일부, 제 2 신호 도전패턴(126)의 일부, 및 제 2 전원 도전패턴(미도시)의 일부를 노출할 수 있다. 제 2 절연막(108)은 가령, 포토 솔더 레지스트를 포함할 수 있다. 외부 접속 단자(170), 가령 솔더 볼이 제 3 접지 도전패턴(122)의 일부 상, 제 2 신호 도전패턴(126)의 일부 상 및 제 2 전원 도전패턴(미도시)의 일부 상에 패드(168)를 개재하여 배치될 수 있다. 절연 기판(100)의 배면(104) 상에 외부 접속 단자(170)를 자유로이 배치하기 위해, 제 2 회로 패턴은 재배선 도전패턴으로 사용될 수 있다. 제 2 회로 패턴과 외부 접속 단자(170)은 외부 연결 부재를 구성할 수 있다. 이와 달리, 제 3 접지 도전패턴(122), 제 2 신호 도전패턴(126) 및 제 2 전원 도전패턴을 배치하지 않고, 관통 도전패턴(130)의 하면 상에 패드(168)를 개재하여 외부 접속 단자(170)를 배치할 수 있다.
본 발명의 제 1 실시예에 따르면, 제 1 및 제 2 접지 도전패턴(112A, 112B)와 전기적으로 연결되는 도전 부재(140)는 제 1 절연막(106)의 개재 하에 제 1 신호 도전패턴(116) 상에 배치된다. 따라서, 제 1 신호 도전패턴(116)의 신호 리턴 패스(signal return path, P)는 제 1 신호 도전패턴(116) 바로 위에 인접한 도전 부재(140)의 부분에 형성될 수 있다. 이에 따라, 제 1 신호 도전패턴(116)의 신호 리턴 패스의 길이가 도전 부재(140) 없는 경우에 비해, 짧아 질 수 있다. 게다가, 제 1 신호 도전패턴(116) 상의 도전 부재(140)에 제 1 신호 도전패턴(116) 간에 발생하는 전자기장을 집중시키는 레퍼런스 플레인(reference plane)이 형성될 수 있다. 도전 부재(140)는 넓은 면적을 가지며 제 1 신호 도전패턴(116) 상에 배치되므로, 인접하는 제 1 신호 도전패턴(116) 간의 전자기장의 영향이 적어질 수 있다. 이에 따라, 제 1 신호 도전패턴(116) 간의 간섭 현상(cross talk)이 저감될 수 있다.
본 발명의 제 1 실시예에 따르면, 제 1 신호 도전패턴(116) 상의 도전 부재(140)에 레퍼런스 플레인이 형성될 수 있으므로, 레퍼런스 플레인의 형성을 위해 회로 패턴을 다층으로 갖는 인쇄회로기판을 사용할 필요가 없다. 이에따라, 높이가 낮은 반도체 패키지(500)를 제공할 수 있다.
도 3a 내지 도 6a와 도 3b 내지 도 6b를 참조하여 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 3a 및 도 3b를 참조하면, 서로 대향하는 전면(102) 및 배면(104)을 갖는 절연 기판(100)을 제공한다. 절연 기판(100)은 가령, 에폭시 수지 및 유리섬유를 포함할 수 있다. 절연 기판(100)을 관통하는 관통 도전패턴(130)을 형성할 수 있다. 관통 도전패턴(130)은 가령, 절연 기판(100)을 관통하는 홀 형성한 후, 홀을 채우는 도금 공정을 수행하여 형성될 수 있다. 관통 도전패턴(130)은 도전성이 좋은 금속 가령, 구리를 포함할 수 있다. 관통 도전패턴(130)은 복수개로 서로 이격되어 배치될 수 있다.
절연 기판(100)의 전면(102) 상에 제 1 및 제 2 접지 도전패턴(112A, 112B), 제 1 신호 도전패턴(116), 및 제 1 전원 도전패턴(117)을 형성할 수 있다. 제 1 및 제 2 접지 도전패턴(112A, 112B), 제 1 신호 도전패턴(116), 및 제 1 전원 도전패턴(117)은 제 1 회로 패턴을 구성할 수 있다. 제 1 회로 패턴은 가령, 구리 도금 후 에칭하여 형성되거나, 선택적으로 필요한 부분만을 도금하여 형성될 수 있다. 제 1 회로 패턴은 도전성이 좋은 금속 가령, 구리를 포함할 수 있다.
제 1 및 제 2 접지 도전패턴(112A, 112B)은 서로 이격된다. 제 1 접지 도전패턴(112A)은 절연 기판(100)의 전면(102)의 양측의 가장자리 및/또는 다른 양측의 가장 자리에 배치될 수 있다. 제 2 접지 도전패턴(112B)은 절연 기판(100)의 전면(102)의 양측의 가장자리 및/또는 다른 양측의 가장 자리에 배치될 수 있다. 제 1 및 제 2 접지 도전패턴(112A, 112B)은 전면의 중심부에 배치될 수 있다. 예를 들면, 제 1 접지 도전패턴(112A)은 절연 기판(100)의 전면(102)의 일측의 가장자리에 배치되고, 제 2 접지 도전패턴(112B)은 일측을 마주보는 다른 측의 가장자리에 배치될 수 있다. 제 1 접지 도전패턴(112A)은 절연 기판(100)의 일측의 가장자리에 배치되고, 제 2 접지 도전패턴(112B)은 전면의 중심부에 배치될 수 있다. 제 1 신호 도전패턴(116)은 절연 기판(100)의 전면(102)의 양측의 가장자리 및/또는 다른 양측의 가장 자리에 배치될 수 있다. 예를 들면, 제 1 신호 도전패턴(116)은 상기 가장자리에서 배치되며 제 1 및 제 2 접지 도전패턴(112A, 112B) 사이에 연장될 수 있다. 제 1 신호 도전패턴(116)은 제 1 또는/및 제 2 접지 도전패턴(112B)에 따라 인접하여 연장될 수 있다. 제 1 전원 도전패턴(117)은 절연 기판(100)의 전면(102)의 양측의 가장자리 및/또는 다른 양측의 가장 자리에 배치될 수 있다.
절연 기판(100)의 배면(104) 상에 제 3 접지 도전패턴(122), 제 2 신호 도전패턴(126) 및 제 2 전원 도전패턴(미도시)을 형성할 수 있다. 제 3 접지 도전패턴(122), 제 2 신호 도전패턴(126) 및 제 2 전원 도전패턴은 제 2 회로 패턴을 구성할 수 있다. 제 2 회로 패턴은 전도성이 좋은 금속 가령, 구리를 포함할 수 있 다. 제 2 회로 패턴은 가령, 구리 도금 후 에칭하여 형성되거나, 선택적으로 필요한 부분만을 도금하여 형성될 수 있다. 제 2 회로 패턴은 관통 도전패턴(130)에 의해 제 1 회로 패턴과 전기적으로 연결된다. 가령, 제 3 접지 도전패턴(122)은 관통 도전패턴(130)에 의해 제 1 접지 도전패턴(112A)과 전기적으로 연결될 수 있다. 제 2 신호 도전패턴(126)은 관통 도전패턴(130)에 의해 제 1 신호 도전패턴(116)과 전기적으로 연결될 수 있다.
도 4a 및 도 4b를 참조하면, 절연 기판(100)의 전면(102)을 덮되, 제 1 접지 도전패턴(112A)의 제 1 일부(112AB), 제 1 신호 도전패턴(116)의 일부(116B) 및 제 1 전원 도전패턴(117)의 일부(117B)를 노출하며, 제 1 접지 도전패턴(112A)의 제 2 일부(112AC)와 제 2 접지 도전패턴(112B)의 일부(112BC)를 노출하는 제 1 절연막(106)을 형성할 수 있다. 제 1 절연막(106)은 가령, 포토 솔더 레지스트(photo solder resist)막으로 형성될 수 있다. 제 1 절연막(106)의 형성 공정은 노광 및 현상 공정을 포함할 수 있다. 제 1 접지 도전패턴(112A)의 제 1 일부(112AB), 제 1 신호 도전패턴(116)의 일부(116B) 및 제 1 전원 도전패턴(117)의 일부(117B)는 절연 기판(100)의 전면(102)의 서로 마주보는 양측에 인접할 수 있다. 제 1 접지 도전패턴(112A)의 제 2 일부(112AC)와 제 2 접지 도전패턴(112B)의 일부(112BC) 사이에 연장된 제 1 신호 도전패턴(116)이 배치될 수 있다.
절연 기판(100)의 배면(104)을 덮되, 제 3 접지 도전패턴(122)의 일부, 제 2 신호 도전패턴(126)의 일부, 및 제 2 전원 도전패턴(미도시)의 일부를 노출하는 제 2 절연막(108)을 형성할 수 있다. 제 2 절연막(108)은 가령, 포토 솔더 레지스트로 형성될 수 있다. 제 2 절연막(108)은 제 1 절연막(106)과 동시에 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 제 1 절연막(106) 상에 도전 부재(140)를 형성하여 제 1 접지 도전패턴(112A)의 제 2 일부(112AC) 및 제 2 접지 도전패턴(112B)의 일부(112BC)와 전기적으로 접촉시킨다. 도전 부재(140)는 도전성 접착층을 포함할 수 있다. 도전 부재(140)는 가령, 에폭시 계열의 고분자 물질 및 상기 고분자 물질에 첨가된 전도성 물질을 포함할 수 있다. 도전 부재(140)에 의해, 서로 이격된 제 1 및 제 2 접지 도전패턴(112A, 112B)이 전기적으로 연결된다.
도 6a 및 도 6b를 참조하면, 반도체 칩(200)을 도전 부재(140) 상에 적층하여 절연 기판(100)의 전면(102) 상에 실장한다. 반도체 칩(200)은 도전 부재(140) 가령, 도전성 접착층을 경화시켜 절연 기판(100)의 전면(102) 상에 고정된다. 반도체 칩(200)의 상면은 위를 향하고, 반도체 칩(200)의 배면은 절연 기판(100)의 전면(102)을 향한다. 반도체 칩(200)의 상면에 접지 패드, 전원 패드 및 신호 패드를 포함하는 칩 패드(미도시)가 배치될 수 있다. 반도체 칩(200)의 칩 패드는 도전성 연결부재(160) 가령, 본딩 와이어에 의해, 제 1 회로 패턴 가령, 제 1 접지 도전패턴(112A)의 제 1 일부(112AB), 제 1 신호 도전패턴(116)의 일부(116B) 및 제 1 전원 도전패턴(117)의 일부(117B)와 전기적으로 연결된다.
절연 기판(100)의 배면(104)의 노출된 제 2 회로 패턴의 일부 상 가령, 제 3 접지 도전패턴(122)의 일부 상, 제 2 전원패턴(미도시)의 일부 상, 및 제 2 신호 도전패턴(126)의 일부 상에 패드(168)를 개재하여 외부 접속 단자(170) 가령, 솔더 볼을 형성한다. 이에 따라, 제 1 신호 도전패턴(116) 상에 형성된 도전 부재(140) 를 구비한 반도체 패키지를 완성한다.
(제 2 실시예)
도 7 내지 도 9를 참조하여, 본 발명의 제 2 실시예에 따른 반도체 패키지를 설명한다. 제 1 영역(10)은 절연 기판(300)의 전면(302) 일부 상에 제 1 신호 도전패턴(316) 및 서로 이격되는 제 1 및 제 2 접지 도전패턴(312A, 312B)이 배치되는 영역일 수 있다. 제 2 영역(20)은 절연 기판(300)의 전면(302)의 다른 일부 상에 제 1 신호 도전패턴(316) 및 서로 이격되는 제 1 및 제 2 전원 도전패턴(314A, 314B)이 배치되는 영역일 수 있다. 제 1 영역(10)에 배치되는 구성들은 도 8에 도시되나 제 1 실시예과 유사하므로 이에 대한 설명은 간략히 하고, 제 2 영역(20)에 배치되는 구성들이 설명된다.
상기 반도체 패키지(600)는 절연 기판(300), 반도체 칩(400), 제 1 도전 부재(342), 제 2 도전 부재(344) 및 제 2 도전 부재(344) 상의 절연 부재(350)를 포함할 수 있다. 절연 기판(300)은 서로 대향하는 전면 및 배면을 갖는다. 관통 도전패턴(330)이 절연 기판(300)을 관통할 수 있다.
제 1 및 제 2 전원 도전패턴(314A, 314B)과 제 2 영역(20)의 제 1 신호 도전패턴(316)이 제 2 영역(20)의 절연 기판(300)의 전면(302) 상에 배치될 수 있다.
제 1 및 제 2 전원 도전패턴(314A, 314B)은 서로 이격된다. 제 1 전원 도전패턴(314A)은 제 2 영역(20)의 절연 기판(300)의 전면(302)의 일측의 가장자리에 배치되고, 제 2 전원 도전패턴(314B)은 일측을 마주보는 다른 측의 가장자리에 배치될 수 있다. 제 1 및 제 2 전원 도전패턴(314A, 314B) 각각의 길이는 제 2 영 역(20)의 제 1 신호 도전패턴(316)의 길이에 비해 짧을 수 있다.
제 2 영역(20)의 제 1 신호 도전패턴(316)은 제 2 영역(20)의 절연 기판(300)의 전면(302)의 양측의 가장자리에서 배치되며, 제 1 및 제 2 전원 도전패턴(314A, 314B) 사이에 연장될 수 있다. 제 1 및 제 2 전원 도전패턴(314A, 314B)에 길이가 짧음에 따라, 제 2 영역(20)의 제 1 신호 도전패턴(316)은 보다 많은 수로 또는 그 길이가 연장되어 배치될 수 있다.
제 1 절연막(306)이 절연 기판(300)의 전면(302)을 덮되, 제 1 전원 도전패턴(314A)의 제 1 일부(314AB), 제 2 영역(20)의 제 1 신호 도전패턴(316)의 일부(316B)를 노출할 수 있다. 제 1 절연막(306)은 가령, 포토 솔더 레지스트(photo solder resist)막을 포함할 수 있다. 제 1 전원 도전패턴(314A)의 제 1 일부(314AB) 및 제 2 영역(20)의 제 1 신호 도전패턴(316)의 일부(316B)는 제 2 영역(20)의 절연 기판(300)의 전면(302)의 서로 마주보는 양측에 인접할 수 있다. 제 1 절연막(306)은 제 1 전원 도전패턴(314A)의 제 1 일부(314AB)와 이격되는 제 1 전원 도전패턴(314A)의 제 2 일부(314AC) 및 제 2 전원 도전패턴(314B)의 일부(314BC)를 노출할 수 있다. 제 1 전원 도전패턴(314A)의 제 2 일부(314AC)와 제 2 전원 도전패턴(314B)의 일부(314BC) 사이에 연장된 제 2 영역(20)의 제 1 신호 도전패턴(316)이 배치될 수 있다.
제 2 도전 부재(344)가 제 2 영역(20)의 제 1 절연막(306)을 덮어 제 1 전원 도전패턴(314A)의 제 2 일부(314AC) 및 제 2 전원 도전패턴(314B)의 일부(314BC)와 전기적으로 접촉한다. 제 2 도전 부재(344)는 도전성 접착층을 포함할 수 있다. 제 2 도전 부재(344)에 의해, 서로 이격된 제 1 및 제 2 전원 도전패턴(314A, 314B)이 전기적으로 연결된다. 제 2 도전 부재(344)는 넓은 면적을 가지며 제 1 절연막(306)의 개재 하에 제 2 영역(20)의 제 1 신호 도전패턴(316)을 덮는다. 제 2 도전 부재(344)는 제 1 영역의 제 1 도전 부재(342)와 이격되어 전기적으로 분리된다. 절연 부재(350)가 제 2 도전 부재(344) 상에 배치된다. 절연 부재(350)는 절연성 접착층를 포함할 수 있다. 절연 부재(350)는 가령, 수지를 포함할 수 있다. 절연 부재(350)는 제 2 도전 부재(344)를 덮어 반도체 칩(400)과 제 2 도전 부재(344)와 전기적으로 절연시킨다. 절연 부재(350)는 반도체 칩(400)의 면적에 대응하여 제 2 도전 부재(344)의 일부를 덮을 수 있다.
반도체 칩(400)은 제 1 도전 부재(342) 상 및 절연 부재(350) 상에 적층될 수 있다. 적층된 반도체 칩(400)의 상면은 위를 향하고, 반도체 칩(400)의 배면은 절연 기판(300)의 전면(302)을 향한다. 반도체 칩(400)은 도전성 연결부재(360) 가령, 본딩 와이어에 의해, 제 1 전원 도전패턴(314A)의 제 1 일부(314AB) 및 제 2 영역(20)의 제 1 신호 도전패턴(316)의 일부(316B)와 전기적으로 연결될 수 있다.
제 3 전원 도전패턴(322) 및 제 2 신호 도전패턴(326)이 제 2 영역(20)의 절연 기판(300)의 배면(304) 상에 배치될 수 있다. 제 3 전원 도전패턴(322)은 관통 도전패턴(330)에 의해 제 1 전원 도전패턴(314A)과 전기적으로 연결될 수 있다. 제 2 신호 도전패턴(326)은 관통 도전패턴(330) 의해 제 2 영역(20)의 제 1 신호 도전패턴(316)과 전기적으로 연결될 수 있다.
제 2 절연막(306)이 절연 기판(300)의 배면(304)을 덮되, 제 3 전원 도전패 턴(322)의 일부 및 제 2 신호 도전패턴(326)의 일부를 노출할 수 있다. 외부 접속 단자(360), 가령 솔더 볼이 제 3 전원 도전패턴(322)의 일부 상, 제 2 신호 도전패턴(326)의 일부 상에 패드(368)를 개재하여 배치될 수 있다.
본 발명의 제 1 실시예와 달리, 제 1 및 제 2 전원 도전패턴(314A, 314B)에 전기적으로 연결되는 제 2 도전 부재(344)는 절연 부재(350)에 의해 반도체 칩(400)과 절연된다. 이에 따라, 제 2 도전 부재(344)는 제 2 영역(20)의 제 2 영역(20)의 제 1 신호 도전패턴(316) 상에 배치될 수 있다. 결과적으로, 제 2 영역(20)의 제 1 신호 도전패턴(316)의 신호 리턴 패스(signal return path, P)는 제 2 영역(20)의 제 1 신호 도전패턴(316) 바로 위에 인접한 제 2 도전 부재(344)의 부분에 형성될 수 있다.
도 10을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지(500, 600)를 포함하는 메모리 카드 시스템(800)이 설명된다. 상기 메모리 카드 시스템(800)은 컨트롤러(810), 메모리(820) 및 인터페이서(830)를 포함할 수 있다. 상기 메모리(820)는, 예를 들어, 상기 컨트롤러(810)에 의해 실행되는 명령어(command), 및/또는 사용자의 데이터(data)를 저장하는 데 사용될 수 있다. 상기 컨트롤러(810)와 상기 메모리(820)는 상기 명령어 및/또는 데이터를 주고 받을 수 있도록 구성될 수 있다. 상기 인터페이서(830)는 외부와의 데이터의 입출력을 담당할 수 있다. 본 발명의 실시예들에 따른, 인접한 신호 도전패턴 간의 간섭 현상이 저감되고 높이가 낮은 반도체 패키지(500, 600)는 컨트롤러(810) 및 메모리(820)의 기능을 수행할 수 있다.
상기 메모리 카드 시스템(800)은 멀티 미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장장치일 수 있다.
도 11을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지(500, 600)를 포함하는 전자장치(1000)가 설명된다. 상기 전자장치(1000)는 프로세서(1010), 메모리(1010) 및 입출력 장치(I/O, 1030)를 포함할 수 있다. 상기 프로세서(1010), 메모리(1010) 및 입출력 장치(1030)는 버스(1040)를 통하여 연결될 수 있다. 상기 메모리(1020)는 상기 프로세서(1010)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(1010)는 버스(1040)를 통하여 액세스 되는 데이터를 저장하도록 사용될 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있음은 통상의 지식을 가진 자에게 자명할 것이다.
상기 전자 장치(1000)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance) 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론 이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 점선 A-A'를 따라 자른 단면도이다.
도 3a는 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 평면도이다.
도 3b는 도 3a의 점선 A-A'를 따라 자른 단면도이다.
도 4a는 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 평면도이다.
도 4b는 도 4a의 점선 A-A'를 따라 자른 단면도이다.
도 5a는 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 평면도이다.
도 5b는 도 5a의 점선 A-A'를 따라 자른 단면도이다.
도 6a는 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 평면도이다.
도 6b는 도 6a의 점선 A-A'를 따라 자른 단면도이다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 패키지의 평면도이다.
도 8은 도 7의 점선 A-A'를 따라 자른 단면도이다.
도 9는 도 1의 점선 B-B'를 따라 자른 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드 시스템을 보여주기 위한 도면이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자장치를 설명하기 위한 블럭도이다.

Claims (10)

  1. 서로 대향하는 전면 및 배면을 갖는 절연 기판;
    상기 절연 기판의 전면 상에 배치되는 제 1 신호 도전패턴과 서로 이격되어 배치되는 제 1 및 제 2 접지 도전패턴를 포함하는 회로 패턴;
    상기 제 1 신호 도전패턴을 덮되, 상기 제 1 접지 도전패턴의 제 1 일부를 노출하며 상기 제 2 접지 도전패턴의 일부를 노출하는 제 1 절연막; 및
    상기 제 1 절연막을 덮어 상기 제 1 접지 도전패턴의 제 1 일부와 상기 제 2 접지 도전패턴의 일부와 접촉하여 상기 제 1 및 제 2 접지 도전패턴을 전기적으로 연결하고, 상기 제 1 신호 도전패턴 상에 배치되는 제 1 도전 부재를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 접지 도전패턴은 상기 전면의 일측의 가장 자리에 배치되고, 상기 제 2 접지 도전패턴은 상기 일측과 마주보는 다른 측의 가장 자리에 배치되거나 상기 전면의 중심부에 배치되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 신호 도전패턴은 상기 전면의 가장 자리에 배치되며 상기 제 1 및 제 2 접지 도전패턴 사이로 연장되거나 상기 제 1 및/또는 제 2 접지 도전패턴에 따라 인접하여 연장되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 전면 상에 상기 제 1 도전 부재의 개재 하에 실장되며 상기 회로 패턴과 전기적으로 연결되는 반도체 칩을 더 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 도전 부재는 도전성 접착층을 포함하되,
    상기 반도체 칩은 상기 제 1 도전 부재에 의해 상기 절연 기판에 고정되는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 회로 패턴은 상기 전면 상에 상기 제 1 신호 도전패턴과 이격되는 제 2 신호 도전패턴 및 서로 이격되어 배치되는 제 1 및 제 2 전원 도전패턴을 더 포함하되,
    상기 제 1 절연막은 상기 제 2 신호 도전패턴을 덮되, 상기 제 1 전원 도전패턴의 제 1 일부를 노출하며 상기 제 2 전원 도전패턴의 일부를 노출하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 1 절연막을 덮어 상기 제 1 전원 도전패턴의 제 1 일부와 상기 제 2 전원 도전패턴의 일부와 전기적으로 접촉하고, 상기 제 2 신호 도전패턴 상에 배치되는 제 2 도전 부재; 및
    상기 제 2 도전 부재를 덮어 상기 반도체 칩과 상기 제 2 도전 부재를 전기적으로 분리시키는 절연 부재를 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 도전 부재 및 상기 제 2 도전 부재는 서로 이격되어 전기적으로 분리되되,
    상기 반도체 칩은 상기 제 1 도전 부재 상 및 상기 절연 부재 상에 적층되는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제 2 도전 부재는 도전성 접착층을 포함하고, 상기 절연 부재는 절연성 접착층을 포함하는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 절연 기판을 관통하고, 상기 회로 패턴과 전기적으로 연결되는 관통 도전패턴; 및
    상기 절연 기판의 배면 상에 배치되고, 관통 도전패턴과 전기적으로 연결되 는 외부 연결부재를 더 포함하는 반도체 패키지.
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