KR20100100615A - 고체 촬상 장치와 그 제조 방법, 및 촬상 장치 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000002955 isolation Methods 0.000 claims abstract description 142
- 230000002093 peripheral effect Effects 0.000 claims abstract description 77
- 238000006243 chemical reaction Methods 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000003384 imaging method Methods 0.000 claims description 86
- 239000000758 substrate Substances 0.000 claims description 85
- 239000004065 semiconductor Substances 0.000 claims description 81
- 230000015572 biosynthetic process Effects 0.000 claims description 66
- 238000005530 etching Methods 0.000 claims description 64
- 239000012212 insulator Substances 0.000 claims description 46
- 230000002265 prevention Effects 0.000 claims description 27
- 230000003287 optical effect Effects 0.000 claims description 6
- 239000007787 solid Substances 0.000 abstract 1
- 230000008569 process Effects 0.000 description 25
- 230000035945 sensitivity Effects 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 22
- 230000009467 reduction Effects 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000006872 improvement Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 244000208734 Pisonia aculeata Species 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
고체 촬상 장치는, 반도체 기판에, 입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부와; 상기 광전 변환부에서 생성된 신호 전하를 출력하는 화소 트랜지스터부와; 상기 광전 변환부와 상기 화소 트랜지스터부를 갖는 화소부의 주변에 형성된 주변 회로부와; 상기 광전 변환부와 상기 화소 트랜지스터부와 상기 주변 회로부를 전기적으로 분리하는 소자 분리 영역을 포함한다. 상기 화소 트랜지스터부의 주위의 상기 소자 분리 영역 각각은, 상기 반도체 기판 표면보다 높게 형성되는 절연체부를 구비한다. 상기 화소 트랜지스터부의 트랜지스터의 제 1 게이트 전극은 상기 반도체 기판상에 게이트 절연막을 사이에 두고 상기 절연체부 사이에 형성된다.
Description
본 발명은, 고체 촬상 장치와 그 제조 방법, 및 촬상 장치에 관한 것이다.
CMOS 이미지 센서의 화소의 미세화가 진행됨에 따라, 단위 화소에서 포토다이오드에 대한 화소 트랜지스터의 면적이 증대하고 있다.
단위 화소내에서 화소 트랜지스터가 차지하는 비율이 커지면, 포토다이오드의 점유 면적이 감소하기 때문에, 감도 저하의 문제가 나타난다. 도 13에 나타낸 바와 같이, 화소 트랜지스터의 게이트 전극(120)으로 입사광(L)의 일부(예를 들면 경사 입사광)가 반사 혹은 흡수되고, 포토다이오드(110)에 도달하는 빛이 감소하는 것에 의해서도, 감도 저하의 문제가 나타난다.
또한, 소자 분리 영역 상에서 화소 트랜지스터의 오버랩 부분에 대응하는 면적을 확보할 필요가 있기 때문에, 포토다이오드 면적을 확대할 수 있지 않고, 포화 전자수가 저하되는 문제가 발생한다.
근래, 화소 사이즈의 축소에 의해 감도 전자수와 포화 전자수는 저하되고 있다. 그 결과, 화소의 신호 출력 전압이 저하되는 문제가 발생하고 있다. 그 때문에 화소내에서 전자를 전압으로 변환하는 효율(변환 효율)의 향상이 바람직하다. 그러나, 도 14에 나타낸 바와 같이, 소자 분리 영역(130) 위로의 게이트 전극(120)의 오버랩 양이 크면, 게이트 용량이 증대한다는 문제가 발생한다.
또한, 소자가 미세화한 때에, 소자 분리 영역(130) 위로의 게이트 전극(120)의 오버랩 양이 크면, 포토다이오드(110)의 점유 면적을 작게 하지 않을 수 없게 되고, 감도 저하의 문제가 나타나게 된다.
상기 문제를 해결하기 위해서는, 트랜지스터의 소자 분리 영역상에의 오버랩 양을 축소할 필요가 있다. 그러나, 게이트 전극의 오버랩 양을 축소하면, 노광 장치에서 결합 갭이 발생하는 경우에, 도 15에 나타낸 바와 같이, 게이트 전극(120)의 게이트 폭방향으로 간극(125)이 나타날 수도 있다. 이 경우, 소스 및 드레인 영역(141, 142)을 형성하는 이온 주입시에, 상기 간극(125) 부분으로부터 반도체 기판(100)으로 이온이 주입되어, 소스 및 드레인 영역(141, 142)가 쇼트 상태로 형성되어 버린다.
또한, SRAM 등에서는 폴리실리콘 게이트의 오버랩을 해소하는 수법으로서, 셀프얼라인으로 게이트 전극을 형성하는 제조 방법이 제안되고 있다(예를 들면, 특허문헌1 참조). 이 제조 방법으로 제작하면, 주변 회로부의 로직 회로에서 게이트 길이(L 길이)가 짧은 트랜지스터를 제작하려고 한 경우에, 콘택트를 취하는 것이 곤란해진다. 이 때문에, 고체 촬상 소자와 같이, 주변 회로부의 미세 패턴을 필요로 하는 게이트 전극과 화소부의 게이트 전극이 칩 내에서 혼재하는 것에 적용하는 것이 곤란했었다.
해결하려고 하는 문제점은, 화소 사이즈의 축소화에 수반하여 콘택트를 취하기 위해, 주변 회로부의 게이트 전극을 소자 분리 영역상에 오버랩하도록 형성하면, 화소 트랜지스터부의 게이트 전극도 소자 분리 영역상에 오버랩하도록 형성되는 점이다.
본 발명은, 화소 트랜지스터부의 게이트 전극을 소자 분리 영역상에 오버랩 하지 않도록 형성하는 것으로, 화소 사이즈의 축소화에 수반한 광전 변환부(포토다이오드)의 점유 면적의 축소화를 억제하고, 감도의 향상을 가능하게 한다.
본 발명의 고체 촬상 장치는, 반도체 기판에, 입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부와; 상기 광전 변환부에서 생성된 신호 전하를 출력하는 화소 트랜지스터부와; 상기 광전 변환부와 상기 화소 트랜지스터부를 갖는 화소부의 주변에 형성된 주변 회로부와; 상기 광전 변환부와 상기 화소 트랜지스터부와 상기 주변 회로부를 전기적으로 분리하는 소자 분리 영역을 포함한다. 상기 화소 트랜지스터부의 주위의 상기 소자 분리 영역 각각은, 상기 반도체 기판 표면보다 높게 형성되는 절연체부를 구비한다. 상기 화소 트랜지스터부의 트랜지스터의 제 1 게이트 전극은 상기 반도체 기판상에 게이트 절연막을 사이에 두고 상기 절연체부 사이에 형성된다.
본 발명의 고체 촬상 장치에서는, 화소 트랜지스터부에서만, 트랜지스터의 제 1 게이트 전극이 소자 분리 영역의 절연체부 사이에 형성되기 때문에, 제 1 게이트 전극은 소자 분리 영역상에 오버랩되지 않고 형성된다. 이것에 의해, 화소 사이즈의 축소화에 수반하는 광전 변환부의 점유 면적의 축소화가 억제되고, 감도의 저하가 억제된다. 혹은 감도의 향상을 얻을 수 있다.
본 발명의 고체 촬상 장치의 제조 방법은, 광전 변환부, 화소 트랜지스터부 및 주변 회로부를 전기적으로 분리하며, 상기 반도체 기판 표면보다 높게 형성된 절연체부를 각각 구비하는 소자 분리 영역을 형성하는 공정과; 상기 반도체 기판의 상기 화소 트랜지스터부의 형성 영역에 게이트 절연막을 형성하는 공정과; 상기 반도체 기판상의 전면을 피복하는 제 1 게이트 전극 형성막을 형성하는 공정과; 상기 화소 트랜지스터부의 형성 영역에 상기 제 1 게이트 전극 형성막을 남겨 두도록 상기 제 1 게이트 전극 형성막을 제거하는 것에 의해 상기 소자 분리 영역의 상기 절연체부 표면을 노출시키는 공정과; 상기 제 1 게이트 전극 형성막을 이용하여 상기 화소 트랜지스터부에 제 1 게이트 전극을 형성하고 상기 광전 변환부와 상기 주변 회로부 상에서 상ㄱ 제 1 게이트 전극 형성막을 제거하는 공정과; 상기 제 1 게이트 전극을 피복하는 에칭 방지막을 형성하는 공정과; 상기 반도체 기판의 전면을 피복하는 제 2 게이트 전극 형성막을 형성하는 공정; 및 상기 에칭 방지막이 형성된 상기 제 1 게이트 전극을 남겨 둔 상태에서, 상기 제 2 게이트 전극 형성막을 이용하여 상기 주변 회로부의 트랜지스터의 제 2 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 고체 촬상 장치의 제조 방법에서는, 화소 트랜지스터부에서만, 트랜지스터의 제 1 게이트 전극을 소자 분리 영역의 절연체부 사이에 형성하기 때문에, 화소 트랜지스터부의 제 1 게이트 전극은 소자 분리 영역상에 오버랩되지 않고 형성된다. 이것에 의해, 화소 사이즈의 축소화에 수반하는 광전 변환부의 점유 면적의 축소화가 억제되고, 감도의 저하가 억제된다. 또는 감도의 향상을 얻을 수 있다.
본 발명의 촬상 장치는, 입사광을 집광하는 집광 광학부와; 상기 집광 광학부에서 집광한 빛을 수광하고 광전 변환하는 고체 촬상 장치를 구비하는 촬상부; 및 광전 변환된 신호를 처리하는 신호 처리부를 포함한다. 상기 고체 촬상 장치는, 반도체 기판에, 입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부와; 상기 광전 변환부에서 생성된 신호 전하를 출력하는 화소 트랜지스터부와; 상기 광전 변환부와 상기 화소 트랜지스터부를 갖는 화소부의 주변에 형성된 주변 회로부와; 상기 광전 변환부와 상기 화소 트랜지스터부와 상기 주변 회로부를 전기적으로 분리하는 소자 분리 영역을 포함한다. 상기 화소 트랜지스터부의 주위의 상기 소자 분리 영역 각각은, 상기 반도체 기판 표면보다 높게 형성되는 절연체부를 구비한다. 상기 화소 트랜지스터부의 트랜지스터의 제 1 게이트 전극은 상기 반도체 기판상에 게이트 절연막을 사이에 두고 상기 절연체부 사이에 형성된다.
본 발명의 촬상 장치에서는, 화소 트랜지스터부에서만, 트랜지스터의 제 1 게이트 전극이 소자 분리 영역의 절연체부 사이에 형성되고 있는 고감도의 본원 발명의 고체 촬상 장치가 사용되고 있다.
본 발명의 고체 촬상 장치는, 화소 트랜지스터부의 제 1 게이트 전극이 소자 분리 영역상에 오버랩되지 않고 형성되기 때문에, 화소 사이즈의 축소화에 수반하는 광전 변환부의 점유 면적의 축소화를 억제하고, 감도가 향상된다는 이점이 있다.
본 발명의 고체 촬상 장치의 제조 방법은, 화소 트랜지스터부의 제 1 게이트 전극이 소자 분리 영역상에 오버랩되지 않고 형성되기 때문에, 화소 사이즈의 축소화에 수반하는 광전 변환부의 점유 면적의 축소화를 억제하고, 감도가 향상된다는 이점이 있다.
본 발명의 촬상 장치는, 화소 사이즈가 축소화해도 고감도의 촬상을 할 수 있는 본 발명의 고체 촬상 장치를 이용하고 있기 때문에, 고감도의 촬상을 할 수 있다는 이점이 있다.
도 1은 제 1 실시의 형태에 관계된 고체 촬상 장치의 구성의 제 1 예를 나타내는 개략 구성 단면도.
도 2는 고체 촬상 장치의 구성의 제 2 예를 나타내는 개략 구성 단면도.
도 3은 본 발명의 고체 촬상 장치가 적용된 CMOS이미지 센서의 회로도.
도 4의 A 내지 C는 제 2 실시의 형태에 관계된 고체 촬상 장치의 제조 방법의 제 1 예를 나타내는 제조 공정 단면도.
도 5의 A 내지 C는 고체 촬상 장치의 제조 방법의 제 1 예를 나타내는 제조 공정 단면도.
도 6의 A 내지 C는 고체 촬상 장치의 제조 방법의 제 1 예를 나타내는 제조 공정 단면도.
도 7의 A 및 B는 고체 촬상 장치의 제조 방법의 제 1 예를 나타내는 제조 공정 단면도.
도 8의 A 내지 C는 제 2 실시의 형태에 관계된 고체 촬상 장치의 제조 방법의 제 2 예를 나타내는 제조 공정 단면도.
도 9의 A 내지 C는 고체 촬상 장치의 제조 방법의 제 2 예를 나타내는 제조 공정 단면도.
도 10의 A 내지 C는 고체 촬상 장치의 제조 방법의 제 2 예를 나타내는 제조 공정 단면도.
도 11의 A 및 B는 고체 촬상 장치의 제조 방법의 제 2 예를 나타내는 제조 공정 단면도.
도 12는 본 발명의 촬상 장치에 관계된 1 실시의 형태를 나타내는 블록도.
도 13은 종래 기술의 문제점을 나타내는 개략 구성 단면도.
도 14는 종래 기술의 문제점을 나타내는 평면 레이아웃도.
도 15는 종래 기술의 문제점을 나타내는 평면 레이아웃도.
도 2는 고체 촬상 장치의 구성의 제 2 예를 나타내는 개략 구성 단면도.
도 3은 본 발명의 고체 촬상 장치가 적용된 CMOS이미지 센서의 회로도.
도 4의 A 내지 C는 제 2 실시의 형태에 관계된 고체 촬상 장치의 제조 방법의 제 1 예를 나타내는 제조 공정 단면도.
도 5의 A 내지 C는 고체 촬상 장치의 제조 방법의 제 1 예를 나타내는 제조 공정 단면도.
도 6의 A 내지 C는 고체 촬상 장치의 제조 방법의 제 1 예를 나타내는 제조 공정 단면도.
도 7의 A 및 B는 고체 촬상 장치의 제조 방법의 제 1 예를 나타내는 제조 공정 단면도.
도 8의 A 내지 C는 제 2 실시의 형태에 관계된 고체 촬상 장치의 제조 방법의 제 2 예를 나타내는 제조 공정 단면도.
도 9의 A 내지 C는 고체 촬상 장치의 제조 방법의 제 2 예를 나타내는 제조 공정 단면도.
도 10의 A 내지 C는 고체 촬상 장치의 제조 방법의 제 2 예를 나타내는 제조 공정 단면도.
도 11의 A 및 B는 고체 촬상 장치의 제조 방법의 제 2 예를 나타내는 제조 공정 단면도.
도 12는 본 발명의 촬상 장치에 관계된 1 실시의 형태를 나타내는 블록도.
도 13은 종래 기술의 문제점을 나타내는 개략 구성 단면도.
도 14는 종래 기술의 문제점을 나타내는 평면 레이아웃도.
도 15는 종래 기술의 문제점을 나타내는 평면 레이아웃도.
이하, 발명을 실행하기 위한 최선의 형태(이하, 실시의 형태라고 하다)에 관하여 설명한다.
<1. 제 1의 실시의 형태>
[고체 촬상 장치의 구성의 제 1 예]
본 발명의 제 1 실시의 형태에 관계된 고체 촬상 장치의 구성의 제 1 예를, 도 1의 개략 구성 단면도에 의해 설명한다.
도 1에 나타낸 바와 같이, 반도체 기판(11)에는, 입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부(12), 상기 광전 변환부(12)에서 생성된 신호 전하를 출력하는 화소 트랜지스터부(13)가 형성되어 있다. 또한, 상기 광전 변환부(12)와 상기 화소 트랜지스터부(13)를 구비하며 화소부의 주변에 형성되는 주변 회로부(14)가 형성되어 있다. 그리고, 상기 광전 변환부(12)와 상기 화소 트랜지스터부(13)와 상기 주변 회로부(14)를 전기적으로 분리하는 소자 분리 영역(15)이 형성되어 있다. 이 소자 분리 영역(15)은, 상기 화소 트랜지스터부(13)의 주위에 상기 반도체 기판(11) 표면보다 높게 형성된 절연체부(16)를 갖고 있다.
상기 반도체 기판(11)에는, 예를 들면 통상의 실리콘 기판이 사용되고 있다. 상기 광전 변환부(12)는, N형 영역(12N)과 그 상층에 형성된 P+형 영역(12P)으로 구성되어 있다. 또한, 상기 소자 분리 영역(15)은, 예를 들면 STI(Shallow Trench Isolation) 구조로 되어 있다.
또한, 상기 반도체 기판(11)의 화소 트랜지스터부(13)의 형성 영역 및 주변 회로부(14)의 트랜지스터의 형성 영역에는, 임계치 전압(Vth) 조정용의 불순물 영역(17, 18)이 형성되어 있다.
상기 반도체 기판(11)의 상기 화소 트랜지스터부(13)의 형성 영역에는, 게이트 절연막(21)을 사이에 두고 제 1 게이트 전극(22)이 형성되어 있다. 그리고 상기 제 1 게이트 전극(22)은 상기 반도체 기판(11) 위에서 게이트 절연막(21)을 사이에 두고 상기 절연체부(16) 사이에 형성되어 있다.
따라서 제 1 게이트 전극(22)은, 소자 분리 영역(15) 위에 오버랩하여 형성되지 않는다.
상기 게이트 절연막(31)은, 예를 들면 산화실리콘막으로 형성되어 있다. 물론, 산화실리콘막 이외의 통상의 MOS 트랜지스터에 사용되는 게이트 절연막 재료로 형성할 수 있다.
상기 제 1 게이트 전극(22)은, 예를 들면 도전성의 폴리실리콘으로 형성되어 있다.
또한, 도시는 하지는 않았지만, 상기 제 1 게이트 전극(22)의 양측의 반도체 기판(11)에는, 소스 및 드레인 영역이 형성되어 있다. 이와 같이 화소 트랜지스터부(13)에 화소 트랜지스터가 구성되어 있다.
도면에서는, 대표적으로, 하나의 트랜지스터를 나타냈지만, 통상, 화소 트랜지스터부(13)는, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터의 4개의 트랜지스터 구성으로 되어 있다. 또는 세 개의 트랜지스터 구성으로 되어 있다.
또한, 예를 들면, 리셋 트랜지스터, 증폭 트랜지스터 및 선택 트랜지스터의 화소 트랜지스터군이 2개의 광전 변환부의 공통의 화소 트랜지스터로 되어 있어도 좋다. 또는 상기 트랜지스터군이 4개의 광전 변환부의 공통의 화소 트랜지스터로 되어 있어도 좋다.
한편, 주변 회로부(14)의 트랜지스터에서는, 상기 반도체 기판(11) 위에 게이트 절연막(31)을 사이에 두고 제 2 게이트 전극(32)이 형성되어 있다. 이 제 2 게이트 전극(32)은, 적어도 그 일단측은, 상기 주변 회로부(14)를 분리하는 상기 소자 분리 영역(15) 위에 오버랩하는 상태로 형성되어 있다.
상기 소자 분리 영역(15) 위에 형성된 제 2 게이트 전극(32)의 부분은, 다른 배선 등을 접속하기 위한 콘택트부(33)로 되어 있다. 이 콘택트부(33)는, 예를 들면 상기 제 2 게이트 전극(32)의 상기 소자 분리 영역(15) 위에 형성된 부분이 넓은 폭으로 형성된 것이다.
상기 게이트 절연막(31)은, 예를 들면 산화실리콘막으로 형성되어 있다. 물론, 산화실리콘막 이외의 게이트 절연막용으로 사용되는 절연막 재료로 형성하는 것도 가능하다. 예를 들면, 고유전율막의 산화 하프늄, 산화 알루미늄 등을 이용하는 것도 가능하다. 상기 제 2 게이트 전극 형성막(43)은, 예를 들면 폴리실리콘막으로 형성되어 있다. 또는, 예를 들면, 텅스텐(W) 등의 금속막을 이용하는 것도 가능하다.
또한, 도시는 하지 않았지만, 상기 제 1 게이트 전극(22), 제 2 게이트 전극(32) 양측에는, 소스 및 드레인 영역이 형성되어 있다. 또한, 상기 광전 변환부(12), 상기 화소 트랜지스터부(13), 상기 주변 회로부(14) 위에는, 보호막이 형성되고, 또한 칼라 필터, 마이크로 렌즈 등이 형성되어 있다. 이렇게 하여, 고체 촬상 장치(1)가 형성된다.
상기 고체 촬상 장치의 제 1 예로는, 화소 트랜지스터부(13)에서만, 트랜지스터의 제 1 게이트 전극(22)이 소자 분리 영역(15)의 절연체부(16) 사이에 형성되어 있다. 이 때문에, 화소 트랜지스터부(13)의 제 1 게이트 전극(22)은 소자 분리 영역(15) 위에 오버랩되지 않고 형성되어 있다. 이것에 따라, 화소 사이즈의 축소화에 수반한 광전 변환부(12)의 점유 면적의 축소화가 억제되고, 감도의 저하가 억제된다. 혹은 감도의 향상을 얻을 수 있다.
또한, 소자 분리 영역(15) 위에 제 1 게이트 전극(22)이 오버랩한 상태로 형성되어 있지 않기 때문에, 화소 트랜지스터가 온 하는 것에 의해, 소자 분리 영역(15) 아래에 캐리어가 발생하지는 않는다. 따라서, 종래와 같이 캐리어가 광전 변환부(12)에 혼입될 때 발생하는 노이즈에 의한 문제가 해결되기 때문에, 고화질의 촬상이 가능해진다.
또한, 주변 회로부(14)에 있어서는, 제 2 게이트 전극(32)의 게이트 길이가 최첨단 프로세스의 게이트 길이로 하여도, 제 2 게이트 전극(32)의 양단 부분은 소자 분리 영역(15) 위에 오버랩하도록 형성된다. 이 때문에, 제 2 게이트 전극(32)에서는, 소자 분리 영역(15) 위의 제 2 게이트 전극(32) 부분의 콘택트(contact)가 될 수 있는 콘택트부(33)를 갖는 것이 가능하게 된다.
[고체 촬상 장치의 구성의 제 2 예]
본 발명의 제 2 실시의 형태에 관계된 고체 촬상 장치의 구성의 제 2 예를, 도 2의 개략 구성 단면도에 의해 설명한다. 제 2 예의 고체 촬상 장치는, 제 1 예의 고체 촬상 장치(1)와 거의 비슷하지만, 이하의 점에서 다르다. 즉, 화소 트랜지스터부(13)의 주위에서 소자 분리 영역(15)의 반도체 기판(11) 표면에서의 높이가, 주변 회로부(14)의 주위에서 소자 분리 영역(15)의 반도체 기판(11) 표면에서의 높이보다 높게 형성되고 있는 점이다.
즉, 도 2에 나타낸 바와 같이, 반도체 기판(11)에는, 입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부(12), 상기 광전 변환부(12)에서 생성된 신호 전하를 출력하는 화소 트랜지스터부(13)가 형성되어 있다. 또한, 상기 광전 변환부(12)와 상기 화소 트랜지스터부(13)를 갖는 화소부의 주변에 형성된 주변 회로부(14)가 형성되어 있다. 그리고, 상기 광전 변환부(12)와 상기 화소 트랜지스터부(13)와 상기 주변 회로부(14)를 전기적으로 분리하는 소자 분리 영역(15)이 형성되어 있다. 이 소자 분리 영역(15)은, 상기 화소 트랜지스터부(13)의 주위에 상기 반도체 기판(11) 표면보다 높게 형성된 절연체부(16)를 갖고 있다.
그리고, 상기 소자 분리 영역(15)은, 화소 트랜지스터부(13)의 주위에서 소자 분리 영역(15)의 반도체 기판(11) 표면에서의 높이를, 주변 회로부(14)의 주위에서 소자 분리 영역(15)의 반도체 기판(11) 표면에서의 높이보다 높게 형성하고 있다. 예를 들면, 30nm~100nm 정도 높게 형성하고 있다. 또한, 화소 트랜지스터부(13) 주위에서의 소자 분리 영역(15)은, 높게 형성된 만큼, 얕게 형성될 수도 있다.
상기 반도체 기판(11)에는, 예를 들면 통상의 실리콘 기판이 사용된다. 상기 광전 변환부(12)는, N형 영역(12N)과 그 상층에 형성된 P+형 영역(12P)으로 구성되어 있다.
또한, 상기 소자 분리 영역(15)은, 예를 들면 STI(Shallow Trench Isolation) 구조로 되어 있다.
또한, 상기 반도체 기판(11)의 화소 트랜지스터부(13)의 형성 영역 및 주변 회로부(14)의 트랜지스터의 형성 영역에는, 임계치 전압(Vth) 조정용의 불순물 영역(17, 18)이 형성되어 있다.
상기 반도체 기판(11)의 상기 화소 트랜지스터부(13)의 형성 영역에는, 게이트 절연막(21)을 사이에 두고 제 1 게이트 전극(22)이 형성되어 있다. 그리고 상기 제 1 게이트 전극(22)은 상기 반도체 기판(11) 위에서 게이트 절연막(21)을 사이에 두고 상기 절연체부(16) 사이에 형성되어 있다.
따라서 제 1 게이트 전극(22)은, 소자 분리 영역(15) 위에 오버랩하여 형성되지 않는다.
상기 게이트 절연막(31)은, 예를 들면 산화실리콘막으로 형성되어 있다. 물론, 산화실리콘막 이외의 통상의 MOS 트랜지스터에 사용되는 게이트 절연막 재료로 형성할 수도 있다.
상기 제 1 게이트 전극(22)은, 예를 들면 도전성의 폴리실리콘으로 형성되어 있다.
또한, 도시는 하지 않았지만, 상기 제 1 게이트 전극(22)의 양측의 반도체 기판(11)에는, 소스 및 드레인 영역이 형성되어 있다. 이와 같이 화소 트랜지스터부(13)에 화소 트랜지스터가 구성되어 있다.
도면에서는, 대표적으로, 하나의 트랜지스터를 나타냈지만, 통상, 화소 트랜지스터부(13)은, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터의 4개의 트랜지스터 구성으로 되어 있다. 혹은 3개의 트랜지스터 구성으로 되어 있다. 또한, 예를 들면, 리셋 트랜지스터, 증폭 트랜지스터 및 선택 트랜지스터의 화소 트랜지스터군이 2개의 광전 변환부의 공통의 화소 트랜지스터로 되어 있어도 좋다. 또는 상기 트랜지스터군이 4개의 광전 변환부의 공통의 화소 트랜지스터로 되어 있어도 좋다.
한편, 주변 회로부(14)의 트랜지스터에서는, 상기 반도체 기판(11) 위에 게이트 절연막(31)을 사이에 두고 제 2 게이트 전극(32)이 형성되어 있다. 이 제 2 게이트 전극(32)은, 적어도 그 일단측은, 상기 주변 회로부(14)를 분리하는 상기 소자 분리 영역(15) 위에 오버랩하는 상태로 형성되어 있다. 상기 소자 분리 영역(15) 위에 형성된 제 2 게이트 전극(32)의 부분은, 다른 배선 등을 접속하기 위한 콘택트부(33)로 되어 있다. 이 콘택트부(33)는, 예를 들면 상기 제 2 게이트 전극(32)의 상기 소자 분리 영역(15) 위에 형성된 부분이 넓은 폭으로 형성된 것이다.
상기 게이트 절연막(31)은, 예를 들면 산화실리콘막으로 형성되어 있다. 물론, 산화실리콘막 이외의 게이트 절연에 사용되는 절연막 재료로 형성하는 것도 가능하다. 예를 들면, 고유전율막의 산화 하프늄, 산화 알루미늄 등을 이용하는 것도 가능하다. 상기 제 2 게이트 전극 형성막(43)은, 예를 들면 폴리실리콘막으로 형성되어 있다. 또는, 예를 들면, 텅스텐(W) 등의 금속막을 이용하는 것도 가능하다.
또한, 도시는 하지 않았지만, 상기 제 1 게이트 전극(22), 제 2 게이트 전극(32) 양측에는, 소스 및 드레인 영역이 형성되어 있다. 또한, 상기 광전 변환부(12), 상기 화소 트랜지스터부(13), 상기 주변 회로부(14) 위에는, 보호막이 형성되고, 또한 칼라 필터, 마이크로 렌즈 등이 형성되어 있다. 이렇게 하여, 고체 촬상 장치(1)가 형성된다.
상기 고체 촬상 장치의 제 2 예로는, 화소 트랜지스터부(13)에서만, 트랜지스터의 제 1 게이트 전극(22)이 소자 분리 영역(15)의 절연체부(16) 사이에 형성되어 있다. 이 때문에, 화소 트랜지스터부(13)의 제 1 게이트 전극(22)은 소자 분리 영역(15) 위에 오버랩되지 않고 형성된다. 이것에 따라, 화소 사이즈의 축소화에 수반한 광전 변환부(12)의 점유 면적의 축소화가 억제되고, 감도의 저하가 억제된다. 혹은 감도의 향상을 얻을 수 있다.
또한, 주변 회로부(14)에 있어서는, 제 2 게이트 전극(32)의 게이트 길이를 최첨단 프로세스의 게이트 길이로 하여도, 제 2 게이트 전극(32)의 양단 부분은 소자 분리 영역(15) 위에 오버랩하도록 형성된다. 이 때문에, 제 2 게이트 전극(32)에서는, 소자 분리 영역(15) 위의 제 2 게이트 전극(32) 부분의 콘택트가 될 수 있는 콘택트부(33)를 갖는 것이 가능하게 된다.
또한, 화소 트랜지스터부(13)의 소자 분리 영역(15)의 높이를, 예를 들면 주변 회로부(14)의 소자 분리 영역(15)의 높이보다 높게 형성하고 있기 때문에, 그 만큼, 화소 트랜지스터부(13)의 소자 분리 영역(15)의 깊이를 종래 보다 얕게 형성할 수 있다. 이것에 의해, 소자 분리 영역(15) 아래의 부분을 광전 변환부(12)로서 사용할 수 있게 된다. 그 때문에, 감도를 향상시킬 수 있다.
또한, 소자 분리 영역(15) 위에 제 1 게이트 전극(22)이 오버랩한 상태로 형성되지 않기 때문에, 화소 트랜지스터가 온 하는 것에 의해, 소자 분리 영역(15) 아래에 캐리어가 발생하지는 않는다. 따라서, 종래와 같이, 캐리어가 광전 변환부(12)에 혼입될 때 발생하는 노이즈의 문제가 해결되기 때문에, 고화질의 촬상이 가능해진다.
여기에서, 참고예로서, CMOS형 고체 촬상 장치의 일례로 하여, 화소부와 주변 회로부의 일례를, 도 3의 회로 구성도에 의해 설명한다.
도 3에 나타낸 바와 같이, 고체 촬상 장치(CMOS 형 이미지 센서)(201)는, 광전 변환자를 포함하는 화소(211)가 행렬 형상으로 2차원 배치되어 이루어지는 화소부(210)를 갖는다. 또한, 그 주변 회로부로서, 제어 신호선을 독립적으로 제어하는 구동 회로(221), 화소용 수직 주사 회로(223), 타이밍 발생 회로(225), 수평 주사 회로(227) 등의 주변 회로부(220)를 갖는 구성으로 되어 있다.
화소(211)의 행렬 형상 배열에 대하여, 열마다 출력 신호선(241)이 배선되고, 화소(211)의 각 행마다 제어 신호선이 배선되어 있다. 제어 신호선은, 예를 들면, 전송 제어선(242), 리셋 제어선(243) 및 선택 제어선(244)을 포함한다. 또한, 화소(211)의 각각에, 리셋 전압을 공급하는 리셋선(245)가 배선되어 있다.
화소(211)의 회로 구성의 일례가 도시되어 있다. 본 회로예에 관한 단위 화소는, 수광부(231)에 광전 변환소자로서 포토다이오드를 구비하고, 전송 트랜지스터(232), 리셋 트랜지스터(233), 증폭 트랜지스터(234) 및 선택 트랜지스터(235)의 4개의 트랜지스터를 갖는 화소 회로로 되어 있다. 여기에서는, 전송 트랜지스터(232), 리셋 트랜지스터(233), 증폭 트랜지스터(234) 및 선택 트랜지스터(235)로서, 예를 들면 N 채널의 MOS 트랜지스터를 이용하고 있다. 이러한 트랜지스터를 상기 설명에서는 화소 트랜지스터로 칭하고 있다.
전송 트랜지스터(232)는, 수광부(231)의 포토다이오드의 캐소드 전극과 전하 전압변환부인 플로팅 디퓨전부(236) 사이에 접속되어 있다. 그리고, 수광부(231)에서 광전 변환되고, 여기에 축적된 신호 전하(여기에서는, 전자)는, 게이트 전극(제어 전극)에 전송 펄스를 인가하는 것에 의해 플로팅 디퓨전부(236)로 전송된다.
리셋 트랜지스터(233)는, 리셋선(245)에 드레인 전극이, 플로팅 디퓨전부(236)에 소스 전극이 각각 접속되어 있다. 그리고, 수광부(231)로부터 플로팅 디퓨전부(236)로의 신호 전하의 전송에 앞서서, 게이트 전극에 리셋 펄스(RST)가 인가되는 것에 의해 플로팅 디퓨전부(236)의 전위를 리셋 전압(Vrst)으로 리셋한다.
증폭 트랜지스터(234)는, 플로팅 디퓨전부(236)에 게이트 전극이, 화소 전원(Vdd)에 드레인 전극이 각각 접속되어 있다. 그리고, 리셋 트랜지스터(233)에 의해 리셋된 후의 플로팅 디퓨전부(236)의 전위를 리셋 레벨로서 출력한다. 또한 전송 트랜지스터(232)에 의해 신호 전하가 전송된 후의 플로팅 디퓨전부(236)의 전위를 신호 레벨로서 출력한다.
선택 트랜지스터(235)는, 예를 들면, 드레인 전극 증폭 트랜지스터(234)의 소스 전극에 접속되고, 소스 전극이 출력 신호선(241)에 접속되어 있다. 그리고 게이트 전극에 선택 펄스(SEL)를 인가하는 것에 의해 온 상태로 되고, 화소(211)을 선택 상태로 하고 손 증폭 트랜지스터(234)로부터 출력된 신호를 출력 신호선(241)에 출력하다. 또한, 선택 트랜지스터(235)에 관해서는, 화소 전원(Vdd)와 증폭 트랜지스터(234)의 드레인 전극과의 사이에 접속한 구성을 취한 것도 가능하다.
구동 회로(221)는, 화소부(210)의 각 화소(211)의 신호를 판독하도록 구성된다.
화소용 수직 주사 회로(223)는, 시프트 레지스터 또는 어드레스 디코더를 포함한다. 그리고, 리셋 펄스, 전송 펄스 및 선택 펄스 등을 적절히 발생하는 것으로, 화소부(210)의 각 화소(211)는 전자 셔터 행에서 판독되고 행 단위로 수직 방향(상하 방향)으로 주사된다. 이 주사 동안, 전자 셔터 행의 화소(211)의 신호를 소거하는 전자 셔터 동작을 행한다. 또한, 구동 회로(221)에 의한 판독 주사보다도셔터 속도에 대응한 시간만큼 이전에 동일한 행(전자 셔터 행)에 대하여 전자 셔터 동작을 행한다.
수평 주사 회로(227)는, 시프트 레지스터 또는 어드레스 디코더를 포함하고, 화소부(210)의 화소열의 순서로 수평 주사한다. 타이밍 발생 회로(225)는, 구동 회로(221), 화소용 수직 주사 회로(223) 등의 동작의 기준으로 되는 타이밍 신호나 제어 신호를 생성한다.
<2. 제 2의 실시의 형태>
[고체 촬상 장치의 제조 방법의 제 1 예]
본 발명의 제 2 실시의 형태에 관한 고체 촬상 장치의 제조 방법의 제 1 예를, 도 4 내지 도 5의 제조 공정 단면도에 의해 설명한다.
도 4의 A에 나타낸 바와 같이, 반도체 기판(11)에 형성된 광전 변환부(12), 화소 트랜지스터부(13) 및 주변 회로부(14)를 전기적으로 분리하고, 상기 반도체 기판(11) 표면보다 높게 형성된 절연체부(16)를 갖는 소자 분리 영역(15)을 형성한다.
상기 반도체 기판(11)에는, 예를 들면 통상의 실리콘 기판을 이용한다. 상기 광전 변환부(12)는, N형 영역(12N)과 그 상층에 형성된 P+형 영역(12P)으로 구성되어 있다.
상기 소자 분리 영역(15)은, 예를 들면 STI(Shallow Trench Isolation) 구조로 한다. 그 제조 방법은, 예를 들면, 상기 반도체 기판(11)에 소자 분리구를 형성할 때의 마스크용 절연막(도시하지 않고)을 소정의 높이, 예를 들면 소자 분리 영역(15)의 절연체부(16)의 높이로 형성하여 둔다. 그리고 소자 분리 홈내에 소자 분리 영역(15)을 형성하는 소자 분리용 절연막을 매입하고, 상기 마스크용 절연막상의 잉여의 소자 분리용 절연막을 제거한다. 이 제거 가공은, 예를 들면 화학적 기계 연마(CMP)에 의해 행한다. 그 후, 상기 마스크용 절연막을 제거하는 것으로, 상기 절연체부(16)를 포함하는 소자 분리 영역(15)을 형성할 수 있다.
상기 소자 분리 영역(15)을 형성한 후, 예를 들면, 상기 반도체 기판(11)의 화소 트랜지스터부(13)의 형성 영역 및 주변 회로부(14)의 트랜지스터의 형성 영역의 각각에 임계치 전압(Vth) 조정용의 이온 주입을 행하여 불순물 영역(17, 18)을 형성한다. 또한, 이온 주입에 앞서, 반도체 기판(11) 위에는, 예를 들면 산화실리콘막으로 된 버퍼층(61)을 형성해 둔다.
다음에, 도 4의 B에 나타낸 바와 같이, 상기 반도체 기판(11) 표면의 산화실리콘막 등을 제거한 후, 상기 화소 트랜지스터부(13)의 형성 영역에, 화소 트랜지스터의 게이트 절연막(21)을 형성한다. 이 게이트 절연막(21)은, 예를 들면 산화실리콘막으로 형성한다. 이 산화실리콘막은, 예를 들면 열산화로 형성하지만, 그 밖의 성막 방법을 이용하여 형성하는 것도 가능하다.
또한, 상기 반도체 기판(11) 위의 전면을 피복하는 제 1 게이트 전극 형성막(41)을 형성한다. 이 제 1 게이트 전극 형성막(41)은, 예를 들면 폴리실리콘 산화막으로 형성된다. 이 산화실리콘막은, 예를 들면 화학기상성장(CVD)법에 의해 형성되지만, 그 밖의 성막 방법에 의해 형성되어도 좋다. 또한, 폴리실리콘으로 한정되지 않고, 예를 들면, 텅스텐(W) 등의 금속막을 이용하는 것도 가능하다.
다음에, 도 4의 C에 나타낸 바와 같이, 상기 화소 트랜지스터부(13)의 형성 영역에 상기 제 1 게이트 전극 형성막(41)을 남겨 두도록 상기 제 1 게이트 전극 형성막(41)을 제거하고 상기 소자 분리 영역(15)의 상기 절연체부(16) 윗면을 노출시킨다. 이 노출 공정은, 예를 들면 화학적 기계 연마(CMP)법을 이용한다.
다음에, 도 5의 A에 나타낸 바와 같이, 상기 화소 트랜지스터부(13)에 상기 제 1 게이트 전극 형성막(41)으로 제 1 게이트 전극(22)을 형성함과 동시에, 상기 광전 변환부(12)의 위 및 상기 주변 회로부(14) 위의 상기 제 1 게이트 전극 형성막(41)을 제거한다.
상기 공정에서는, 먼저 통상의 레지스트 도포 기술에 의해, 상기 제 1 게이트 전극 형성막(41) 위에 레지스트막(도시하지 않음)를 형성한다. 뒤이어, 리소그래피 기술에 의해, 그 레지스터막을 노광, 현상, 베이킹하여 화소 트랜지스터부(13)의 제 1 게이트 전극을 형성하기 위한 마스크 패턴(51)을 형성한다. 다음에, 이 마스크 패턴(51)을 에칭 마스크로 이용하여, 상기 제 1 게이트 전극 형성막(41)을 에칭하고, 상기 제 1 게이트 전극(22)을 형성한다. 또한, 그 밖의 영역에 형성된 상기 제 1 게이트 전극 형성막(41)을 에칭에 의해 제거한다. 이 에칭에서는, 상기 제 1 게이트 전극(22)의 에칭 가공을 고정밀도로 행하기 위해, 이방성 드라이 에칭이 가능한 반응성 이온 에칭(RIE)을 이용하는 것이 바람직하다.
이와 같이 하여, 상기 화소 트랜지스터부(13)의 제 1 게이트 전극(22)은, 상기 소자 분리 영역(15)의 절연체부(16) 사이의 상기 반도체 기판(11) 위에 게이트 절연막(21)을 사이에 두고 형성된다.
통상, 화소 트랜지스터부(13)는, 상기 설명한 것과 같은 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터를 포함한다. 따라서, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터는 상기 제 1 게이트 전극(22)으로서 형성된다. 여기에서는 4개의 트랜지스터 구성으로 했지만, 3개의 트랜지스터 구성라도, 본원 발명을 적용할 수 있다.
또한, 상기 드라이 에칭은, 소자 분리 영역(15) 등을 구성하는 산화실리콘막과 제 1 게이트 전극 형성막(41)의 에칭 선택성이 확보되는 에칭 조건하에서 수행된다.
또한, 주변 회로부(14)의 트랜지스터의 제 2 게이트 전극은, 주변 회로부(14)의 소자 분리 영역상에 오버랩되어 형성되기 때문에, 상기 제 1 게이트 전극 형성막(41)으로는 형성할 수 없다. 이 경우, 주변 회로부(14) 상의 1 게이트 전극 형성막(41)은 드라이 에칭에 의해 제거된다. 이때, 상기 게이트 절연막(21)도 에칭 되지만, 경우에 따라서는, 주변 회로부(14), 광전 변환부(12) 위에 상기 게이트 절연막(21)이 잔류하는 경우가 있다. 이와 같이, 이 시점에서는, 상기 게이트 절연막(21)이 잔류하는 경우가 있다.
그후, 상기 마스크 패턴(51)을 제거한다. 도면에서는, 상기 마스크 패턴(51)을 제거하기 직전의 상태를 나타냈다.
다음에, 도 5의 B에 나타낸 바와 같이, 상기 제 1 게이트 전극(22)을 피복하는 에칭 방지막(42)을 형성한다. 이 에칭 방지막(42)은, 예를 들면 질화실리콘막으로 형성된다. 이 성막 방법은, 화학기상성장(CVD)법과 같이 전면에 형성된 방법을 이용한다.
다음에, 도 5의 C에 나타낸 바와 같이, 통상의 레지스트 도포 기술에 의해, 상기 에칭 방지막(42)을 사이에 두고 제 1 게이트 전극(22)을 피복하는 레지스트막(도시하지 않음)을 형성한다. 다음에, 리소그래피 기술에 의해 그 레지스트막을 노광, 현상, 베이킹 하여 상기 제 1게이트 전극(22)을 피복하는 마스크 패턴(52)을 형성한다. 다음에, 이 마스크 패턴(52)을 에칭 마스크로 이용하여, 상기 에칭 방지막(42)을 에칭하여, 상기 제 1 게이트 전극(22)을 피복하는 이외의 상기 에칭 방지막(42)을 제거한다. 따라서, 상기 에칭 방지막(42)은 제 1 게이트 전극(22)을 피복한 상태로 남게 된다. 이 에칭은, 에칭 방지막(42)이 질화 실리콘막으로 형성되어 있기 때문에, 상기 반도체 기판(11)으로의 에칭 데미지를 주지 않도록, 열 인산을 이용한 웨트 에칭으로 행하는 것이 바람직하다.
이와 같이, 웨트 에칭으로 행하는 것으로, 상기 질화 실리콘막은 등방적으로 에칭되기 때문에, 소자 분리 영역(15)의 측벽 등에 질화실리콘막이 잔류하지 않는다.
또한, 이 공정에서는, 주변 회로부(14)에 게이트 절연막을 형성하기 위해, 주변 회로부(14)의 반도체 기판(11) 표면에 남아 있는 상기 게이트 절연막(21)(상기 도 4의 B 참조) 등을 이방성 에칭에 의해 제거해 둔다.
또한, 상기 제 1 게이트 전극(22)의 두께를 확보하기 위해, 상기 소자 분리 영역(15)의 절연체부(15)를 두껍게 설정하는 경우에는, 상기 도 5의 C의 상기 이방성 에칭 처리에 의해, 주변 회로부(14)의 소자 분리 영역(15)의 높이를 낮게 형성한다. 이렇게 하는 것으로, 종래 프로세스와 동등의 소자 분리 영역의 높이로 맞출 수 있다. 이와 같이 주변 회로부(14)의 소자 분리 영역(15)의 반도체 기판(11) 표면에서의 높이를 낮게 하는 것으로, 주변 회로부(14)의 게이트 전극을 형성한 후의 측벽 형성 프로세스에 있어서, 소자 분리 영역(15)의 측벽에 측벽 막의 잔류를 억제하는 것이 가능해진다.
또한, 주변 회로부(14)의 소자 분리 영역(15)의 높이를 낮게 하는 공정을, 예를 들면 상기 도 5의 A에 의해 설명한 공정에서 행하는 것도 가능하다. 예를 들면, 마스크 패턴(52)을 형성한 직후에, 주변 회로부(14)의 소자 분리 영역(15)을 선택적으로 에칭 처리하는 것에 의해, 소자 분리 영역(15)의 높이를 낮게 하는 것이 가능해진다.
그 후, 상기 마스크 패턴(52)을 제거한다. 도면에서는, 상기 마스크 패턴(52)을 제거하기 직전의 상태를 나타냈다.
다음에, 도 6의 A에 나타낸 바와 같이, 주변 회로부(14)의 반도체 기판(11) 위에 게이트 절연막(31)을 형성한다. 이 게이트 절연막(31)은, 예를 들면 산화실리콘막으로 형성한다. 이 산화실리콘막은, 예를 들면 열산화로 형성하지만, 그 밖의 성막 방법을 이용하여 형성하는 것도 가능하다. 물론, 산화실리콘막 외에 통상의 MOS 트랜지스터에 사용되는 게이트 절연막 재료로 형성하는 것도 가능하다. 예를 들면, 고유전율막의 산화 하프늄, 산화 알루미늄 등을 이용하는 것도 가능하다.
다음에, 도 6의 B에 나타낸 바와 같이, 상기 반도체 기판(11) 위의 전면을 피복하는 제 2 게이트 전극 형성막(43)을 형성한다. 이 제 2 게이트 전극 형성막(43)은, 예를 들면 폴리실리콘막으로 형성된다. 이 폴리실리콘막은, 예를 들면 화학기상성장(CVD)법에 의해 형성되지만, 그 밖의 성막 방법이라도 좋다. 또한, 폴리실리콘으로 한정되지 않고, 예를 들면, 텅스텐(W) 등의 금속막을 이용하는 것도 가능하다.
다음에, 도 6의 C에 나타낸 바와 같이, 상기 에칭 방지막(42)이 형성된 상기 제 1 게이트 전극(22)을 남겨 둔 상태에서, 상기 제 2 게이트 전극 형성막(43)으로 상기 주변 회로부(14)의 트랜지스터의 제 2 게이트 전극(32)을 형성한다. 또한, 상기 광전 변환부(12) 위 및 상기 화소 트랜지스터부(13) 위의 상기 2 게이트 전극 형성막(43)을 제거한다.
상기 공정에서는, 먼저 통상의 레지스트 도포 기술에 의해, 상기 제 2 게이트 전극 형성막(43) 위에 레지스트막(도시하지 않음)을 형성한다. 뒤이어, 리소그래피 기술에 의해 그 레지스터 스트라이크 막을 노광, 현상, 베이킹 하여 주변 회로부(14)의 트랜지스터의 제 2 게이트 전극을 형성하기 위한 마스크 패턴(53)을 형성한다. 다음에, 이 마스크 패턴(53)을 에칭 마스크로 이용하여, 상기 제 2 게이트 전극 형성막(43)을 에칭하여, 상기 제 2 게이트 전극(32)을 형성한다. 또한, 그 밖의 영역에 형성된 상기 제 2 게이트 전극 형성막(43)을 에칭에 의해 제거한다. 이 에칭에서는, 상기 제 2 게이트 전극(32)의 에칭 가공을 고정밀도로 행하기 위해, 이방성 드라이 에칭이 가능한 반응성 이온 에칭(RIE)을 이용하는 것이 바람직하다.
상기 드라이 에칭에 있어서의 상기 화소 트랜지스터부(13)의 상기 제 2 게이트 전극 형성막(43)의 에칭에서는, 상기 에칭 방지막(42)에 의해, 에칭이 정지된다. 이 때문에, 제 1 게이트 전극(22)은 에칭되지 않는다. 또한, 상기 에칭 방지막(42)은, 상기 제 2 게이트 전극 형성막(43)의 에칭을 정지시킬 수 있는 막이라면 좋고, 질화실리콘막으로 한정되지 않고, 예를 들면, 산화실리콘막, 산질화실리콘막, 산화탄화실리콘막 등이라도 좋다.
단, 상기 제 2 게이트 전극 형성막(43)의 에칭시에, 제 1 게이트 전극(22) 옆의 소자 분리 영역(15)의 절연체부(16)가 과도하게 에칭되는 경우에는, 트랜지스터 특성이 변동해 버릴 우려가 있기 때문에, 질화실리콘막을 사용하는 것이 바람직하다.
그 후, 상기 마스크 패턴(53)을 제거한다. 도면에서는, 상기 마스크 패턴(53)을 제거하기 직전의 상태를 나타냈다.
다음에, 도 7의 A에 나타낸 바와 같이, 상기 에칭 방지막(42)(2점 쇄선으로 나타냄)을 제거한다. 이 에칭 방지막(42)의 제거는, 예를 들면 열인산에 의한 웨트 에칭에 의해 행한다.
이 결과, 도 7의 B에 나타낸 바와 같이, 화소 트랜지스터부(13)의 반도체 기판(11) 위에 게이트 절연막(21)을 사이에 두고, 또한 소자 분리 영역(15)의 절연체부(16) 사이에 제 1 게이트 전극(22)이 형성된다. 따라서 제 1 게이트 전극(22)은, 소자 분리 영역(15) 위에 오버랩하여 형성되지 않는다. 또한, 주변 회로부(14)의 제 2 게이트 전극(32)은, 반도체 기판(11) 위에 게이트 절연막(21)을 사이에 두고, 그 양단부를 소자 분리 영역(15) 위에 오버랩한 상태로 형성된다.
그 후, 도시는 하지 않았지만, 소스 및 드레인 영역의 형성, 보호막의 형성, 칼라 필터의 형성, 마이크로 렌즈의 형성 등의 공정을 통해, 고체 촬상 장치(1)가 완성된다.
또한, 상기 제조 방법에서는, 상기 소자 분리 영역(15)을 형성할 때에, 상기 소자 분리 영역(15)의 상기 절연체부(16)를 상기 제 1 게이트 전극(22)의 높이보다 높게 형성해 둔다. 또한 상기 제 1 게이트 전극 형성막(41)을 형성할 때에, 상기 제 1 게이트 전극 형성막(41)의 막두께를 상기 제 1 게이트 전극(22)의 원하는 막두께보다 두껍게 형성해 둔다. 그리고, 상기 소자 분리 영역(15)의 상기 절연체부(16) 윗면을 노출시키는 공정에서, 상기 절연체부(16)와 동시에 상기 제 1 게이트 전극 형성막(41)의 막두께를 상기 제 1 게이트 전극(22)의 원하는 높이까지 얇게 해도 좋다.
또한, 상기 제조 방법에서는, 소자 분리 영역(15)의 반도체 기판(11) 표면에서의 높이에 의해 제 1 게이트 전극(22)의 두께가 정해진다. 통상의 MOS 프로세스에서는, 소자 분리 영역(15)의 높이는 수십nm 정도가 되고, 제 1 게이트 전극(22)의 막두께(수백nm) 보다 얇아진다. 그러나 제 1 게이트 전극(22)이 극단적으로 박막화해 버리면, 예를 들면 소스 드레인 이온 주입과 같이, 제 1 게이트 전극(22)을 마스크로 하여 주입된 이온 주입이 제 1 게이트 전극(22)을 관통하여, 트랜지스터 특성의 불규칙함이 증대할 우려가 있다. 그 때문에, 예를 들면 도 4의 A의 상태에 있어서 소자 분리 영역(15)은, 통상의 게이트 전극 상당의 높이로 형성해 두는 것이 바람직하다.
또한, 제 1 게이트 전극(22)이 소자 분리 영역(15) 위에 오버랩하지 않도록 형성되면, 소자 분리 영역(15) 단의 게이트 전계가 약해져 버리고, 트랜지스터의 동작 능력이 저하되어 버릴 우려가 있다. 이와 같은 경우에는, 예를 들면 도 4의 A에 의해 설명한 공정에서 소자 분리 영역(15)을 형성한 후, 풀백(PullBack)과 같은 등방성의 에칭 처리를 행하여, 소자 분리 영역(15)을 트랜지스터의 채널 영역에서 후퇴시켜 둔다. 이것에 따라 게이트 전계가 약해지고 트랜지스터의 동작 능력이 저하되는 것을 억제할 수 있다.
상기 고체 촬상 장치의 제조 방법의 제 1 예에서는, 화소 트랜지스터부(13)에서만, 트랜지스터의 제 1 게이트 전극(22)을 소자 분리 영역(15)의 절연체부(16) 사이에 형성한다. 이 때문에, 화소 트랜지스터부(13)의 제 1 게이트 전극(22)은 소자 분리 영역(15) 위에 오버랩되지 않고 형성된다. 이것에 따라, 화소 사이즈의 축소화에 수반하는 광전 변환부(12)의 점유 면적의 축소화가 억제되고, 감도의 저하가 억제된다. 혹은 감도의 향상을 얻을 수 있다.
또한, 상기 제조 방법에서는, 절연체부(16) 사이에 상기 제 1 게이트 전극 형성막(41)을 매입하고, 그것을 패턴화하여 제 1 게이트 전극(22)을 형성하고 있다. 말하자면, 게이트 폭방향은 절연체부(16) 사이의 거리로 결정되고, 자기 정합적으로 형성된다. 이것에 의해, 화소 트랜지스터부(13)의 제 1 게이트 전극(22)의 소자 분리 영역(15) 위로의 오버랩을 없애는 것이 가능하고, 소스 드레인 사이의 쇼트의 우려도 없어진다. 따라서, 고체 촬상 장치(1)의 특성의 향상, 신뢰성의 향상이 도모된다.
또한, 주변 회로부(14)에 있어서는, 제 2 게이트 전극(32)의 게이트 길이를 최첨단 프로세스의 게이트 길이로 하여도, 제 2 게이트 전극(32)의 양단 부분을 소자 분리 영역(15) 위에 오버랩시킨 상태로 형성하는 것이 가능해진다. 이 때문에, 제 2 게이트 전극(32)에서는, 소자 분리 영역(15) 위의 제 2 게이트 전극(32) 부분을 콘택트가 취해지는 크기의 콘택트부(33)로 형성하는 것이 가능해진다.
또한, 제 2 게이트 전극(32)을 형성할 때에, 제 1 게이트 전극(22) 위에는 에칭 방지막(42)이 형성되고, 그 위에 제 2 게이트 전극 형성막(43)을 형성하고, 제 2 게이트 전극(32)을 형성한다. 이 때문에, 제 2 게이트 전극(32)을 형성할 때에는, 제 1 게이트 전극(22)은 에칭 방지막(42)으로 보호받기 때문에, 에칭되지 않는다. 따라서, 제 1 게이트 전극(22)과 소자 분리 영역(15)의 절연체부(16) 사이에 간극은 생기지 않는다. 이 점에서도, 신뢰성이 높은 고체 촬상 장치를 제조할 수 있다.
[고체 촬상 장치의 제조 방법의 제 2 예]
본 발명의 제 2 실시의 형태에 관한 고체 촬상 장치의 제조 방법의 제 2 예를, 도 8 내지 도 11의 제조 공정 단면도에 의해 설명한다. 제 2 예의 제조 방법은, 제 1 예의 제조 방법과, 거의 비슷하지만, 이하의 점에서 다르다. 즉, 화소 트랜지스터부(13)의 주위에 있어서 소자 분리 영역의 반도체 기판 표면에서의 높이를, 주변 회로부의 주위에 있어서 소자 분리 영역의 반도체 기판 표면에서의 높이보다 높게 형성하는 점이다. 그 밖의 공정은, 제 1 예와 마찬가지이다.
먼저, 도 8의 A에 나타낸 바와 같이, 반도체 기판(11)에 형성된 광전 변환부(12), 화소 트랜지스터부(13) 및 주변 회로부(14)를 전기적으로 분리하며, 상기 반도체 기판(11) 표면보다 높게 형성된 절연체부(16)를 갖는 소자 분리 영역(15)을 형성한다.
그리고, 상기 소자 분리 영역(15)은, 화소 트랜지스터부(13)의 주위에 있어서 소자 분리 영역(15)의 반도체 기판(11) 표면에서의 높이를, 주변 회로부(14)의 주위에 있어서 소자 분리 영역(15)의 반도체 기판(11) 표면에서의 높이보다 높게 형성한다. 예를 들면, 30nm~100nm 정도 높게 형성한다. 또한, 화소 트랜지스터부(13)의 주위에 있어서 소자 분리 영역(15)은, 소자 분리 영역(15)이 높게 형성되는 정도로 얕게 형성될 수 있다.
상기 반도체 기판(11)에는, 예를 들면 통상의 실리콘 기판을 이용한다. 상기 광전 변환부(12)는, N형 영역(12N)과 그 상층에 형성된 P+형 영역(12P)을 포함한다.
또한, 상기 소자 분리 영역(15)은, 예를 들면 STI(Shallow Trench Isolation) 구조를 갖는다.
상기 소자 분리 영역(15)을 형성한 후, 예를 들면, 상기 반도체 기판(11)의 화소 트랜지스터부(13)의 형성 영역 및 주변 회로부(14)의 트랜지스터의 형성 영역의 각각에 임계치 전압(Vth) 조정용의 이온 주입을 행하여 불순물 영역(17, 18)을 형성한다. 또한, 이온 주입에 앞서, 반도체 기판(11) 위에는, 예를 들면 산화실리콘막으로 된 버퍼층(61)을 형성해 둔다.
다음에, 도 8의 B에 나타낸 바와 같이, 상기 반도체 기판(11) 표면의 산화실리콘막 등을 제거한 후, 상기 화소 트랜지스터부(13)의 형성 영역에, 화소 트랜지스터의 게이트 절연막(21)을 형성한다. 이 게이트 절연막(21)은, 예를 들면 산화실리콘막으로 형성한다.
또한, 상기 반도체 기판(11) 위의 전면을 피복하는 제 1 게이트 전극 형성막(41)을 형성한다. 이 제 1 게이트 전극 형성막(41)은, 예를 들면 폴리실리콘막으로 형성된다.
다음에, 도 8의 C에 나타낸 바와 같이, 상기 화소 트랜지스터부(13)의 형성 영역에 상기 제 1 게이트 전극 형성막(41)을 남겨 두도록, 그 밖의 상기 제 1 게이트 전극 형성막(41)을 제거하여 상기 소자 분리 영역(15)의 상기 절연체부(16) 윗면을 노출시킨다. 이 노출 공정은, 예를 들면 화학적기계연마(CMP) 법을 이용한다.
다음에, 도 9의 A에 나타낸 바와 같이, 상기 화소 트랜지스터부(13)에 상기 제 1 게이트 전극 형성막(41)으로 제 1 게이트 전극(22)을 형성함과 동시에, 상기 광전 변환부(12) 위 및 상기 주변 회로부(14) 위의 상기 제 1 게이트 전극 형성막(41)을 제거한다.
상기 공정에서는, 먼저 상기 제 1 게이트 전극 형성막(41) 위에 화소 트랜지스터부(13)의 제 1 게이트 전극을 형성하기 위한 마스크 패턴(51)을 형성한다. 다음에, 이 마스크 패턴(51)을 에칭 마스크로 이용하여, 상기 제 1 게이트 전극 형성막(41)을 에칭하여, 상기 제 1 게이트 전극(22)을 형성한다. 또한, 그 밖의 영역에 형성된 상기 제 1 게이트 전극 형성막(41)을 에칭에 의해 제거한다. 이 에칭에서는, 상기 제 1 게이트 전극(22)의 에칭 가공을 고정밀도로 행하기 위해, 이방성 드라이 에칭이 가능한 반응성 이온 에칭(RIE)을 이용하는 것이 바람직하다.
이와 같이 하여, 상기 화소 트랜지스터부(13)의 제 1 게이트 전극(22)은, 상기 소자 분리 영역(15)의 절연체부(16) 사이의 상기 반도체 기판(11) 위에 게이트 절연막(21)을 사이에 두고 형성된다.
상기 드라이 에칭은, 소자 분리 영역(15) 등을 구성하는 산화실리콘막과 제 1 게이트 전극 형성막(41)의 에칭 선택성이 확보될 수 있는 에칭 조건하에서 수앵된다.
또한, 상기 드라이 에칭에 의해, 주변 회로부(14) 위의 상기 제 1 게이트 전극 형성막(41)은 제거해 둔다. 이때, 상기 게이트 절연막(21)도 에칭되지만, 경우에 따라서는, 주변 회로부(14), 광전 변환부(12) 위에 상기 게이트 절연막(21)이 잔류하는 경우가 있지만, 이 시점에서는, 상기 게이트 절연막(21)이 잔류되어 있어도 상관없다.
그 후, 상기 마스크 패턴(51)을 제거한다. 도면에서는, 상기 마스크 패턴(51)을 제거하기 직전의 상태를 나타냈다.
다음에, 도 9의 B에 나타낸 바와 같이, 상기 제 1 게이트 전극(22)을 피복하는 에칭 방지막(42)을 형성한다. 이 에칭 방지막(42)은, 예를 들면 질화실리콘막으로 형성된다. 이 성막 방법은, 화학기상성장(CVD)법과 같이 전면에 형성된 방법을 이용한다.
다음에, 도 9의 C에 나타낸 바와 같이, 상기 제 1 게이트 전극(22)을 피복하는 마스크 패턴(52)을 형성한다. 다음에, 이 마스크 패턴(52)을 에칭 마스크로 이용하여, 상기 에칭 방지막(42)을 에칭하여, 상기 제 1 게이트 전극(22)을 피복하는 이외의 상기 에칭 방지막(42)을 제거하다. 따라서, 상기 제 1 게이트 전극(22)이 에칭 방지막(42)으로 피복된 상태로 형성된다. 이 에칭은, 에칭 방지막(42)이 질화실리콘막으로 형성되어 있기 때문에, 상기 반도체 기판(11)으로의 에칭 데미지를 주지 않도록, 열인산을 이용하는 웨트 에칭으로 행하는 것이 바람직하다.
이 공정에서는, 주변 회로부(14)에 게이트 절연막을 형성하기 위해, 주변 회로부(14)의 반도체 기판(11) 표면에 남아 있는 상기 게이트 절연막(21)(상기 도 9의 A 참조) 등을 이방성 에칭에 의해 제거해 둔다.
그 후, 상기 마스크 패턴(52)을 제거한다. 도면에서는, 상기 마스크 패턴(52)을 제거하기 직전의 상태를 나타냈다.
다음에, 도 10의 A에 나타낸 바와 같이, 주변 회로부(14)의 반도체 기판(11) 위에 게이트 절연막(31)을 형성한다.
다음에, 도 10의 B에 나타낸 바와 같이, 상기 반도체 기판(11) 위의 전면을 피복하는 제 2 게이트 전극 형성막(43)을 형성한다. 이 제 2 게이트 전극 형성막(43)은, 예를 들면 폴리실리콘막으로 형성된다.
다음에, 도 10의 C에 나타낸 바와 같이, 상기 에칭 방지막(42)이 형성된 상기 제 1 게이트 전극(22)을 남겨 둔 상태로, 상기 제 2 게이트 전극 형성막(43)으로 상기 주변 회로부(14)의 트랜지스터의 제 2 게이트 전극(32)을 형성한다. 또한, 상기 광전 변환부(12) 위 및 상기 화소 트랜지스터부(13) 위의 상기 제 2 게이트 전극 형성막(43)을 제거한다.
상기 공정에서는, 먼저, 상기 제 2 게이트 전극 형성막(43) 위에 주변 회로부(14)의 트랜지스터의 제 2 게이트 전극을 형성하기 위한 마스크 패턴(53)을 형성한다. 다음에, 이 마스크 패턴(53)을 에칭 마스크로 이용하여, 상기 제 2 게이트 전극 형성막(43)을 에칭하여, 상기 제 2 게이트 전극(32)을 형성한다. 또한, 그 밖의 영역에 형성된 상기 제 2 게이트 전극 형성막(43)을 에칭에 의해 제거한다. 이 에칭에서는, 상기 제 2 게이트 전극(32)의 에칭 가공을 고정밀도로 행하기 위해, 이방성 드라이 에칭이 가능한 반응성 이온 에칭(RIE)을 이용하는 것이 바람직하다.
상기 드라이 에칭에 있어서의 상기 화소 트랜지스터부(13)의 상기 제 2 게이트 전극 형성막(43)의 에칭에서는, 상기 에칭 방지막(42)에 의해, 에칭이 정지된다. 이 때문에, 제 1 게이트 전극(22)은 에칭되지 않는다.
그 후, 상기 마스크 패턴(53)을 제거한다. 도면에서는, 상기 마스크 패턴(53)을 제거하기 직전의 상태를 나타냈다.
다음에, 도 11의 A에 나타낸 바와 같이, 상기 에칭 방지막(42)(2점 쇄선으로 나타내다)을 제거한다.
이 결과, 도 11의 B에 나타낸 바와 같이, 화소 트랜지스터부(13)의 반도체 기판(11) 위에 게이트 절연막(21)을 사이에 두고, 또한 소자 분리 영역(15)의 절연체부(16) 사이에 제 1 게이트 전극(22)이 형성된다. 따라서 제 1 게이트 전극(22)은, 소자 분리 영역(15) 위에 오버랩하여 형성되지 않는다. 또한, 주변 회로부(14)의 제 2 게이트 전극(32)은, 반도체 기판(11) 위에 게이트 절연막(21)을 사이에 두고, 그 양단부를 소자 분리 영역(15) 위에 오버랩한 상태로 형성된다.
그 후, 도시는 하지 않았지만, 소스 및 드레인 영역의 형성, 보호막의 형성, 칼라 필터의 형성, 마이크로 렌즈의 형성 등의 공정을 거쳐, 고체 촬상 장치(2)가 완성된다.
상기 고체 촬상 장치의 제조 방법의 제 2 예에서는, 제 1 예와 마찬가지로, 화소 트랜지스터부(13)에서만, 트랜지스터의 제 1 게이트 전극(22)을 소자 분리 영역(15)의 절연체부(16) 사이에 형성한다. 이 때문에, 화소 트랜지스터부(13)의 제 1 게이트 전극(22)은 소자 분리 영역(15) 위에 오버랩되지 않고 형성된다. 이것에 의해, 화소 사이즈의 축소화에 수반하는 광전 변환부(12)의 점유 면적의 축소화가 억제되고, 감도의 저하가 억제된다. 또는 감도의 향상을 얻을 수 있다.
또한, 화소 트랜지스터부(13)의 제 1 게이트 전극(22)의 소자 분리 영역(15) 위로의 오버랩을 없앨 수 있고, 또한 소스 드레인 사이의 쇼트의 우려도 없어진다. 따라서, 고체 촬상 장치(2)의 특성의 향상, 신뢰성의 향상이 도모된다.
또한, 주변 회로부(14)에 있어서는, 제 2 게이트 전극(32)의 게이트 길이를 최첨단 프로세스의 게이트 길이로 하여도, 제 2 게이트 전극(32)의 양단 부분을 소자 분리 영역(15) 위에 오버랩시킨 상태로 형성하는 것이 가능해진다. 이 때문에, 제 2 게이트 전극(32)에서는, 소자 분리 영역(15) 위의 제 2 게이트 전극(32) 부분을 콘택트가 취해지는 크기의 콘택트부로 형성하는 것이 가능해진다.
또한, 제 2 게이트 전극(32)을 형성할 때에, 제 1 게이트 전극(22) 위에는 에칭 방지막(42)이 형성되고, 그 위에 제 2 게이트 전극 형성막(43)을 형성하고, 제 2 게이트 전극(32)을 형성한다. 이 때문에, 제 2 게이트 전극(32)을 형성할 때에는, 제 1 게이트 전극(22)은 에칭 방지막(42)으로 보호받기 때문에, 에칭되지 않는다. 따라서, 제 1 게이트 전극(22)과 소자 분리 영역(15)의 절연체부(16) 사이에 간극은 생기지 않는다.
이 점에서도, 신뢰성이 높은 고체 촬상 장치를 제조할 수 있다.
<3. 제 3의 실시의 형태>
[촬상 장치의 구성의 일례]
다음에, 본 발명의 촬상 장치에 관한 일 실시의 형태를, 도 12의 블록도에 의해 설명한다. 이 촬상 장치는, 본 발명의 고체 촬상 장치를 이용하는 것이다.
도 12에 나타낸 바와 같이, 촬상 장치(300)는, 촬상부(301)에 고체 촬상 장치(도시하지 않음)를 구비하고 있다. 이 촬상부(301)의 집광측에는 상을 결상시키는 집광 광학부(302)가 구비되고, 또한, 촬상부(301)에는, 그것을 구동하는 구동 회로, 고체 촬상 장치로 광전 변환된 신호를 화상으로 처리하는 신호처리 회로 등을 갖는 신호 처리부(303)가 접속되어 있다. 또한, 상기 신호 처리부(303)에 의해 처리된 화상 신호는 화상 기억부(도시하지 않음)에 의해 기억시킬 수 있다. 이와 같은 촬상 장치(300)에 있어서, 상기 촬상부(301)의 고체 촬상 장치에는, 상기 각 실시의 형태에서 설명한 고체 촬상 장치(1, 2)를 이용할 수 있다.
본 발명의 촬상 장치(300)에서는, 본원 발명의 고체 촬상 장치(1, 2)를 이용하는 것으로, 감도가 높아지기 때문에, 고감도의 촬상이 가능해진다. 따라서, 화질의 열화가 억제되고, 감도가 높은 촬상을 할 수 있기 때문에, 어두운 촬상 환경라도, 예를 들면 야간 촬영 등라도, 고화질의 촬영이 가능해진다는 이점이 있다.
또한, 본 발명의 촬상 장치(300)는, 상기 구성으로 한정되지 않고, 고체 촬상 장치를 이용하는 촬상 장치라면 어떤 구성의 것에도 적용할 수 있다.
상기 촬상 장치는, 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 합쳐져서 팩키징된 촬상 기능을 갖는 모듈 형상의 형태라도 좋다. 여기에서, 촬상 장치는, 예를 들면, 카메라나 촬상 기능을 갖는 휴대 기기를 의미하는 것이다. 또한 "촬상"은, 통상의 카메라 촬영시에 있어서의 상을 촬영하는 것만이 아니고, 광의의 의미로서, 지문 검출 등도 포함한다.
본 발명은 2009년 3월 4일자로 일본특허청에 특허출원된 일본특허원 제2009-050130호를 우선권으로 주장한다.
본 발명은 첨부된 청구범위와 동등한 범위 내에서 당업자에 의해 필요에 따라 다양하게 변경, 변형, 조합, 대체가 이루어질 수 있다.
1…고체 촬상 장치
11…반도체 기판
12…광전 변환부
13… 화소 트랜지스터부
14…주변 회로부
15…소자 분리 영역
16…절연체부
22…제 1 게이트 전극
11…반도체 기판
12…광전 변환부
13… 화소 트랜지스터부
14…주변 회로부
15…소자 분리 영역
16…절연체부
22…제 1 게이트 전극
Claims (8)
- 반도체 기판에,
입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부와;
상기 광전 변환부에서 생성된 신호 전하를 출력하는 화소 트랜지스터부와;
상기 광전 변환부와 상기 화소 트랜지스터부를 갖는 화소부의 주변에 형성된 주변 회로부와;
상기 광전 변환부와 상기 화소 트랜지스터부와 상기 주변 회로부를 전기적으로 분리하는 소자 분리 영역을 포함하며,
상기 화소 트랜지스터부의 주위의 상기 소자 분리 영역 각각은, 상기 반도체 기판 표면보다 높게 형성되는 절연체부를 구비하고,
상기 화소 트랜지스터부의 트랜지스터의 제 1 게이트 전극은 상기 반도체 기판상에 게이트 절연막을 사이에 두고 상기 절연체부 사이에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 주변 회로부의 트랜지스터의 제 2 게이트 전극의 적어도 일단은, 상기 주변 회로부를 분리하는 상기 소자 분리 영역상에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 2항에 있어서,
상기 소자 분리 영역 상에 형성된 상기 제 2 게이트 전극 부분이 콘택트부로서 형성되는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 화소 트랜지스터부의 주위에 있어서의 상기 소자 분리 영역의 상기 반도체 기판 표면에서의 높이는, 상기 주변 회로부의 주위에 있어서의 상기 소자 분리 영역의 상기 반도체 기판 표면에서의 높이보다 높은 것을 특징으로 하는 고체 촬상 장치. - 광전 변환부, 화소 트랜지스터부 및 주변 회로부를 전기적으로 분리하며, 상기 반도체 기판 표면보다 높게 형성된 절연체부를 각각 구비하는 소자 분리 영역을 형성하는 공정과;
상기 반도체 기판의 상기 화소 트랜지스터부의 형성 영역에 게이트 절연막을 형성하는 공정과;
상기 반도체 기판상의 전면을 피복하는 제 1 게이트 전극 형성막을 형성하는 공정과;
상기 화소 트랜지스터부의 형성 영역에 상기 제 1 게이트 전극 형성막을 남겨 두도록 상기 제 1 게이트 전극 형성막을 제거하는 것에 의해 상기 소자 분리 영역의 상기 절연체부 표면을 노출시키는 공정과;
상기 제 1 게이트 전극 형성막을 이용하여 상기 화소 트랜지스터부에 제 1 게이트 전극을 형성하고 상기 광전 변환부와 상기 주변 회로부 상에서 상ㄱ 제 1 게이트 전극 형성막을 제거하는 공정과;
상기 제 1 게이트 전극을 피복하는 에칭 방지막을 형성하는 공정과;
상기 반도체 기판의 전면을 피복하는 제 2 게이트 전극 형성막을 형성하는 공정; 및
상기 에칭 방지막이 형성된 상기 제 1 게이트 전극을 남겨 둔 상태에서, 상기 제 2 게이트 전극 형성막을 이용하여 상기 주변 회로부의 트랜지스터의 제 2 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 5항에 있어서,
상기 소자 분리 영역의 상기 절연체부는 상기 제 1 게이트 전극의 높이보다 높게 형성되고,
상기 제 1 게이트 전극 형성막을 형성할 때에, 상기 제 1 게이트 전극 형성막의 막두께를 상기 제 1 게이트 전극의 원하는 막두께보다 두껍게 형성하고,
상기 소자 분리 영역의 상기 절연체부 표면을 노출시키는 공정에서, 상기 절연체부와 동시에 상기 제 1 게이트 전극 형성막의 막두께를 상기 제 1 게이트 전극의 원하는 높이까지 얇게 하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 5항에 있어서,
상기 화소 트랜지스터부의 주위에 있어서의 상기 소자 분리 영역의 상기 반도체 기판 표면에서의 높이를, 상기 주변 회로부의 주위에 있어서의 상기 소자 분리 영역의 상기 반도체 기판 표면에서의 높이보다 높게 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 입사광을 집광하는 집광 광학부와;
상기 집광 광학부에서 집광한 빛을 수광하고 광전 변환하는 고체 촬상 장치를 구비하는 촬상부; 및
광전 변환된 신호를 처리하는 신호 처리부를 포함하며,
상기 고체 촬상 장치는, 반도체 기판에,
입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부와;
상기 광전 변환부에서 생성된 신호 전하를 출력하는 화소 트랜지스터부와;
상기 광전 변환부와 상기 화소 트랜지스터부를 갖는 화소부의 주변에 형성된 주변 회로부와;
상기 광전 변환부와 상기 화소 트랜지스터부와 상기 주변 회로부를 전기적으로 분리하는 소자 분리 영역을 포함하며,
상기 화소 트랜지스터부의 주위의 상기 소자 분리 영역 각각은, 상기 반도체 기판 표면보다 높게 형성되는 절연체부를 구비하고,
상기 화소 트랜지스터부의 트랜지스터의 제 1 게이트 전극은 상기 반도체 기판상에 게이트 절연막을 사이에 두고 상기 절연체부 사이에 형성되어 있는 것을 특징으로 하는 촬상 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2009-050130 | 2009-03-04 | ||
| JP2009050130A JP5428394B2 (ja) | 2009-03-04 | 2009-03-04 | 固体撮像装置とその製造方法、および撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100100615A true KR20100100615A (ko) | 2010-09-15 |
Family
ID=42677909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100016129A KR20100100615A (ko) | 2009-03-04 | 2010-02-23 | 고체 촬상 장치와 그 제조 방법, 및 촬상 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8368161B2 (ko) |
| JP (1) | JP5428394B2 (ko) |
| KR (1) | KR20100100615A (ko) |
| CN (1) | CN101826539B (ko) |
| TW (1) | TWI396279B (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8847319B2 (en) | 2012-03-09 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structure for multiple gate dielectric interface and methods |
| US9362272B2 (en) | 2012-11-01 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral MOSFET |
| JP2015012127A (ja) * | 2013-06-28 | 2015-01-19 | ソニー株式会社 | 固体撮像素子および電子機器 |
| JP2017079272A (ja) * | 2015-10-20 | 2017-04-27 | 株式会社東芝 | 固体撮像装置および固体撮像装置の製造方法 |
| JP2020031136A (ja) | 2018-08-22 | 2020-02-27 | キヤノン株式会社 | 撮像装置およびカメラ |
| CN113720455A (zh) * | 2021-03-26 | 2021-11-30 | 北京北方高业科技有限公司 | 基于cmos工艺的红外探测器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405757B2 (en) * | 2002-07-23 | 2008-07-29 | Fujitsu Limited | Image sensor and image sensor module |
| JP2004297044A (ja) * | 2003-03-10 | 2004-10-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7354812B2 (en) * | 2004-09-01 | 2008-04-08 | Micron Technology, Inc. | Multiple-depth STI trenches in integrated circuit fabrication |
| JP4761745B2 (ja) | 2004-09-21 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4867152B2 (ja) * | 2004-10-20 | 2012-02-01 | ソニー株式会社 | 固体撮像素子 |
| JP2006216617A (ja) * | 2005-02-01 | 2006-08-17 | Sony Corp | 半導体装置及びその製造方法 |
| JP4224036B2 (ja) * | 2005-03-17 | 2009-02-12 | 富士通マイクロエレクトロニクス株式会社 | フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法 |
| TWI366916B (en) * | 2006-12-19 | 2012-06-21 | Sony Corp | Solid-state imaging device and imaging apparatus |
| JP4420039B2 (ja) * | 2007-02-16 | 2010-02-24 | ソニー株式会社 | 固体撮像装置 |
-
2009
- 2009-03-04 JP JP2009050130A patent/JP5428394B2/ja not_active Expired - Fee Related
-
2010
- 2010-02-02 TW TW099103016A patent/TWI396279B/zh not_active IP Right Cessation
- 2010-02-23 KR KR1020100016129A patent/KR20100100615A/ko not_active Application Discontinuation
- 2010-02-24 US US12/711,345 patent/US8368161B2/en active Active
- 2010-02-25 CN CN2010101251954A patent/CN101826539B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN101826539A (zh) | 2010-09-08 |
| US8368161B2 (en) | 2013-02-05 |
| TW201106476A (en) | 2011-02-16 |
| CN101826539B (zh) | 2012-06-06 |
| JP5428394B2 (ja) | 2014-02-26 |
| TWI396279B (zh) | 2013-05-11 |
| JP2010205950A (ja) | 2010-09-16 |
| US20100225775A1 (en) | 2010-09-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |